JP4012150B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明は、半導体記憶装置に関し、特に複数のワード線毎に複数のブロックが構成され、複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有する多値フラッシュメモリなどのような不揮発性半導体記憶装置の消去動作に適用して有効な技術に関する。
背景技術
本発明者が検討したところによれぱ、不揮発性半導体記憶装置の一例としてのフラッシュメモリについては、以下のような技術が考えられる。
たとえば、フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、1個のトランジスタでメモリセルを構成することができる。このようなフラッシュメモリにおいては、記憶容量を増大させるために、1つのメモリセル中に2ビット以上のデータを記憶させる、いわゆる「多値」のフラッシュメモリの概念が提案されている。このような多値のフラッシュメモリでは、フローティングゲートに注入する電荷の量を制御することにより、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶することができる。
さらに、前記のようなフラッシュメモリにおいては、記憶容量の増大に伴ってチップサイズが大きくなるために、このチップサイズの増大を抑えることも求められている。たとえば、チップサイズを考えた場合に、ワード線とビット線との交点に格子状に配置する複数のメモリセルからなるメモリアレイの面積には制約が多いため、このメモリアレイのY直接系回路の面積に着目する必要がある。フラッシュメモリのY直接系回路には、たとえば、いわゆるシングルエンドセンス方式と呼ばれる技術を採用した回路構成(たとえば後述する図4参照)のものがある。
このシングルエンドセンス方式を用いたY直接系回路は、センスラッチ回路をグローバルビット線の一方の端に配置する構成となっているため、面積低減(素子数削減)を目的として採用される。さらに、Y直接系回路では、面積削減のために、いわゆる1・センスラッチ回路+2・データラッチ回路と呼ばれるデータ転送回路の構成に代わり、いわゆる1・センスラッチ回路+2・SRAMと呼ばれる構成を採用した技術が提案されている。この1・センスラッチ回路+2・SRAMの構成(たとえば後述する図6参照)は、各バンク内の複数のセンスラッチ回路に対して2つのSRAMを割り当て、一方のSRAMに上位ビット、他方のSRAMに下位ビットのデータをそれぞれ格納するようにしたものである。
また、メモリアレイの構成については、いわゆるAG−AND型と呼ばれる構成(たとえば後述する図2参照)を採用した技術が提案されている。このAG−AND型のメモリアレイ構成は、AND型の各メモリセルのソース側にゲート制御信号により駆動されるMOSFETを接続し、このMOSFETを介して共通ソース線に接続するような構成としたものである。また、このAG−AND型のメモリアレイ構成では、メモリアレイ面積の縮小を図るために、ビット線を2メモリセル毎に1本に緩和している。
ところで、本発明者が、前記のようなフラッシュメモリのY直接系回路、メモリアレイに関し、1・センスラッチ回路+2・SRAMの構成、AG−AND型のメモリアレイ構成を採用した技術について検討した結果、以下のようなことが明らかとなった。
(1)AG−AND型のフラッシュメモリのように、1ワード線単位で消去を行うメモリアレイ構成では、ビット線を間引くと書き込みと消去の単位が合わないという問題が発生する。すなわち、書き込み単位を1ページとすると、消去単位は2ページとなる。
(2)ホットエレクトロン注入書き込み方式のAG−AND型では、ストリング中にデプリートビットがあると、正常に書き戻しができないという問題がある。すなわち、ブロック内の同一ビット線上に複数のディプリートセル(過消去:しきい値電圧が0V以下)のメモリセルが存在した場合、一方のディプリートセルを選択してしきい値電圧を0V以上に書き戻そうとしても、他方のディプリートセルに電流が流れるため、ディプリートセルのメモリセルのしきい値電圧を0V以上に上げることができない。
(3)1・センスラッチ回路+2・SRAMの構成では、1・センスラッチ回路+2・データラッチ回路のシーケンスを適用できないという問題がある。たとえば、メモリセルのデータと書き込みデータのマージン確保のためには、別にデータバッファが必要である。
そこで、本発明者は、1ワード線に2ページが対応して接続されるようなメモリアレイ構成での消去動作に着目し、この消去動作の最適化を図り、高速化を可能とするために、消去ベリファイ判定および書き戻し処理の対象ページを考慮すること、2ページ以上を同時に消去する場合のブロック間のページアドレスを考慮すること、を考え付いた。
本発明の目的は、複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現することができるフラッシュメモリなどのような不揮発性半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、複数のワード線と、複数のビット線と、それぞれ対応する1本のワード線および1本のビット線に接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセルとを含み、複数のワード線毎に複数のブロックが構成され、複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有する不揮発性半導体記憶装置の消去動作において、以下のような特徴を有するものである。
(1)複数のページのうち、少なくとも第1ページに対する消去動作と、第2ページに対する消去動作とを時分割で独立化し、第1ページと第2ページのうちの一方のページに対して選択的に消去動作中の消去ベリファイ判定を実施する消去モードを有することで、消去ベリファイ判定回数を最低必要回数に抑えることができるようにしたものである。
(2)前記(1)において、消去モードは、さらに書き戻し処理を有し、消去動作中の書き戻し処理を第1ページと第2ページに連続的に実施するようにしたことで、書き戻しベリファイ判定毎に書き戻し対象のメモリセルを設定しなくて済むため、消去上裾不良を防ぐことができるようにしたものである。
(3)複数のブロックのうち、少なくとも第1ブロックと第2ブロックとの間でページアドレスを連続的に設定し、第1ブロック内の第1ページと第2ブロック内の第2ページとを同時に消去する消去モードを有することで、消去単位が大きくなるため、消去レートを向上することができるようにしたものである。
(4)前記(3)において、メモリアレイは、さらに所定数のブロックからなる複数のバンクから構成され、複数のバンクのうち、少なくとも第1バンク内の第1ブロックと第2バンク内の第2ブロックとの間でページアドレスを連続的に設定し、第1バンク内の第1ブロック内の第1ページと第2バンク内の第2ブロック内の第2ページとを同時に消去するようにしたことで、メモリアレイのバンク単位で、消去単位が大きくなるため、さらに消去レートを向上することができるようにしたものである。
(5)前記(3)または(4)において、消去モードは、さらに消去ベリファイ判定を有し、複数のページのうち、少なくとも第1ブロック内の第1ページに対する消去ベリファイ判定と、第2ブロック内の第2ページに対する消去ベリファイ判定とを時分割で独立化し、第1ページと第2ページのうちの一方のページに対して選択的に消去ベリファイ判定を実施するようにしたことで、消去ベリファイ判定回数を最低必要回数に抑えることができるようにしたものである。
すなわち、本発明による不揮発性半導体記憶装置は、複数のワード線毎にブロックを構成し、ワード線単位に書き込み/消去を行うフラッシュメモリなどにおける消去動作のシーケンスにおいて、チャネルホットエレクトロン書き込み方式の場合、ブロック内の同一ビット線上に、複数のディプリートしたメモリセルが存在した場合、一方のディプリートセルを選択してしきい値電圧を0V以上に書き戻そうとしても、他方のディプリートセルに電流が流れるために書き戻しが遅くなるために必要となる技術である。
よって、前記のように、各ワード線に複数のページが対応して接続されるような構成のメモリアレイにおいて、2ページ消去モードを採用して、消去動作中の消去ベリファイ判定を片側1ページに対して選択的に実施することで、消去動作の高速化を図ることができる。この際に、消去特性のばらつきを考慮し、片側1ページの消去ベリファイ判定がパスすれば、反対側1ページの消去ベリファイ判定もパスしていると見なすようにする。さらに、消去動作中の書き戻し処理を1ページ毎に連続的に実施して、メモリセルのしきい値電圧の変動による過書き戻し不良を防止することができる。
また、複数のワード線毎に複数のブロックが構成されるようなメモリアレイにおいて、マルチページ消去モードを採用して、複数のブロックの任意のワード線を同時に消去することで、消去レートを向上することができる。この際、ページアドレスがブロック間で連続となるようにスクランブルをかけるようにする。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図1により、本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリの構成の一例を説明する。
本実施の形態のフラッシュメモリは、特に限定されるものではないが、たとえば一例として、各メモリセルに複数ビットのデータをしきい値電圧として記憶可能であり、独立に動作可能な複数のバンク構成からなるフラッシュメモリとされ、4つのバンク1〜4と、各バンク1〜4に対応するセンスラッチ列5〜8、Y直接系回路9〜12およびSRAM13〜16と、間接系回路17などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンのような1個の半導体基板上に形成されている。
バンク1〜4は、それぞれ、メモリアレイ21と、このメモリアレイ21のY方向(=ワード線方向)における中央と外側に配置される3つのサブデコーダ22〜24と、1つのサブデコーダ22の外側に配置されるメインデコーダ25と、メモリアレイ21のX方向(=ビット線方向)における外側に配置される1つのゲートデコーダ26などから構成される。メモリアレイ21は、詳細は後述するが、複数のワード線27と複数のビット線28とに接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセル29が並列接続された複数のメモリ列から構成される。サブデコーダ22〜24、メインデコーダ25およびゲートデコーダ26は、デコード結果に従い、各メモリアレイ21内の任意のメモリセル29に接続される1本のワード線27を選択レベルとする。
センスラッチ列5〜8は、それぞれ、バンク1〜4に隣接して、2つのバンク1とバンク2、バンク3とバンク4の間に挟まれるようにして配置されている。このセンスラッチ列5〜8は、読み出し時にビット線28のレベルを検出するとともに、書き込み時に書き込みデータに応じた電位を与える。Y直接系回路9〜12は、それぞれ、センスラッチ列5〜8に隣接して、チップの周辺部に配置されている。このY直接系回路9〜12は、詳細は後述するが、シングルエンドセンス方式(NMOSゲート受けセンス方式)を採用し、書き込みデータおよび読み出しデータを転送する。SRAM13〜16は、それぞれ、Y直接系回路9〜12に隣接して、チップの周辺部に配置されている。このSRAM13〜16は、書き込みデータおよび読み出しデータを保持する。
間接系回路17は、チップの周辺部に配置されている。この間接系回路17には、消去動作、書き込み動作、読み出し動作などを制御するための制御回路31や、各動作に必要な各種電圧を発生するための電源回路32、外部から入力されるアドレス信号や書き込みデータ、コマンド、制御信号などを取り込んで各内部回路に供給するとともに、読み出しデータを出力するための入出力回路33などが含まれる。入出力回路33は、チップの周辺部のX方向における外側に配置され、外部に接続する外部端子となる複数のパッド34が設けられている。
図2により、本実施の形態のフラッシュメモリにおいて、メモリアレイの構成の一例を説明する。本実施の形態のフラッシュメモリにおけるメモリアレイは、特に限定されるものではないが、たとえば一例として、AG−AND型と呼ばれるメモリアレイ構成を例に示しているが、AND型やNAND型などの種々のメモリアレイ構成についても適用可能である。また、各メモリセルには、しきい値電圧を2段階に設定して2値のデータを記憶したり、または4段階に設定して4値のデータを記憶したり、さらには3段階あるいは5段階以上に設定して多値のデータを記憶できるようにしたフラッシュメモリについても適用可能であることはいうまでもない。
図2は、メモリアレイの1つのブロックを示す。このブロックは、各バンクの一部分からなり、複数のストリングからなる1つのまとまりを単位とする。また、ストリングは、ビット線に接続されたメモリ列の複数のメモリセルからなる1つのまとまりを単位とする。
メモリアレイは、1つのブロックに、ワード線方向に複数のストリングが並列形態で配置されている。1つのストリングには、ビット線方向に、複数のメモリセルが並列形態で接続されて配置されている。ここでは、1ブロック当たり、ワード線をW1〜Wmのm本、ビット線をD1〜Dnのn本とし、ストリングがn個で、メモリセルがMC11〜MCmnのm×n個からなる場合を示している。すなわち、1ストリング当たりにはm個のメモリセルが配置される。
たとえば、1つのストリングのm個のメモリセルMC11〜MCm1からなるメモリ列は、それぞれのメモリセルMC11〜MCm1のゲートが各ワード線W1〜Wmに接続されて、それぞれのドレインが共通にローカルドレイン線に接続され、ドレイン側制御信号線SDOの信号により駆動されるドレイン側選択MOSFETQD1を介してビット線D1に接続されるとともに、ソース側制御信号線SSEの信号により駆動されるソース側選択MOSFETQS1を介して共通ソース線CSに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線AGOの信号により駆動されるAGMOSFETQA11〜QAm1をそれぞれ介して共通に接続され、ソース側制御信号線SSOの信号により駆動されるソース側選択MOSFETQS0を介して共通ソース線CSに接続される。
また、前述のメモリ列に隣接するメモリセルMC12〜MCm2からなるメモリ列は、それぞれのメモリセルMC12〜MCm2のゲートが各ワード線W1〜Wmに接続されて、それぞれのドレインが共通にローカルドレイン線に接続され、ドレイン側制御信号線SDEの信号により駆動されるドレイン側選択MOSFETQD2を介してビット線D2に接続されるとともに、ソース側制御信号線SSOの信号により駆動されるソース側選択MOSFETQS2を介して共通ソース線CSに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線AGEの信号により駆動されるAGMOSFETQA12〜QAm2をそれぞれ介して共通に接続され、ドレイン側制御信号線SDOの信号により駆動されるドレイン側選択MOSFETQD1を介してビット線D1に接続されるとともに、ソース側制御信号線SSEの信号により駆動されるソース側選択MOSFETQS1を介して共通ソース線CSに接続される。
同様に、奇数列目のメモリ列は、前述のメモリセルMC11〜MCm1からなるメモリ列と同じように、それぞれのメモリセルMCはワード線Wおよびビット線Dに接続されるとともに、ドレイン側制御信号線SDO、ソース側制御信号線SSE、ゲート制御信号線AGO、ソース側制御信号線SSOの各信号により駆動されるように接続され、また偶数列目のメモリ列は、前述のメモリセルMC12〜MCm2からなるメモリ列と同じように、それぞれのメモリセルMCはワード線Wおよびビット線Dに接続されるとともに、ドレイン側制御信号線SDE、ソース側制御信号線SSO、ゲート制御信号線AGE、ドレイン側制御信号線SDO、ソース側制御信号線SSEの各信号により駆動されるように接続されている。
このメモリアレイの構成において、ワード線W1〜Wmはサブデコーダおよびメインデコーダに接続され、このサブデコーダおよびメインデコーダのデコード結果に従い、各メモリアレイ内の1本のワード線Wが選択され、この選択されたワード線Wにデータの読み出し、書き込みおよび消去の各動作時にそれぞれ所定の電圧が印加される。また、読み出し、書き込みおよび消去の各動作時には、ワード線Wの他に、ビット線Dや、ドレイン側制御信号線SDO,SDE、ソース側制御信号線SSE,SSO、ゲート制御信号線AGO,AGEの各信号線にも所定の電圧が供給されて、メモリセルMCのドレインおよびソースに所定の電圧が印加されるように構成されている。
図3により、読み出し、書き込みおよび消去の各動作時において、メモリセルに対する電圧の印加状態の一例を説明する。
読み出し動作時には、選択されるメモリセルMCが接続されたワード線Wに読み出し電圧VRW(たとえば約5V)が印加されるとともに、選択されるメモリセルMCに対応したビット線Dが電圧VWD(たとえば約1V)のような電位にプリチャージされ、かつ選択されるメモリセルMCが接続されたローカルドレイン線上のドレイン側選択MOSFETQD、それに対応するソース側選択MOSFETQSがそれぞれオン状態にされ、さらにAGMOSFETQAに電圧VWA(たとえば約1.5V)が印加されてオン状態とされ、共通ソース線CSの電圧VS(たとえば0V)が印加される。
書き込み動作時には、選択されるメモリセルMCが接続されたワード線Wに書き込み電圧VWW(たとえば約15V)が印加されるとともに、選択されるメモリセルMCに対応したビット線Dが電圧VWD(たとえば約5V)のような電位にされ、かつ選択されるメモリセルMCが接続されたローカルドレイン線上のドレイン側選択MOSFETQD、それに対応するソース側選択MOSFETQSがそれぞれオン状態にされ、さらにAGMOSFETQAに電圧VWA(たとえば約1V)が印加されてオン状態とされ、共通ソース線CSの電圧VS(たとえば0V)が印加される。このように、コントロールゲートを高電圧にしてトンネル電流を発生させて、フローティングゲートにホットエレクトロンを注入してしきい値電圧を高い状態にする。なお、非選択のメモリセルMCについては、共通ソース線CSに電圧VS(たとえば1V)が印加される。
消去動作時には、消去選択のワード線Wに消去電圧VEW(たとえば−16V)を印加することで、ワード線単位で一括消去が可能となっている。なお、データの消去動作時には、消去選択のワード線Wを含むブロックのドレイン側選択MOSFETQD、ソース側選択MOSFETQSがそれぞれオン状態にされ、さらにAGMOSFETQAに電圧VWA(たとえば約2V)が印加されてオン状態とされ、選択ブロックのメモリセルMCのドレインに電圧VWD(たとえば2V)およびソースに電圧VS(たとえば2V)が印加される。なお、このときにウェル領域には2Vが印加される。このように、コントロールゲートを負電圧にすることにより、トンネル電流によりフローティングゲートから電荷を引き抜いてしきい値電圧が低い状態にする。
図4により、本実施の形態のフラッシュメモリにおいて、Y直接系回路の一例を説明する。本実施の形態のフラッシュメモリにおけるY直接系回路は、特に限定されるものではないが、たとえば一例として、いわゆるシングルエンドセンス方式と呼ばれる方式と、いわゆるNMOSゲート受けセンス方式と呼ばれる方式を併用した例を示している。シングルエンドセンス方式は、センスラッチ回路をグローバルビット線(ビット線)の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたグローバルビット線上の電圧を検知する方式である。NMOSゲート受けセンス方式は、グローバルビット線とセンスラッチ回路との間に接続されたNMOSFETによりグローバルビット線上のデータをゲートで受けてセンスラッチ回路のノードを駆動する方式である。
図4に示すように、シングルエンドセンス方式とNMOSゲート受けセンス方式を併用したY直接系回路は、センスラッチ回路41と、このセンスラッチ回路41につながるグローバルビット線上に接続された、グローバルビット線プリチャージ/ディスチャージ回路42、グローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43、トランスファ回路44、オール判定回路45、Y選択スイッチ/センスラッチノード制御回路46,47、およびNMOSゲート受けセンス回路48などから構成される。
なお、センスラッチ回路41につながるグローバルビット線は、前記図2に示したビット線に対応する。このグローバルビット線G−BLは、メモリセルとセンスラッチ回路41を、前記図2に示したように、ドレイン側制御信号線SDO,SDEの信号により駆動されるドレイン側選択MOSFET、ソース側制御信号線SSE,SSOの信号により駆動されるソース側選択MOSFETを介して接続する。1本当たりの容量が、たとえば0.3pF程度と大きいため、一時的なメモリセルデータの待避場所として使用することができる。
センスラッチ回路41は、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチするとともに、書き込み対象のメモリセルの情報を保持する回路である。このセンスラッチ回路41は、2つのPMOSFETQ1,Q2と2つのNMOSFETQ3,Q4からなるCMOS構成のラッチ型(ゲート・ドレイン交差型)の回路形式となっており、PMOSFETQ1,Q2の高電位側は信号線SLPに、NMOSFETQ3,Q4の低電位側は信号線SLNにそれぞれ接続されている。なお、以降において、センスラッチ回路41を単にSLと略して記述および図示することもある。
グローバルビット線プリチャージ/ディスチャージ回路42は、グローバルビット線G−BLの一括プリチャージを行う機能と、グローバルビット線G−BLの一括ディスチャージを行う機能とを兼ね備えた回路である。このグローバルビット線プリチャージ/ディスチャージ回路42は、1つのNMOSFETQ5からなり、グローバルビット線G−BLと信号線FPCとの間に接続され、ゲートは信号線RPCDに接続されて駆動される。このグローバルビット線G−BLの一括プリチャージ/一括ディスチャージの動作については、後述する図5を用いて説明する。
グローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43は、グローバルビット線G−BLの単位での選択的なプリチャージ/ディスチャージを行う機能と、センスラッチ回路41のラッチデータのオール判定を行う機能とを兼ね備えた回路である。このグローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43は、2つのNMOSFETQ6,Q7が接続されて構成され、グローバルビット線G−BLと信号線FPC/ECUとの間に接続され、一方のNMOSFETQ6はゲートが信号線PCに接続されて駆動され、他方のNMOSFETQ7はゲートがグローバルビット線G−BLに接続されて駆動される。このグローバルビット線G−BLの選択プリチャージ/選択ディスチャージの動作については、後述する図5を用いて説明する。
また、このグローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43では、信号線PCの信号によりNMOSFETQ6をオンにし、信号線FPC/ECUにECU電位を供給するとともに、グローバルビット線プリチャージ/ディスチャージ回路42の信号線RPCDの信号によりNMOSFETQ5をオンにし、信号線FPCにVSS電位を供給すると、NMOSFETQ7のゲートが接続されるセンスラッチ回路41のノードNRの“H”または“L”の電圧レベルを判定することができる。
トランスファ回路44は、センスラッチ回路41とグローバルビット線G−BLとの接続/分離を行う回路である。このトランスファ回路44は、1つのNMOSFETQ8からなり、グローバルビット線G−BLとセンスラッチ回路41の一方(グローバルビット線側)のノードNRとの間に接続され、ゲートが信号線TRに接続されて駆動される。このトランスファ回路44では、信号線TRの信号によりNMOSFETQ8をオンにし、書き込み選択/阻止電圧を供給する際に使用することができる。この書き込み選択/阻止電圧のソースは、センスラッチ回路41の高電位側の信号線SLPの電位/低電位側の信号線SLNの電位である。
オール判定回路45は、センスラッチ回路41のラッチデータのオール判定を行う回路である。このオール判定回路45は、1つのNMOSFETQ9からなり、信号線ECDと接地電位との間に接続され、ゲートがセンスラッチ回路41の他方(グローバルビット線と反対側)のノードNSに接続されて駆動される。このオール判定回路45では、NMOSFETQ9のゲートが接続されるセンスラッチ回路41のノードNSの“H”または“L”の電圧レベルを判定することができる。
Y選択スイッチ/センスラッチノード制御回路46,47は、センスラッチ回路41と共通入出力線CI/Oとの間でデータを入出力するためのスイッチ機能と、センスラッチ回路41のノードのリセット/プリチャージを行う機能とを兼ね備えた回路である。このY選択スイッチ/センスラッチノード制御回路46,47は、センスラッチ回路41の両側の各ノードNR,NSに接続された2つのNMOSFETQ10,Q11からなる。たとえば、リファレンス側となる一方のNMOSFETQ10は、センスラッチ回路41の一方のノードNRと共通入出力線CI/Oとの間に接続され、ゲートが信号線YSに接続されて駆動される。たとえば、センス側となる他方のNMOSFETQ11は、センスラッチ回路41の他方のノードNSと共通入出力線CI/Oとの間に接続され、ゲートが信号線YSに接続されて駆動される。信号線YSの信号によりNMOSFETQ10,Q11をオンにし、SRAMとセンスラッチ回路41との間でデータをやり取りすることができる。信号線YSの信号はYアドレスデコーダより入力される。
また、このY選択スイッチ/センスラッチノード制御回路46,47では、信号線YSの信号によりNMOSFETQ10,Q11をオンにし、共通入出力線CI/OにVCC電位を供給するとセンスラッチ回路41のノードをプリチャージし、また共通入出力線CI/OにVSS電位を供給するとセンスラッチ回路41のノードをディスチャージすることができる。ディスチャージは、センスラッチ回路41のデータをクリアする際に使用する。
NMOSゲート受けセンス回路48は、センス動作を行う機能と、センスラッチ回路41の誤動作を防止するために、センスラッチ回路41のノードの信号量を十分に確保された状態にする機能とを兼ね備えた回路である。このNMOSゲート受けセンス回路48は、2つのNMOSFETQ12,Q13が接続されて構成され、センスラッチ回路41の他方のノードNSと接地電位との間に接続され、一方のNMOSFETQ12はゲートがグローバルビット線G−BLに接続されて駆動され、他方のNMOSFETQ13はゲートが信号線SENSEに接続されて駆動される。このNMOSゲート受けセンス回路48では、信号線SENSEの信号によりNMOSFETQ13をオンにし、NMOSFETQ12のゲートが接続されるグローバルビット線G−BLの電位をセンスすることができる。また、NMOSFETQ13が開いている時、グローバルビット線G−BLが“H”の時に“H”センス、グローバルビット線G−BLが“L”の時に“L”センスする。
図5により、グローバルビット線のプリチャージ/ディスチャージの動作の一例を説明する。(a)は全プリチャージ、(b)は全ディスチャージ、(c)は選択プリチャージ、(b)は選択ディスチャージをそれぞれ示す。
(a)のように、グローバルビット線の全プリチャージは、グローバルビット線プリチャージ/ディスチャージ回路42において、ソース電圧を供給する信号線FPCの電位をVCC/VSSと別の電位に設定することにより可能となる。すなわち、信号線FPCにVCC電位を供給し、信号線RPCDの信号によりMOSFETQ5をオンにして、グローバルビット線G−BLを一括してプリチャージする。たとえば、信号線RPCDの電位を(Vth+1.2V)とした場合に、グローバルビット線は1.2Vにプリチャージされる。
(b)のように、グローバルビット線の全ディスチャージは、グローバルビット線プリチャージ/ディスチャージ回路42において、信号線FPCにVSS電位を供給し、信号線RPCDの信号によりMOSFETQ5をオンにして、グローバルビット線G−BLを一括してディスチャージする。たとえば、信号線RPCDの電位を(Vth+1.2V)とした場合に、グローバルビット線は1.2VからVSSにディスチャージされる。
(c)のように、グローバルビット線の選択プリチャージは、グローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43において、ソース電圧を供給する信号線FPCの電位をVCC/VSSと別の電位に設定することにより可能となる。なお、選択時には、センスラッチ回路41(SL)のノードが“H”の電圧レベルにあるので、MOSFETがオンの状態にある。すなわち、信号線FPCにVCC電位を供給し、信号線PCの信号によりMOSFETQをオンにして、グローバルビット線G−BLを選択的にプリチャージする。たとえば、信号線PCの電位を(Vth+1.2V)とした場合に、グローバルビット線は1.2Vにプリチャージされる。
(d)のように、グローバルビット線の選択ディスチャージは、グローバルビット線選択プリチャージ/ディスチャージ/オール判定回路43において、信号線FPCにVSS電位を供給し、信号線PCによる駆動によりMOSFETQをオンにして、グローバルビット線G−BLを選択的にディスチャージする。たとえば、信号線PCの電位を(Vth+1.2V)とした場合に、グローバルビット線G−BLは1.2VからVSSにディスチャージされる。
図6により、本実施の形態のフラッシュメモリにおいて、データ転送回路の一例を説明する。本実施の形態のフラッシュメモリにおけるデータ転送回路は、特に限定されるものではないが、たとえば一例として、いわゆる1・センスラッチ回路+2・SRAMと呼ばれる構成を採用した例を示している。
図6に示すように、1・センスラッチ回路+2・SRAMの構成を採用したデータ転送回路は、メモリセルMCが接続されたグローバルビット線G−BLの一方の端に配置されるセンスラッチ回路41(SL)と、このセンスラッチ回路41の各ノードがY選択スイッチ/センスラッチノード制御回路46(47)のNMOSFETを介して接続される共通入出力線CI/Oと、書き込みデータの上位ビットと下位ビットを格納するSRAM51,52と、このSRAM51,52に接続されたデータ変換回路53と、このデータ変換回路53と共通入出力線CI/Oとの間に接続されたメインアンプ54などから構成される。なお、Y選択スイッチ/センスラッチノード制御回路46(47)のNMOSFETは、Yアドレスデコーダ55のデコード結果に従って駆動される。
このデータ転送回路は、各バンク内の複数のセンスラッチ回路41に対して2つのSRAM51,52が割り当てられ、各SRAM51,52に格納された上位ビットと下位ビットの各データがデータ変換回路回路53により選択され、また多値から2値に変換された後、メインアンプ54を介して共通入出力線CI/Oにシリアル転送される。さらに、シリアル転送された2値の各データは各センスラッチ回路41に保持され、そして各メモリセルMCに対して書き込まれる。たとえば、データ入出力端子から入力された2ビットデータ(一般的には書き込みデータ)を、2つのSRAM51,52に1ビットずつ格納する。この2つのSRAM51,52から、共通入出力線CI/Oを介してセンスラッチ回路41にデータをシリアル転送する場合、4組ある2ビットデータ(“00”、“10”、“11”、“01”)のうち、任意の1組を選択的に転送することができる。たとえば、“11”を転送する際は、“11”のみ“H”データ、その他は“L”データで転送する。
なお、このデータ転送回路は、読み出し動作時には、各メモリセルMCからの読み出しデータが各センスラッチ回路41に保持され、さらに各センスラッチ回路41からSRAM51,52にデータ転送されて、上位ビットと下位ビットに分けて各SRAM51,52に格納される。
図7および図8により、SRAMに格納された上位ビットと下位ビットのデータ合成回路の一例を説明する。
図7に示すように、データ合成回路は、データ入出力端子I/Oにつながるデータ入力バッファ61,62およびデータ出力バッファ63,64に接続されたバンクセレクタ65,66と、このバンクセレクタ65,66に接続されたSRAM51,52と、バンクセレクタ65,66に接続されたデータ変換回路53などから構成される。データ変換回路53は、書き込みデータ変換回路67,68とスイッチング回路69,70からなる。
このデータ合成回路は、各SRAM51(52)に2つのバンクセレクタ65(66)と1つの書き込みデータ変換回路67(68)と1つのスイッチング回路69(70)が割り当てられ、それぞれ、複数のNANDゲートからなるバンクセレクタ65(66)で選択された動作モードに従って動作し、さらに図8(a)に示す複数のパスゲート、NANDゲートおよびインバータからなる書き込みデータ変換回路67(68)で書き込みデータ変換の選択モードが設定され、また図8(b)に示すNANDゲートおよびインバータからなるスイッチング回路69(70)で上位データと下位データの選択モードが設定される。
動作モードは、各バンクセレクタ0L(1L〜7L/0R〜7R)において、信号線DIBSC0(DIBSC1〜DIBSC7)、信号線In00L(In01L〜In07L/In00R〜In07R)の信号を入力とし、制御信号φa〜φeに従って各動作モードが選択され、信号線Out00L(Out01L〜Out07L/Out00R〜Out07R)を通じて出力される。この動作モードには、たとえば一例として、データ入出力端子→SRAM/センスラッチ回路転送、データ入出力端子→SRAM転送、SRAM→センスラッチ回路転送、センスラッチ回路→SRAM転送、センスラッチ回路→データ入出力端子転送、SRAM→データ入出力端子転送などがある。
書き込みデータ変換は、各書き込みデータ変換回路0L(1L〜3L/0R〜3R)において、信号線Out00L,Out04L(Out01L〜Out03L,Out05L〜Out07L/Out00R〜Out07R)の信号を入力とし、制御信号φ1〜φ3に従って書き込みデータ変換が選択され、信号線DIBMA00L(DIBMA01L〜DIBMA03L/DIBMA00R〜DIBMA03R)を通じて出力される。なお。信号線DIBMA*はメインアンプ54につながっている。この書き込みデータ変換では、たとえば一例として、“01”書き込み時には“01”(入出力端子の上位が“0”、下位が“1”)データは出力(DIBMA*)“0”、“01”以外は“1”とし、また“00”、“10”書き込み時も同様とする。
上位データと下位データの選択は、各スイッチング回路0L(1L〜3L/0R〜3R)において、信号線MA00L(MA01L〜MA03L/MA00R〜MA07R)の信号を入力とし、制御信号φ4に従って上位データと下位データの転送が選択され、信号線In00L,In04L(In01L〜In03L,In05L〜In07L/In00R〜In07R)を通じて出力される。なお。信号線MA*はメインアンプ54につながっている。この上位データと下位データの選択では、上位データ転送時に“H”、下位データ転送時に“L”にして、上位データ転送時は信号線1n*4〜In*7経由でSRAMのデータ入出力端子I/O4〜I/O7へ転送し、下位データ転送時は信号線In*0〜In*3経由でSRAMのデータ入出力端子I/O0〜I/O3へ転送する。
図9〜図11により、本実施の形態のフラッシュメモリにおいて、読み出し動作の一例を説明する。この読み出し動作には、特に限定されるものではないが、たとえば一例として、図9に示す多値(4値)読み出しモード、図10に示す2値読み出しモードなどがある。
この読み出しモードにおいて、メモリセルのしきい値電圧分布と読み出し電圧との関係は図11のようになっている。多値データについては、“11”分布と“10”分布の間にVRW1、“10”分布と“00”分布の間にVRW2、“00”分布と“01”分布の間にVRW3の読み出し電圧がそれぞれ設定される。2値データについては、“1”分布と“0”圧分布の間に読み出し電圧VRW2が設定される。
この読み出しモードでは、前述した1・センスラッチ回路+2・SRAMの構成において、センスラッチ回路41(SL)とグローバルビット線G−BLとの間でデータ演算を行い、上位ビットおよび下位ビットのデータを一旦、センスラッチ回路41に格納する。さらに、センスラッチ回路41に格納した読み出しデータを、上位ビットと下位ビットで別々にSRAM51,52に転送する。この転送の際に、2ビットデータのうち、下位ビットデータを合成する。そして、SRAM51,52に格納した読み出しデータを、外部シリアルクロックに同期してデータ入出力端子I/Oへ出力する。詳細は以下において、図9および図10を用いて順に説明する。
図9に示すように、多値読み出しモードでは、第1のアクセス処理と、第2のアクセス処理があり、第1のアクセス処理では、センスラッチ回路の初期化(ステップS101)後に、上位ビットの読み出し、上位ビットの転送、下位ビットの読み出し、下位ビットの転送が順に行われる。
(1)第1のアクセス処理において、上位ビットの読み出しでは、グローバルビット線の全プリチャージを行った後、メモリセルのディスチャージを行う(ステップS102,S103)。このメモリセルのディスチャージの際は、選択されたメモリセルにつながるワード線に読み出し電圧VRW2を印加する。
そして、センスラッチ回路のノードをクリアした後、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する(ステップS104〜S106)。その後、グローバルビット線の全ディスチャージを行う。
(2)上位ビットの転送では、センスラッチ回路に保持されているデータをSRAMに転送して、このデータをSRAMに格納する(ステップS107)。この際に、上位ビット用のSRAMに上位ビットのデータとして格納する。
(3)下位ビットの読み出しでは、前記上位ビットの読み出しと同様に、グローバルビット線の全プリチャージ、メモリセルのディスチャージ(VRW3)、センスラッチ回路のクリアを順に行った後、グローバルビット線の全ディスチャージを行う。その後、グローバルビット線の全プリチャージ、メモリセルのディスチャージ(VRW1)、グローバルビット線の選択プリチャージ、センスラッチ回路のクリア、センスラッチ回路によるセンス、グローバルビット線の全ディスチャージを順に行う(ステップS108〜S117)。
(4)下位ビットの転送では、前記上位ビットの転送と同様に、センスラッチ回路に保持されているデータをSRAM(下位ビット)に転送して格納する(ステップS118)。
(5)第2のアクセス処理においては、SRAMの格納されたデータを外部に出力する。この際に、リードイネーブル制御信号/REに同期して、読み出しデータを出力する(ステップS119)。
図10に示すように、2値読み出しモードでは、第1のアクセス処理と、第2のアクセス処理がある。なお、2値読み出しモードでは、下位4ビットをF固定とし、上位4ビットに読み出しデータを出力する。
(1)第1のアクセス処理においては、センスラッチ回路の初期化後に、グローバルビット線の全プリチャージを行い、その後、選択されたメモリセルにつながるワード線に読み出し電圧VRW2を印加してメモリセルのディスチャージを行う(ステップS201〜S203)。そして、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する(ステップS204)。
(2)第2のアクセス処理においては、センスラッチ回路に保持されているデータを、リードイネーブル制御信号/REに同期して、読み出しデータとして外部に出力する(ステップS205)。
図12〜図25により、本実施の形態のフラッシュメモリにおいて、書き込み動作の一例を説明する。この書き込み動作には、特に限定されるものではないが、たとえば一例として、図12〜図14に示す高速書き込みモード、図15〜図17に示すプレベリファイ有り書き込みモード、図18,図19に示す低電圧側からの書き込みモード、図20〜図25に示す簡易上裾判定を採用した書き込みモードなどがある。
この書き込みモードにおいて、メモリセルのしきい値電圧分布(書き込み電圧)と、上裾判定電圧、下裾判定電圧との関係は図14のようになっている。多値データの“11”分布は上裾判定電圧がVWE0、“10”分布は上裾判定電圧がVWE1で下裾判定電圧がVWV1、“00”分布は上裾判定電圧がVWE2で下裾判定電圧がVWV2、“01”分布は下裾判定電圧がVWV3にそれぞれ設定される。
この書き込みモードでは、前述した1・センスラッチ回路+2・SRAMの構成において、2ビットの書き込みデータは、それぞれ上位ビット、下位ビットに分けて2つのSRAM51,52に格納する。各メモリセルのしきい値電圧の書き込み時に、SRAM51,52のデータを合成してセンスラッチ回路41(SL)に転送する。この転送の際に、書き込み選択メモリセルのみ“H”、それ以外は“L”を転送する。
また、各メモリセルのしきい値電圧分布の書き込みは、ワード線に書き込み電圧を印加し、書き込み選択されたメモリセルのしきい値電圧を上昇させる「書き込みバイアス印加」、書き込み選択されたメモリセルのしきい値電圧が所望の電圧まで上昇したか判定する「書き込みベリファイ」の繰り返しからなる「書き込み処理」と、過書き込みがされていないか確認する「上裾判定処理」からなる。書き込み処理および上裾判定処理の先頭に、書き込みデータ転送処理を行う。詳細は以下において、図12〜図25を用いて順に説明する。
図12に示すように、高速書き込みモードでは、“01”分布の書き込み、“00”分布の書き込み、“10”分布の書き込み、“00”分布のエラティック判定(簡易上裾判定)、“10”分布のエラティック判定(簡易上裾判定)、“11”分布のディスターブ判定(簡易上裾判定)が順に行われる。
(1)“01”分布の書き込みでは、SRAMに格納されているデータをセンスラッチ回路に転送して、このセンスラッチ回路に保持する(ステップS301)。この際に、“01”分布のデータをセンスラッチ回路に転送する。
そして、メモリセルに“01”分布の書き込みを行う(ステップS302)。この際に、選択されたメモリセルにつながるワード線に、“01”分布に対応する書き込み電圧VWW3を印加する。
引き続き、“01”分布の書き込みベリファイを行う(ステップS303)。この際に、選択されたメモリセルにつながるワード線に、“01”分布の下裾判定電圧に対応する書き込みベリファイ電圧VWV3を印加し、この書き込みベリファイ電圧VWV3より高電圧か判定する。この“01”分布の書き込みベリファイでは、“01”分布の書き込みがパスしたら次の処理に移行し、フェイルの時はパスするまで“01”分布の書き込みを繰り返す。なお、決められた所定の時間をオーバーした場合には全ビットを書き上げて異常終了する。
詳細には、図13に示すように、“01”分布、後述の“00”分布、“10”分布などのレベルn分布の書き込みでは、SRAMからセンスラッチ回路へのデータ転送(ステップS401)後、グローバルビット線の選択プリチャージを行った後、レベルn分布に対応する書き込み電圧VWWnをワード線に印加してメモリセルの書き込みを行い、その後、グローバルビット線の全ディスチャージを行う(ステップS402〜S404)。
また、レベルn分布の書き込みベリファイでは、グローバルビット線の全プリチャージを行った後、レベルn分布に対応する書き込みベリファイ電圧VWVnをワード線に印加してメモリセルのディスチャージを行い、その後、グローバルビット線の選択プリチャージを行う(ステップS405〜S407)。そして、センスラッチ回路のノードをクリアした後、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する(ステップS408,S409)。その後、グローバルビット線の全ディスチャージを行った後、オール判定を行う(ステップS410,S411)。このオール判定の際には、たとえば全てのグローバルビット線が“L”になっているか否かを判定し、“L”になっている場合には次の処理に移行し、もし1ビットでも“H”になっているグローバルビット線がある場合には書き込みからの処理を繰り返す。
(2)“00”分布の書き込みでは、前記“01”分布の書き込みと同様に、SRAMのデータをセンスラッチ回路に転送(“00”分布)、メモリセルに“00”分布の書き込み(VWW2)、“00”分布の書き込みベリファイ(VWV2)を順に行う(ステップS304〜S306)。
(3)“10”分布の書き込みでは、前記“01”分布の書き込みと同様に、SRAMのデータをセンスラッチ回路に転送(“10”分布)、メモリセルに“10”分布の書き込み(VWW1)、“10”分布の書き込みベリファイ(VWV1)を順に行う(ステップS307〜S309)。
(4)“00”分布のエラティック判定(簡易上裾判定)では、“01”分布の読み出しを行い、この読み出されたデータをセンスラッチ回路でセンスして保持する(ステップS310)。この“01”分布の読み出しの際に、ワード線に読み出し電圧VRW3を印加する。
そして、“00”分布の上裾の読み出しを行った後、グローバルビット線の選択ディスチャージを行う(ステップS311,S312)。この“00”分布の上裾の読み出しの際に、ワード線に上裾判定電圧VWE2を印加する。
その後、センスラッチ回路でセンスして保持し、このデータを反転した後に、“00”分布のエラティック判定を行う(ステップS313〜S315)。この“00”分布のエラティック判定では、“00”分布の書き込みがパスしたら次の処理に移行し、フェイルの場合にはしきい値電圧分布を保持したまま異常終了する。
詳細には、図13に示すように、“00”分布、後述の“10”分布などのレベルn分布のエラティック判定(簡易上裾判定)では、グローバルビット線の全プリチャージを行った後、レベルn+1分布に対応する読み出し電圧VRWn+1をワード線に印加してメモリセルのディスチャージを行う(ステップS412,S413)。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う(ステップS414〜S416)。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、レベルn分布に対応する上裾判定電圧VWEnをワード線に印加してメモリセルのディスチャージを行う(ステップS417〜S419)。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う(ステップS420〜S422)。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する(ステップS423〜S426)。そして、グローバルビット線の全ディスチャージを行った後、オール判定を行う(ステップS427,S428)。
(5)“10”分布のエラティック判定(簡易上裾判定)では、前記“00”分布のエラティック判定(簡易上裾判定)と同様に、“00”分布の読み出し(VRW2)、センスラッチ回路によるセンス、“10”分布の上裾の読み出し(VWE1)グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転、“11”分布のエラティック判定を順に行う(ステップS316〜S321)。
(6)“11”分布のディスターブ判定(簡易上裾判定)では、前記“00”分布のエラティック判定(簡易上裾判定)と同様に、“10”分布の読み出し(VRW1)、センスラッチ回路によるセンス、“11”分布の上裾の読み出し(VWE0)、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“11”分布のディスターブ判定を行う(ステップS322〜S327)。なお、この“11”分布のディスターブ判定(簡易上裾判定)においては、非選択セクタ側に対してワードディスターブ判定を実施する。
図15に示すように、プレベリファイ有り書き込みモードでは、SRAMからセンスラッチ回路へのデータ転送(“01”分布)を行った後に、“01”分布の書き込み、“00”分布のプレベリファイ、“00”分布の書き込み、“10”分布のプレベリファイ、“10”分布の書き込みが順に行われる。そして、SRAMからセンスラッチ回路へのデータ転送(“00”分布)の後に、“00”分布のディスターブ判定が行われ、さらに、SRAMからセンスラッチ回路へのデータ転送(“10”分布)の後に、“10”分布のエラティック判定が行われる。その後、SRAMからセンスラッチ回路へのデータ転送(“11”分布)を行い、選択ページ側“11”分布のディスターブ判定、非選択ページ側“11”分布のディスターブ判定(簡易上裾判定)が順に行われる。
(1)SRAMからセンスラッチ回路への各データ転送(“01”分布(ステップS501)、“00”分布(ステップS512)、“10”分布(ステップS517)、“11”分布(ステップS522))や、“01”分布(ステップS502,S503)、“00”分布(ステップS506,S507)、“10”分布(ステップS510,S511)の各書き込みは、前述した高速書き込みモードと同様にして行われるので、ここでの説明は省略する。
(2)“00”分布のプレベリファイでは、SRAMに格納されている“00”分布のデータをセンスラッチ回路に転送して保持した後、“00”分布に対応する下裾判定電圧VWV2をワード線に印加して“00”分布のプレベリファイを行う(ステップS504,S505)。このプレベリファイとは、過書き込みを防止するため、書き込みデータに対してメモリセルのデータをマスクする処理である。なお、過書き込みを行っても問題がない“01”分布の書き込みにはプレベリファイを行わない。
詳細には、図16に示すように、“00”分布、後述の“10”分布などのレベルn分布のプレベリファイでは、グローバルビット線の全プリチャージを行った後、レベルn分布に対応する読み出し電圧VRWnをワード線に印加してメモリセルのディスチャージを行う(ステップS601,S602)。そして、グローバルビット線の選択プリチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する(ステップS603〜S605)。その後、グローバルビット線の全ディスチャージを行う(ステップS606)。
また、“10”分布のプレベリファイでも、前記“00”分布のプレベリファイと同様に、“10”分布に対応する下裾判定電圧VWV1をワード線に印加して“10”分布のプレベリファイを行う(ステップS508,S509)。
(3)“00”分布のディスターブ判定では、“00”分布の上裾の読み出し(VWE2)、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“00”分布のディスターブ判定を行う(ステップS513〜S516)。
(4)“10”分布のエラティック判定では、“10”分布の上裾の読み出し(VWE1)、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“10”分布のエラティック判定を行う(ステップS518〜S521)。
(5)選択ページ側“11”分布のディスターブ判定では、“11”分布の上裾の読み出し(VWE0)、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“11”分布のディスターブ判定を行う(ステップS523〜S526)。
詳細には、図17に示すように、選択ページ側“11”分布のディスターブ判定では、グローバルビット線の全プリチャージを行った後、“11”分布に対応する上裾判定電圧VWE0をワード線に印加してメモリセルのディスチャージを行う(ステップS701,S702)。そして、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う(ステップS703〜S706)。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する(ステップS707〜S710)。そして、グローバルビット線の全ディスチャージを行った後、オール判定を行う(ステップS711,S712)。
(6)非選択ページ側“11”分布のディスターブ判定(簡易上裾判定)では、“10”分布の読み出し(VRW1)、センスラッチ回路によるセンス、“11”分布の上裾の読み出し(VWE0)、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“11”分布のディスターブ判定を行う(ステップS527〜S532)。
図18に示すように、低電圧側からの書き込みモードでは、SRAMからセンスラッチ回路へのデータ転送(“10”分布)の後に、“10”分布の書き込み、“10”分布のエラティック判定、SRAMからセンスラッチ回路へのデータ転送(“00”分布)の後に、“00”分布の書き込み、“00”分布のエラティック判定、SRAMからセンスラッチ回路へのデータ転送(“01”分布)の後に、“01”分布の書き込み、SRAMからセンスラッチ回路へのデータ転送(“11”分布)の後に、“11”分布のディスターブ判定、非選択ページ側“11”分布のディスターブ判定(簡易上裾判定)が順に行われる。
この低電圧側からの書き込みモードにおいて、SRAMからセンスラッチ回路への各データ転送(“10”分布(ステップS801)、“00”分布(ステップS807)、“01”分布(ステップS813)、“11”分布(ステップS816))や、“10”分布(ステップS802,S803)、“00”分布(ステップS808,S809)、“01”分布(ステップS814,S815)の各書き込み、さらに“10”分布(ステップS804〜S806)、“00”分布(ステップS810〜S812)の各エラティック判定、“11”分布のディスターブ判定(ステップS817〜S820)、非選択ページ側“11”分布のディスターブ判定(簡易上裾判定)(ステップS821〜S826)は、前述の書き込みモードと同様にして行われるので、ここでの詳細な説明は省略する。
この低電圧側からの書き込みモードでは、特に▲1▼多値メモリのしきい値電圧分布の低電圧側から書き込みを行うこと、▲2▼「書き込み処理」、「上裾判定処理」をメモリセルのしきい値電圧分布毎に連続して実施すること、が特徴である。これにより、“10”分布、“00”分布の書き込み処理終了後、全てのメモリセルのしきい値電圧は、それぞれ“10”分布、“00”分布の上裾判定電圧よりも低い。よって、“10”分布、“00”分布の上裾判定処理では、他のしきい値電圧分布のマスク処理がないため、書き込みデータの転送が不要となる。
たとえば、図19に示すように、“10”分布の書き込み処理を行う場合を考えると、この“10”分布の書き込み処理終了直後のメモリセルのしきい値電圧分布は、全てのメモリセルのしきい値電圧が“10”分布の上裾判定電圧VWE1より低電圧側にあり、“00”分布のしきい値電圧はまだ書かれていないので、マスク動作が不要である。
図20に示すように、簡易上裾判定を採用した書き込みモードでは、SRAMからセンスラッチ回路へのデータ転送(“10”分布)の後に、“10”分布の書き込み、“10”分布のエラティック判定(簡易上裾判定)、SRAMからセンスラッチ回路へのデータ転送(“00”分布)の後に、“00”分布の書き込み、“00”分布のエラティック判定(簡易上裾判定)、SRAMからセンスラッチ回路へのデータ転送(“01”分布)の後に、“01”分布の書き込み、“11”分布のディスターブ判定(簡易上裾判定)が順に行われる。なお、“11”分布のディスターブ判定(簡易上裾判定)においては、非選択セクタ側に対してワードディスターブ判定を実施する。
この簡易上裾判定を採用した書き込みモードにおいて、SRAMからセンスラッチ回路への各データ転送(“10”分布(ステップS901)、“00”分布(ステップS910)、“01”分布(ステップS919))や、10”分布(ステップS902,S903)、“00”分布(ステップS911,S912)、“01”分布(ステップS920,S921)の各書き込み、“10”分布(ステップS904〜S909)、“00”分布(ステップS913〜S918)の各エラティック判定(簡易上裾判定)、“11”分布のディスターブ判定(簡易上裾判定)(ステップS922〜S927)は、前述の書き込みモードと同様にして行われるので、ここでの詳細な説明は省略する。
この簡易上裾判定を採用した書き込みモードでは、メモリセルに格納されたデータを元に上裾判定対象のメモリセルを決定する。よって、SRAM上の書き込みデータを使用しないため、“11”分布、“10”分布、“00”分布の上裾判定処理時に書き込みデータの転送が不要となる(特に“11”分布は消去分布と呼ぶ)。
たとえば、図21に示すように、“10”分布の簡易上裾判定を行う場合を考えると、この“10”分布の簡易上裾判定は、『“00”分布(“10”分布のひとつ高電圧のしきい値電圧分布)の読み出し電圧VRW2』から、『“10”分布の上裾判定電圧VWE1』の間のしきい値電圧を持つメモリセルが存在しない、ことを確認する。一般的に、レベルn分布の簡易上裾判定処理は、『レベルn+1分布の読み出し電圧』から『レベルn分布の上裾判定電圧』のしきい値電圧を持つメモリセルが存在しない、ことを確認する。
また、簡易上裾判定を採用した書き込みモードでは、「書き込み処理」と「上裾判定処理」をメモリセルのしきい値電圧毎に連続的に実施する必要はない。さらに、消去分布に対する上裾判定は、書き込みディスターブ判定のため、全ての分布の書き込み処理終了後に実施する。
よって、簡易上裾判定を採用した書き込みモードでは、書き込みデータの転送が不要なため、書き込み高速化が可能な反面、本来、レベルn分布にあるべきメモリセルのしきい値電圧がレベルn+1分布の読み出し電圧よりも上側に飛び出していても検出できない副作用がある。また、この書き込みモードと前述した低電圧側からの書き込みモードを併用しても、書き込みデータの転送回数をさらに削減することにはつながらない。
前述のように、書き込みモードに簡易上裾判定方式を導入すると、1・センスラッチ回路+2・SRAMの構成では追加書き込みを実現することができる。この追加書き込みとは、既に書き込みを実施したワード線上のメモリセルに対して、消去を行わずに再度書き込みを行う動作である。上裾判定処理は、SRAM上の書き込みデータと書き込み後のメモリセル上のデータが一対一で対応する必要がある。しかし、追加書き込みでは、SRAM上の書き込みデータと書き込み後のメモリセルデータが一対一で対応しないため、SRAM上の書き込みデータを元に上裾判定処理を行うとパスしない。
しかし、簡易上裾判定処理では、書き込みデータは使用せず、メモリセルに格納されたデータを元に上裾判定対象のメモリセルを決定するため、追加書き込みのようにSRAM上の書き込みデータと書き込み後のメモリセルデータとが一対一で対応しなくても上裾判定処理を行うことができる。
たとえば、図22に示すように、SRAM上の書き込みデータを元に“11”分布の上裾判定を行う場合を考えると、アドレスの0〜4において、書き込みデータはそれぞれFF、F0、00、0F、FFであり、メモリセルの期待値はそれぞれFF、F0、00、0F、0Fである。上裾判定対象は、SRAM利用の場合はアドレスの0と4、簡易上裾判定の場合はアドレスの0が対象となり、この場合にアドレスの4が上裾判定をフェイルして書き込みエラーとなる。
前述のような書き込みモードにおいて、任意の書き込み電圧(VWW)を加えた際のフラッシュメモリの書き込み特性は、たとえば図23(a)に示すように、累積書き込みバイアス印加時間(書き込みパルス長tWP)の対数(Log)に対してメモリセルのしきい値電圧(Vth)が線形であることが知られている。よって、書き込みパルス長を一定とすると、書き込みパルス印加毎のメモリセルのしきい値電圧の増加量ΔVthが徐々に減少し、書き込みベリファイ回数が増大する問題がある。そこで、ΔVthを一定にし、書き込みベリファイ回数を最適化するために、たとえば図23(b)に示すように、書き込みパルス毎に書き込みバイアス印加時間を累積バイアス印加時間のべき乗に延ばす「べき乗パルス方式(バイアス=一定、パルス長=べき乗比で増加)」を採用する。なお、書き込み電圧(VWW)は書き込みパルス毎に一定である。
このべき乗パルス方式では、ベリファイ回数の最適化は可能であるが、書き込みパルス毎にパルス長(tWP)が延びるため、書き込みバイアス印加時間(ΣtWP)が指数的に増大する問題がある。そこで、好ましくは以下に説明する「ISPP(Incremental Step Pulse Programming)方式(バイアス=パルス毎にΔVWWだけ増加、パルス長=一定)」を採用する。
このISPP方式は、書き込みパルス毎に書き込み電圧(VWW)が一定であったべき乗パルス方式に対して、書き込みパルス毎にパルス長(tWP)を一定にする方式がある。ISPP方式では、たとえば図24(a),(b)に示すように、書き込みバイアスをパルス毎にΔVthだけ増加させ(VWWn+1=VWWn+ΔVth)、書き込みパルス長を一定に保つ。これにより、メモリセルのしきい値電圧はパルス印加毎にΔVthだけ上昇するため、べき乗パルス方式と同様にベリファイ回数の最適化が可能となる。
なお、このISPP方式では、書き込みパルス印加回数が増加するほど書き込み電圧(VWW)が高電圧になる問題がある。しかし、たとえばIGbitなどのようなフラッシュメモリでは、VWWをFNトンネル方式より低電圧化できるチャネルホットエレクトロン注入方式を採用しているため、この副作用は動作上問題がない。すなわち、チャネルホットエレクトロン注入方式では、FNトンネル方式に比べて書き込みワード電圧を低くすることができる。
また、前述のべき乗パルス方式とISPP方式を組み合わせて書き込みバイアスを印加する方式を用いることも可能である。この方式は、たとえば図25に示すように、書き込みパルス0〜3については書き込みパルス毎に書き込み電圧を増加させ、また書き込みパルス4〜6については書き込みパルス毎にパルス長をべき乗に延ばすことで、書き込みバイアス印加時間の増大の問題と書き込み電圧の高電圧の問題の両方を満足するように最適化することができる。
図26〜図31により、本実施の形態のフラッシュメモリにおいて、消去動作の一例を説明する。この消去動作には、特に限定されるものではないが、たとえば一例として、図26〜図28に示す2ページ消去モード、図29〜図31に示すマルチページ消去モードなどがある。
この消去モードにおいて、メモリセルのしきい値電圧分布(消去電圧)と、上裾判定電圧、消去判定電圧、書き戻し判定電圧との関係は図28のようになっている。多値データの“11”分布は上裾判定電圧がVWE0、消去判定電圧がVEV、書き戻し判定電圧がVWV0にそれぞれ設定される。
この消去モードでは、SRAMを使用しないため、たとえば1・センスラッチ回路+2・データラッチ回路の構成にも適用可能である。消去モードは、「消去処理」と「書き戻し処理」からなる。消去処理では、消去対象ページに対して消去バイアスを印加し、引き続き消去ベリファイを行い、ベリファイ対象ページが消去ベリファイをパスするまで、消去バイアス印加から消去ベリファイまでの一連のシーケンスを繰り返し実施する。書き戻し処理は、書き戻しベリファイをフェイルしたメモリセルの情報をクリアせずに、書き戻しベリファイがフェイルのメモリセルを自動的に書き戻し対象にするため、それぞれの消去選択ページに対して連続的に実施する。
消去モードのうち、2ページ消去モードでは、任意に選択された複数のページを一括して消去する消去方式である。特に、▲1▼消去特性のばらつきを考慮し、消去対象ページのうち、任意の1ページに対してのみ消去ベリファイを行うことにより、消去ベリファイ回数を最低必要回数に抑えること、▲2▼書き戻し処理を1ページずつ連続的に実施することにより、書き戻しベリファイ毎に書き戻し対象のメモリセルを設定しなくて済むため、消去上裾不良を防ぐこと、を可能とするものである。詳細は以下において、図26,図27を用いて説明する。
図26に示すように、2ページ消去モードでは、偶数ページ消去、奇数ページプレ消去ベリファイ、奇数ページ消去、偶数ページプレ書き戻しベリファイ、偶数ページ書き戻し処理、奇数ページプレ書き戻しベリファイ、奇数ページ書き戻し処理、偶数ページ上裾判定処理、奇数ページ上裾判定処理が順に行われる。
(1)偶数ページ消去では、偶数ページについて、消去対象ページに対して消去電圧(VEW)を印加し、引き続き消去ベリファイを行う(ステップS1001,S1002)。この際、消去ベリファイ回数を最適化するために、偶数ページまたは後述の奇数ページの任意の1ページに対してのみ消去ベリファイを行う。この消去ベリファイでは、消去判定電圧VEVより低電圧か判定し、ベリファイ対象ページが消去ベリファイをパスしたら次の処理に進み、フェイルの時はパスするまで消去電圧印加から消去ベリファイまでの処理を繰り返す。なお、決められた所定の時間をオーバーした場合には異常フラグをセットして次の処理に移行する。
詳細には、図27に示すように、偶数ページ、後述の奇数ページなどの消去ベリファイでは、グローバルビット線の全プリチャージを行った後、“11”分布に対応する消去判定電圧VEVをワード線に印加してメモリセルのディスチャージを行う(ステップS1101,S1102)。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う(ステップS1103〜S1105)。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する(ステップS1106〜S1109)。そして、オール判定を行う(ステップS1110)。
(2)奇数ページプレ消去ベリファイでは、奇数ページについて、消去ベリファイを行う(ステップS1003)。この際に、消去判定電圧VEVより低電圧か判定し、ベリファイ対象ページが消去ベリファイをパスしたら書き戻しの処理に進み、フェイルの時は奇数ページ消去の処理に移行する。
(3)奇数ページ消去では、前記偶数ページ消去と同様に、奇数ページについて、消去対象ページに対して消去電圧(VEW)を印加し、引き続き消去ベリファイ(消去判定電圧VEV)を行う(ステップS1004,S1005)。この消去ベリファイでパスしたら書き戻しの処理に進み、フェイルの時はパスするまで繰り返し、決められた所定の時間をオーバーした場合には異常フラグをセットして次の処理に移行する。なお、この奇数ページの消去ベリファイは、偶数ページの消去ベリファイを実施したら本発明では省略することができる。
(4)偶数ページプレ書き戻しベリファイでは、偶数ページについて、センスラッチ回路を“0”にリセットし、引き続き書き戻し判定を行う(ステップS1006,S1007)。この書き戻し判定では、書き戻し判定電圧VWV0より高電圧か判定し、プレ書き戻し対象ページが書き戻しベリファイをパスしたら奇数ページプレ書き戻しベリファイの処理に進み、フェイルの時は偶数ページ書き戻し処理に移行する。
(5)偶数ページ書き戻し処理では、偶数ページについて、書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧(VWW0)を印加し、引き続き書き戻し判定を行う(ステップS1008〜S1010)。この書き戻し判定では、書き戻し判定電圧VWV0より高電圧か判定し、書き戻し対象ページが書き戻しベリファイをパスしたら奇数ページプレ書き戻しベリファイの処理に進み、フェイルの時はパスするまで書き戻し対象ページのセットから書き戻し、書き戻し判定までの処理を繰り返す。なお、決められた所定の時間をオーバーした場合には書き上げ処理を行って異常終了する。
(6)奇数ページプレ書き戻しベリファイでは、前記偶数ページプレ書き戻しベリファイと同様に、奇数ページについて、センスラッチ回路を“0”にリセットし、引き続き書き戻し判定(書き戻し判定電圧VWV0)を行う(ステップS1011,S1012)。この書き戻し判定でパスしたら偶数ページ上裾判定処理に進み、フェイルの時は奇数ページ書き戻し処理に移行する。
(7)奇数ページ書き戻し処理では、前記偶数ページ書き戻し処理と同様に、奇数ページについて、書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧(VWW0)を印加し、引き続き書き戻し判定(書き戻し判定電圧VWV0)を行う(ステップS1013〜S1015)。この書き戻し判定でパスしたら偶数ページ上裾判定処理に進み、フェイルの時はパスするまで繰り返し、決められた所定の時間をオーバーした場合には書き上げ処理を行って異常終了する。
(8)偶数ページ上裾判定処理では、偶数ページについて、ディスターブ判定を行う(ステップS1016)。このディスターブ判定では、上裾判定電圧VWE0より低電圧か判定し、パスしたら奇数ページ上裾判定処理に進み、フェイルの時はしきい値電圧分布を保持して異常終了する。なお、この書き戻し上裾判定処理は、偶数ページと後述の奇数ページについて2ページ連続で実施する。
(9)奇数ページ上裾判定処理では、前記偶数ページ上裾判定処理と同様に、奇数ページについて、ディスターブ判定(上裾判定電圧VWE0)を行う(ステップS1017)。このディスターブ判定でパスしたら終了となり、フェイルの時はしきい値電圧分布を保持して異常終了する。
次に、マルチページ消去モードは、前述したAG−AND型のメモリアレイ構成では、書き込み原理にホットエレクトロン注入書き込み方式を用いるため、書き戻し選択ストリングに過消去状態のメモリセルが含まれると、書き込み電流が充分に得られず、書き戻し処理ができない。この過消去状態のメモリセルは、ディプリート(しきい値電圧が0V以下)したメモリセルと呼ばれ、選択されたメモリセルと同一ビット線上に接続されていると、非選択であるにもかかわらず書き込み電流が流れる現象が発生する。
たとえば、図29に示すように、メモリセルMC11〜MCmnからなるブロック内に、メモリセルMC12〜MCm2のメモリ列からなるストリングが異常となるような場合に問題が生じる。図29(a)のように、書き戻し処理の時は、ワード線W1につながるメモリセルのうち、偶数列のメモリ列のメモリセルMC12,・・・,MC1nを書き込み選択対象とすると、ワード線W1に15Vを印加し、ビット線D2,・・・,Dnにそれぞれ5Vを印加する。他のワード線W2〜Wm、他のビット線D1,・・・,Dn−1には0Vを印加する。同時に、偶数列のメモリ列のドレイン側制御信号線SDEおよびソース側制御信号線SSEにそれぞれ10Vを印加し、奇数列のメモリ列のドレイン側制御信号線SDOおよびソース側制御信号線SSOには0Vを印加し、さらに偶数列のメモリ列のゲート制御信号線AGEに1Vを印加し、奇数列のメモリ列のゲート制御信号線AGOには0Vを印加する。
このような書き戻し処理の電圧条件において、たとえば異常なストリングとなるメモリセルMC12〜MCm2のうち、メモリセルMC22はディプリートしていない正常なメモリセル(図29(b))であるが、メモリセルMC32,・・・,MCm2がディプリートしたメモリセル(図29(c))である場合に、これらのディプリートしたメモリセルMC32,・・・,MCm2がオン状態となり、メモリセルMC12に対する書き込み電流がメモリセルMC12の他にディプリートしたメモリセルMC32,・・・,MCm2にも分散して流れてしまう。よって、書き込み選択対象のメモリセルMC12に対する書き込み電流が充分に得られず、書き戻し処理ができない。
そこで、2ページ以上の任意の複数のページを同時に消去するためには、▲1▼複数のブロックの任意の1ワード線を同時に消去すること、▲2▼ページアドレスがブロック間で連続となるようにスクランブルをかけること、などの対策が必要となる。これらの対策により、消去単位が大きくなるため、消去レートを向上することができる。また、消去ベリファイは前述した2ページ消去モードと同様に、任意の1ページに対して集中的に実施する。なお、これらの対策は、所定数のブロックからなるバンク単位で考えた場合にも同様の効果が得られることはいうまでもない。
たとえば、図30において、1ワード線当たり2ページの割り当てで、図30(a)のように、ブロック0内にページアドレスx=0,1、x=2,3、・・・、x=510,511を割り当て、ブロック1内にページアドレスx=512,513、x=514,515、・・・、x=1022,1023を割り当てるように、ブロック内でページアドレスが連続するとマルチページ消去ができない。すなわち、同一ブロック内の複数ページは同時に消去できない。
そこで、図30(b)のように、ブロック0内にページアドレスx=0,1、x=256,257を割り当て、ブロック1内にページアドレスx=2,3、x=258,259を割り当て、・・・、ブロック126内にページアドレスx=252,253を割り当て、ブロック127内にページアドレスx=254,255を割り当てるように、ブロック間でページアドレスを連続させることでマルチページ消去が可能となる。このマルチページ消去モードを、図31を用いて説明する。
図31に示すように、マルチページ消去モードでは、nページ消去、0ページ書き戻し処理、nページ書き戻し処理、0〜nページ上裾判定処理が順に行われる。
(1)nページ消去では、消去対象ページに対して消去電圧(VEW)を印加し、引き続き消去ベリファイ(消去判定電圧VEV)を行う(ステップS1201〜S1204)。この消去ベリファイでは、0ページからnページまで1ページずつ消去判定を行い、パスしたら次のページに進み、フェイルの時はパスするまで消去電圧印加から消去ベリファイまでの処理を繰り返し、決められた所定の時間をオーバーした場合には異常終了する。
(2)0ページ書き戻し処理では、0ページについて、書き戻し判定(書き戻し判定電圧VWV0)を行う(ステップS1205)。この書き戻し判定でパスしたら次のページに進み、フェイルの時は書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧(VWW0)を印加し、引き続き書き戻し判定(書き戻し判定電圧VWV0)を行う(ステップS1206〜S1208)。この書き戻し判定でパスしたら次のページに進み、フェイルの時はパスするまで書き戻し電圧印加から書き戻し判定までの処理を繰り返し、決められた所定の時間をオーバーした場合には異常終了する。
(3)nページ書き戻し処理では、前記0ページ書き戻し処理が終了した後、前記0ページ書き戻し処理と同様に、1ページからn−1ページまで1ページずつ書き戻し処理を行い、そしてnページについて、書き戻し判定、書き戻し対象ページのセット、書き戻し対象ページに対する書き戻し電圧の印加、書き戻し判定を順に行う(ステップS1209〜S1212)。
(4)0〜nページ上裾判定処理では、0ページについて、ディスターブ判定(上裾判定電圧VWE0)を行う(ステップS1213)。このディスターブ判定でパスしたら次のページに進み、フェイルの時はリトライする。引き続き、前記0ページディスターブ判定と同様に、1ページからn−1ページまで1ページずつ上裾判定を行い、そしてnページについて、ディスターブ判定を行う(ステップS1214)。
従って、本実施の形態のフラッシュメモリによれば、以下のような効果を得ることができる。
(1)書き込み動作の低電圧側からの書き込みモードでは、SRAMからセンスラッチ回路へのデータ転送回数を減らすことにより、書き込み時間を短縮して書き込み動作の高速化を実現することができる。たとえば、高電圧側からの書き込みモード(=6回)に比べて4回に削減することができる。
(2)書き込み動作の簡易上裾判定を採用した書き込みモードでは、SRAMからセンスラッチ回路へのデータ転送回数を減らすことにより、書き込み時間を短縮して書き込み動作の高速化を実現することができる。たとえば、高電圧側からの書き込みモード(=6回)に比べて半分(=3回)に削減することができる。また、1・センスラッチ回路+2・SRAMの構成でも追加書き込みを実現することができるので、1ワード線上のメモリセルを複数回に渡って分割書き込みをする際、消去処理が不要となり、書き込み時間の短縮につながる。
(3)チャネルホットエレクトロン注入方式の採用により書き込みワード電圧を低電圧化することができるため、書き込みバイアス印加にISPP方式を採用することにより、書き込みバイアスの最適化を図ることができる。たとえば、べき乗パルス方式に比べて、書き込みバイアス印加時間を1/10以下(590μs→50μs)に抑えることができる。
(4)書き込み動作に関しては、SRAMからセンスラッチ回路への転送回数の削減、書き込みバイアスの最適化を行うことができるので、書き込み動作の高速化を図ることができる。
(5)多値フラッシュメモリの書き込み転送レートの向上を実現することができ、さらにはこのフラッシュメモリを用いたフラッシュメモリカード、フラッシュメモリモジュールなどの書き込み転送レートの向上につながる。
(6)消去動作の2ページ消去モードでは、消去動作中の消去ベリファイを片側1ページに対して選択的に実施することにより、消去動作の高速化を図ることができる。さらに、消去動作中の書き戻し処理を1ページ毎に連続的に実施することにより、メモリセルのしきい値電圧の変動による過書き戻し不良を防止することができる。
(7)消去動作のマルチページ消去モードでは、複数のブロックの任意のワード線を同時に消去し、ページアドレスがブロック間で連続となるようにスクランブルをかけることにより、消去レートの向上を図ることができる。
(8)消去動作に関しては、1ワード線に2ページあるメモリアレイ構成での消去シーケンスの最適化を図ることができる。また、消去単位を大きくすることで、消去レートを向上して消去動作の高速化を図ることができる。さらに、消去判定の最適化により、消去判定回路を1/2に減らすことができる。
(9)1・センスラッチ回路+2・SRAMの構成に関しては、多値メモリの読み出し、書き込み、消去を行うシーケンスを実現することにより、単位ビット当たりのセル面積を削減することができる。
(10)フラッシュメモリの消去動作の高速化、チップ面積の削減を実現することができ、さらにはこのフラッシュメモリを用いたフラッシュメモリカード、フラッシュメモリモジュールなどの消去の高速化、コストの削減につながる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、データ転送回路として、1・センスラッチ回路+2・SRAMの構成(図6)の場合を考えているが、書き込みデータの転送回数を削減するという観点では、書き込みデータバッファがSRAMである必要はない。たとえば、データラッチ回路を使用する場合についても適用することができる。
また、前記実施の形態の書き込み動作において、簡易上裾判定を採用した書き込みモード(図20)の場合には、メモリセルのしきい値電圧の書き込み毎に「書き込み処理」、「上裾判定処理」を連続的に実施しているが、上裾判定処理は書き込みフローの最後にまとめて実施しても良い。また、消去分布のディスターブ判定は、最も高電圧の“01”分布の書き込みが終了していれば、どのタイミングで実施しても良い。
また、前記実施の形態の消去動作において、2ページ消去モード(図26)の場合には、同時に消去するページ数に対して特に制限はない。つまり、任意の1ページの消去特性のばらつきと同等のばらつきを持つ複数ページに対して同時に消去する場合にも適用可能である。また、メモリアレイ構成がビット線の間引き構成である必要はない。
産業上の利用可能性
以上のように、本発明にかかる半導体記憶装置は、特にデータバッファを搭載する多値フラッシュメモリ、チャネルホットエレクトロン注入方式を利用するフラッシュメモリ、また消去動作に関しては1ワード線に複数ページが対応して接続されるフラッシュメモリに有用であり、さらにデータバッファを搭載する不揮発性半導体記憶装置や、フラッシュメモリを用いた半導体装置、半導体メモリカード、半導体メモリモジュールなどに広く適用することができる。
【図面の簡単な説明】
図1は本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリを示す概略構成図、図2は本発明の一実施の形態のフラッシュメモリにおいて、メモリアレイの要部を示す回路図、図3は読み出し、書き込み、消去動作時のメモリセルに対する電圧の印加状態を示す説明図、図4はシングルエンドセンス方式(NMOSゲート受けセンス方式)のY直接系回路を示す回路図、図5(a)〜(d)はグローバルビット線のプリチャージ/ディスチャージ動作を示す説明図、図6はデータ転送回路を示す構成図、図7はデータ合成回路を示す回路図、図8(a),(b)は書き込みデータ変換回路とスイッチング回路を示す回路図、図9は多値読み出しモードを示すフロー図、図10は2値読み出しモードを示すフロー図、図11はメモリセルのしきい値電圧分布と読み出し電圧との関係を示す説明図、図12は高速書き込みモードを示すフロー図、図13は書き込み、書き込みベリファイ、エラティック判定の詳細を示すフロー図、図14はメモリセルのしきい値電圧分布と書き込み動作電圧との関係を示す説明図、図15はプレベリファイ有り書き込みモードを示すフロー図、図16はプレベリファイの詳細を示すフロー図、図17はディスターブ判定の詳細を示すフロー図、図18は低電圧側からの書き込みモードを示すフロー図、図19は書き込み処理終了直後のメモリセルのしきい値電圧分布を示す説明図、図20は簡易上裾判定を採用した書き込みモードを示すフロー図、図21は簡易上裾判定とメモリセルのしきい値電圧分布を示す説明図、図22(a),(b)は追加書き込み時の上裾判定を示す説明図、図23(a),(b)は書き込み特性とべき乗パルス方式を示す説明図、図24(a),(b)はISPP方式を示す説明図、図25はべき乗パルス方式とISPP方式を組み合わせた方式を示す説明図、図26は2ページ消去モードを示すフロー図、図27は消去ベリファイの詳細を示すフロー図、図28はメモリセルのしきい値電圧分布と消去動作電圧との関係を示す説明図、図29(a)〜(c)はディプリートビットがある場合の書き戻し処理を示す説明図、図30(a),(b)はマルチページ消去が可能なアドレススクランブルを示す説明図、図31はマルチページ消去モードを示すフロー図である。
Claims (4)
- 複数のワード線と、複数のビット線と、それぞれ対応する1本のワード線および1本のビット線に接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセルとを含み、
複数のワード線毎に複数のブロックが構成され、前記複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有し、
1のワード線に接続される前記複数のページに対応して接続されるメモリセルへの消去動作において、前記1のワード線に対して消去電圧を印加した後、第1ページと第2ページのうちの一方のページに対して選択的に消去動作中の消去ベリファイ判定を実施し、当該一方のページのメモリセルが消去状態となるまで前記1のワード線への消去電圧の印加と消去ベリファイ判定とを繰り返し、その後に他方のページのメモリセルが消去状態となっているかを判定するための消去ベリファイ判定を実施する消去モードを有することを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記消去モードは、書き戻し処理を有し、前記消去動作中の書き戻し処理を前記第1ページと前記第2ページに連続的に実施するようにしたことを特徴とする不揮発性半導体記憶装置。 - 請求項1または2記載の不揮発性半導体記憶装置において、
前記複数のメモリセルは、各メモリセルのゲートが各ワード線に接続され、ドレインが共通にビット線に接続され、ソースがゲート制御信号により駆動されるMOSFETを介して共通に共通線に接続されてなることを特徴とする不揮発性半導体記憶装置。 - 請求項1、2または3記載の不揮発性半導体記憶装置において、
前記複数のメモリセルは、各メモリセルが複数ビットのデータをしきい値電圧として記憶可能とされることを特徴とする不揮発性半導体記憶装置。
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