JP3993665B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3993665B2 JP3993665B2 JP14764197A JP14764197A JP3993665B2 JP 3993665 B2 JP3993665 B2 JP 3993665B2 JP 14764197 A JP14764197 A JP 14764197A JP 14764197 A JP14764197 A JP 14764197A JP 3993665 B2 JP3993665 B2 JP 3993665B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- current
- control circuit
- sectors
- source current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書換え可能な不揮発性半導体記憶装置に関し、特に、フラッシュメモリのように複数のメモリ・セルを一括で消去する一括消去型不揮発性半導体記憶装置に関する。より特定すれば、本発明は、複数のメモリ・セルを一括で消去するための回路構成の改善に関する。
【０００２】
フラッシュメモリは、集積化が容易で、電気的に書換えが可能であり、しかも不揮発性であることから、外部記憶装置、携帯電話機等、幅広い応用が考えられ、将来的に有望なデバイスとして位置付けられている。
【０００３】
【従来の技術】
図５は、フラッシュメモリのメモリ・セル構造とその動作を示す図である。フラッシュメモリの構造は次の通りである。Ｐ型半導体基板はソース及びドレインとして機能するＮ+ 型拡散層を有し、この間にチャネルが形成される。チャネルの上部には、図示を省略する絶縁膜が設けられ、この上にフローティング・ゲートＦＧが設けられている。フローティング・ゲートＦＧ上には、図示を省略する絶縁膜を介してコントロール・ゲートＣＧが設けられている。図５中の記号Ｖｄ、Ｖｓ及びＶｇはそれぞれ、ドレイン電圧、ソース電圧及びゲート電圧である。
【０００４】
データの書込み時は、ドレイン電圧Ｖｄを第１の電圧Ｖｐに設定し（Ｖｄ＝Ｖｐ＝〜６Ｖ）、ゲート電圧Ｖｇを第２の電圧Ｖｐｐ（＞Ｖｐ）に設定し（Ｖｇ＝Ｖｐｐ＝〜１２Ｖ）、ソース電圧Ｖｓを０Ｖ（各電源電圧の基準電位）に設定する。これにより、図５の＊１で示すように、ドレインからフローティング・ゲートＦＧに電子を注入する。また、データの消去時は、ソース電圧Ｖｓを第３の電圧Ｖｃｃ（＜Ｖｐで例えば〜５Ｖ）に設定し、ゲート電圧Ｖｇを負電圧（＜０Ｖ）に設定し、ドレインをオープンにする。これにより、図５の＊２で示すように、フローティング・ゲートＦＧからソースに電子を引き抜く。また、データの読出し時は、ゲート電圧Ｖｇを第３の電圧Ｖｃｃ（＝〜５Ｖ）に設定し、ドレイン電圧Ｖｄを１Ｖ以下に設定し（Ｖｄ＝〜１Ｖ）、ドレインに電流が流れるか否かでデータが”１”か”０”かを判定する。なお、Ｖｐｐを書込み／消去電圧と呼び、Ｖｃｃを読出し電圧ということもある。
【０００５】
フラッシュメモリの消去は一般に、メモリ・セル毎には行わず、グループ単位（例えば６４Ｋバイト単位で、通常グループをセクタと呼ぶ）で行われる。これにより、各セクタ毎に電流制御回路を要する。データの消去はメモリ・セルにソース電流を流すことで行うので、上記電流制御回路は特にソース電流制御回路と呼ばれる。
【０００６】
図６に、セクタ単位の消去を採用した従来のフラッシュメモリの構成を示す図である。複数のセクタ１０1 〜１０n にはそれぞれ、セル・アレイ１４1 〜１４n 及びソース電流制御回路１２1 〜１２n が設けられている。ソース電流制御回路１２1 〜１２n は、配線１６を介して第３の電圧の電源Ｖｃｃに接続された電流源に接続されている。なお、Ｒ１〜Ｒｎはそれぞれ、配線１６の対応する区間の配線抵抗を示す。
【０００７】
図７は、ソース電流制御回路１２1 の構成例を示す回路図である。なお、他のソース電流制御回路１２2 〜１２n は図７と同一構成である。ソース電流制御回路１２1 はＰチャネル電界効果トランジスタ（例えば、ＭＯＳトランジスタ）ＭＰ１、ＭＰ２とＮチャネル電界効果トランジスタＭＮ１、ＭＮ２とを有する。セクタ１０1 に対する消去信号ＥＲ１はトランジスタＭＰ１とＭＮ１のゲートに与えられ、消去動作中はハイレベルとなる。図６に示す電流源はトランジスタＭＰ２のソースに接続され、トランジスタＭＰ２とＭＮ２のドレインが共通に接続され、更にセル・アレイ１４1 に接続されている。
【０００８】
セクタ１０1 のセル・アレイ１４1 を一括消去する場合には、セクタ１０1 に対する消去信号ＥＲをハイレベルに設定する。トランジスタＭＮ１はオンし、トランジスタＭＰ２がオンする。よって、図７の太い実線で示すように、電流源からトランジスタＭＰ２を介して電流Ｉ１がセル・アレイ１４1 に供給される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は以下の問題点を有する。
前述したように、配線１６には配線抵抗Ｒ１〜Ｒｎがある。各ソース電流制御回路１２1 〜１２n は同一回路構成なので、セル・アレイ１４1 〜１４n に流れるソース電流Ｉ１〜Ｉｎの電流値は、配線の配線抵抗Ｒ１〜Ｒｎの抵抗値に依存して異なる。すなわち、セクタ１０1 は配線抵抗Ｒ１を介して電流源と接続されているので、ソース電流Ｉ１は最も大きい値となる。これに対し、セクタ１０n は抵抗Ｒ１〜Ｒｎを介して電流源と接続されているため、ソース電流Ｉｎは最も小さい値となる。すなわち、図８に示すように、ソース電流Ｉ１、Ｉ２、Ｉ３の順にその値が小さくなる。なお、図８はソース電流制御回路１２1 、１２2 、１２3 のＶｓ−Ｉｓ特性を示し、その横軸はソース電圧Ｖｓを示し、縦軸はソース電流Ｉｓを示す。
【００１０】
セクタ１０1 〜１０n のソース電流Ｉｓが異なるので、セル・アレイ１４1 〜１４n の各メモリ・セルにかかるストレスが異なり、以下の問題点を引き起こす。例えば、ソース電流Ｉ１が適切な消去動作を保証する値である場合には、同一消去時間でソース電流Ｉｎをメモリ・セルに流しても、その消去は不十分である可能性がある。また、ソース電流Ｉｎが適切な消去動作を保証する場合には、同一消去時間でソース電流Ｉ１をメモリ・セルに流すと、過度に消去される（フローティング・ゲートＦＧ内の電子が過度に減少する）可能性がある。このような可能性を排除するためには、ソース電流値に応じて消去時間を変化させる必要がある。
【００１１】
しかしながら、複数のセクタを同時に消去する場合は上記可能性を排除できない。例えば、デバイスの出荷前の試験では試験時間を短縮するために、複数のセクタをまとめて同時に消去する場合がある。複数のセクタに同じ時間だけソース電流を供給しても、ソース電流値が各セクタで異なるため、各セクタの消去状態は異なる。仮に、これを考慮して、同時に消去すべきセクタのうち最小ソース電流で所定の消去状態を得るために必要な時間を共通の消去時間とすると、同時に消去すべきセクタのうち比較的大きなソース電流が流れるセクタは過度に消去されてしまう（過剰消去）。逆に、同時に消去すべきセクタのうち最大ソース電流で所定の消去状態を得るために必要な時間を共通の消去時間とすると、同時に消去すべきセクタのうち比較的小さいソース電流が流れるセクタは消去が不十分となってしまう。この結果、デバイスの信頼性は低下してしまう。
【００１２】
従って、本発明は上記従来技術の問題点を解決し、各メモリ・セルに流れるソース電流を適切に制御することで、各メモリ・セルの消去条件が実質的に同一となり、消去動作及び半導体装置の信頼性を向上させることを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、メモリ・セルのソースに所定のソース電流を流すことでメモリ・セルの消去を行う不揮発性半導体記憶装置において、メモリ・セルのグループであるセクタ毎に、前記ソース電流を制御する電流制御回路が設けられ、前記電流制御回路は、複数のセクタを同時に消去することを示す複数セクタ同時消去信号が複数セクタ同時消去を行う場合を示す第１レベルのときに前記電流制御回路内のソース電流を生成する回路内の、ソース電流量を制御するトランジスタのゲート電圧を、電流源と前記トランジスタ間の配線抵抗に応じて、セクタ間で異ならせることで、前記複数のセクタに供給するソース電流がほぼ等しくなるように制御すること、を特徴とする。複数セクタ同時消去信号に基づいて、ソース電流を生成する回路に供給される電圧をセクタ間で異ならせることで、消去条件は実質的に同一となり、消去後のメモリ・セルの状態も実質的に同一となる。従って、従来の問題点は解消される。
【００１４】
ここで、各メモリ・セルに流すソース電流の値が等しければ、消去条件は完全に等しく、よって消去後のメモリ・セルの状態も完全に等しくなる。しかしながら、この条件はあくまでも理想的なもので、実際には、ソース電流値のばらつきがある許容範囲にあれば、上記問題点は実質的に発生しない。
また、本発明では、前記制御する回路が、メモリ・セルの消去動作時に各メモリ・セルに流す電流がほぼ等しくなるように制御することを特徴とする構成である。上記許容範囲のうちの理想的な場合を規定したものである。
【００１５】
また、本発明では、メモリ・セルを複数個ごとにグループ（実施の形態のセクタ１４1 〜１４n に相当）化し、各グループ毎にメモリ・セルの消去動作を行うことができる場合に、前記制御する回路が、消去動作時にメモリ・セルに流す電流を各グループ間でほぼ等しくなる（実施の形態のＩconst に相当）ように制御することを特徴とする構成である。メモリ・セル・アレイをセクタ化した場合を規定するものであり、この制御により、セクタ間でのソース電流のばらつきが無くなり、各セクタを単独で、または複数を同時に消去する場合でも、ソース電流を好適に制御でき、従来の問題点は解消できる。
【００１６】
また、本発明では、前記制御する回路は、消去動作時メモリ・セルに流す電流を供給するためのトランジスタ（実施の形態のトランジスタＭＰ２に相当）のゲート電圧を制御する回路（実施の形態のプル・ダウン抵抗ＲＭに相当）であることを特徴とする構成である。上記回路の一構成例を規定したものである。
【００１７】
また、本発明では、前記ゲート電圧を制御する回路は、ゲート電圧を設定するための電流路（実施の形態のトランジスタＭＰ１、ＭＮ１、ＭＮ３を含む電流路に相当）に設けられた抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）であることを特徴とする構成である。抵抗で電流路に流れる電流を制御することでゲート電圧を制御し、ソース電流を許容範囲内に設定する。
【００１８】
また、本発明では、前記ゲート電圧を制御する回路は、ゲート電圧を設定するための電流路に設けられる抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）と、この抵抗を消去すべきグループを示す信号（実施の形態の複数セクタ同時消去信号ＭＵＬＴＩに相当）及び消去を指示する信号（実施の形態の消去信号ＥＲに相当）とに基づき、選択的に前記電流路に接続する回路（実施の形態のナンド・ゲートＮＡＮＤ、インバータＩＮＶ２、トランジスタＭＮ３に相当）とを有することを特徴とする構成である。必要に応じて、抵抗を電流路内に接続することができる。
【００１９】
また、本発明では、前記制御する回路は、電流源から各メモリ・セルまでの配線抵抗（実施の形態の配線抵抗Ｒ１〜Ｒｎに相当）に基づき各メモリ・セルのソース電流を許容範囲内に制御することを特徴とする構成である。消去時にメモリ・セルのソース電流の値のばらつきは、電流源から各メモリ・セルまでの配線（実施の形態の配線１６に相当）の配線抵抗の差に起因するため、この配線抵抗の差を補正するようにソース電流値を許容範囲内に設定する。
【００２１】
【発明の実施の形態】
図１は、本発明の一実施の形態を示す回路図である。図１中、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。
消去時、セル・アレイ１４のメモリ・セルのソースに流すソース電流を制御する本発明の一実施の形態による電流制御回路、すなわちソース電流制御回路１２は、前述したトランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２に加え、Ｎチャネル電界効果トランジスタＭＮ３及びＭＮ４、プル・ダウン抵抗ＲＭ、ナンド・ゲートＮＡＮＤ、並びにインバータＩＮＶ１及びＩＮＶ２を有する。ソース電流制御回路１２とセル・アレイ１４とで、１つのセクタを構成する。本発明の不揮発性半導体記憶装置では、図１に示すソース電流制御回路１２が図６の各ソース電流制御回路１２1 〜１２n に置き換えられて用いられている。以下の説明では、図６において、各ソース電流制御回路１２1 〜１２n が図１に示すソース電流制御回路１２の回路構成を有するものとする。
【００２２】
ナンド・ゲートＮＡＮＤは、消去信号ＥＲと複数セクタ同時消去信号ＭＵＬＴＩとのナンド演算を行い、演算結果をインバータＩＮＶ２とトランジスタＭＮ４のゲートに出力する。インバータＩＮＶ２の出力信号は、トランジスタＭＮ３のゲートに与えられる。消去信号ＥＲは、トランジスタＭＮ１のゲート及びインバータＩＮＶ１に与えられる。インバータＩＮＶ１の信号出力は、トランジスタＭＰ１とＭＮ２のゲートに与えられる。
【００２３】
消去信号ＥＲは、セル・アレイ１４の消去動作中はハイレベルに設定される信号である。本実施の形態では、各セクタ１０1 〜１０n の消去動作時間は同一に設定されている。すなわち、各セクタ１０n 〜１０n に与えられる消去信号ＥＲは、同一時間だけハイレベルに設定される。複数セクタ同時消去信号ＭＵＬＴＩは、各セクタ１０1 〜１０n にそれぞれ与えられ、複数のセクタを同時消去する時には対応するセクタに与えられる複数のセクタ選択信号ＭＵＬＴＩがハイレベルに設定される。
【００２４】
プル・ダウン抵抗ＲＭは、電源ＶｃｃからトランジスタＭＰ１、ＭＮ１、ＭＮ３を介しグランドに至る電流路内に設けられている。トランジスタＭＰ１、ＭＮ１、ＭＮ３がオンの時、電流がＶｃｃからこれらのトランジスタを通り、グランドに流れる。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとは共通に接続され、トランジスタＭＰ２のゲートに接続されている。プル・ダウン抵抗ＲＭは、トランジスタＭＰ２のゲート電圧を下げ、トランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを各セクタに共通の一定レベルに設定する機能を有する。すなわち、図６に示すソース電流Ｉ１、Ｉ２、Ｉ３・・・、Ｉｎが一定値Ｉconst 、すなわちＩ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst となるようにするために、プル・ダウン抵抗ＲＭが設けられている。プル・ダウン抵抗ＲＭの抵抗値は、電流源からトランジスタＭＰ２までの配線抵抗の抵抗値を考慮して決める。例えば、図６に示すソース電流制御回路１２1 の場合には配線抵抗はＲ１のみであり、Ｉ１は他の電流Ｉ２・・・Ｉｎよりも大きい。また、ソース電流制御回路１２n の場合にはＲ１〜Ｒｎの合計値であり、Ｉｎは他の電流Ｉ１〜Ｉｎ−１よりも小さい。従って、ソース電流制御回路１２1 のトランジスタＭＰ２のソース電位は比較的高く、ソース電流制御回路１２n のトランジスタＭＰ２のソース電位は比較的低い。
【００２５】
よって、ソース電流制御回路１２1 のプル・ダウン抵抗ＲＭの抵抗値を比較的大きな値に設定してトランジスタＭＰ２のゲート電位を上げ、ソース電流制御回路１２2 のプル・ダウン抵抗ＲＭの抵抗値を比較的小さな値に設定してトランジスタＭＰｎのゲート電位を下げ、各セクタ１０1 〜１０n の各セル・アレイのメモリ・セルのソースに接続されるソース電流制御回路のトランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを一定にして、Ｉ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst 又はＩ１≒Ｉ２≒Ｉ３≒・・・≒Ｉｎ≒Ｉconst となるようにする。
【００２６】
この結果、各セクタ１０1 〜１０n に流れるソース電流は図２に示すようになる。図２では、図８と対比させるためにソース電流Ｉ１、Ｉ２及びＩ３のみを示している。また、図２と図８の縦軸及び横軸のスケールは同一である。ソース電流Ｉ１、Ｉ２及びＩ３はほぼ等しい値となっている。図２ではセクタ１０n のソース電流Ｉｎを図示していないが、上記許容範囲内にある。
【００２７】
図３は、セル・アレイ１４の一部を示すブロック図である。ビット線とワード線の交点にメモリ・セルが設けられ、アレイを構成している。ワード線は各メモリ・セルのコントロール・ゲートＣＧに接続され、ビット線は各メモリ・セルのドレインに接続されている。また、各メモリ・セルのソースは、図１に示すソース電流制御回路１２のトランジスタＭＰ２とＭＮ２のドレインに接続されている。
【００２８】
次に動作を説明する。セル・アレイ１４を他のセクタのセル・アレイと同時に消去する場合、複数セクタ同時消去信号ＭＵＬＴＩがハイレベルになり、消去信号ＥＲもハイレベルになる。消去信号ＥＲがハイレベルになるとトランジスタＭＮ１、ＭＰ１はオンする。また、消去信号ＥＲ及び複数セクタ同時消去信号ＭＵＬＴＩかハイレベルになるとナンド・ゲートＮＡＮＤの出力はローレベルになり、トランジスタＭＮ４はオフする。また、ナンド・ゲートＮＡＮＤの出力を反転するインバータＩＮＶ２の出力でトランジスタＭＮ３はオンする。この結果、電源Ｖｃｃからグランドにつながる電流路が形成され、トランジスタＭＰ２のゲート電圧は、トランジスタＭＮ１のドレイン電圧となる。このトランジスタのドレイン電圧は、プル・ダウン抵抗ＲＭの抵抗値に依存する。これにより、トランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓに応じたソース電流Ｉconst がセル・アレイ１４に流れる。すなわち、各メモリ・セルのフローティング・ゲートＦＧに蓄積された電子は、ソースから図１のトランジスタＭＰ２を通り、電流源に流れ込む。これにより、メモリ・セルのデータは消去される。
【００２９】
個々のセクタを単独で消去する場合には、複数セクタ同時消去信号ＭＵＬＴＩがローレベルになる。よって、ナンド・ゲートＮＡＮＤの出力はハイレベルになり、トランジスタＭＮ４はオンし、トランジスタＭＮ３はオフする。これにより、プル・ダウン抵抗ＲＭは電流路から切り離され、従来と同様に動作する。
ただし、各セクタの消去時間を同一に設定した場合や、配線抵抗が大きいような場合には、個々のセクタを単独で消去する場合でも、複数セクタ同時消去信号ＭＵＬＴＩをオンにし、複数セクタを同時に消去する場合と同じ動作をさせることが好ましい。
【００３０】
図４は、本発明のソース電流制御回路１２を具備する不揮発性半導体記憶装置の一構成例（フラッシュメモリ装置）を示すブロック図である。図示する不揮発性半導体記憶装置は、コマンド・レジスタを有する制御回路２０、書込み／消去パルス・タイマ２２、書込み回路２４、チップ・イネーブル／出力イネーブル回路２６、アドレス・ラッチ２８、Ｙデコーダ３０、Ｘデコーダ３２、セル・アレイ３４、Ｙゲート３６、データ・ラッチ３８、入出力バッファ４０、消去回路４２、試験回路４４及びソース電流制御回路４６とを有する。
【００３１】
セル・アレイ３４は、図６に示すように、複数のセクタ１０1 〜１０n に分割されたセル・アレイ１４1 〜１４n を具備する。ソース電流制御回路４６は、複数のセクタ毎に図１に示すソース電流制御回路１２を具備してなる。図１に示す電流源及び配線１６の図示は、図４では省略してある。試験回路４４は、制御回路２０からの指示に基づき、複数セクタ同時消去信号ＭＵＬＴＩを生成して、ソース電流制御回路４６に出力する。例えば、試験回路４４から各セクタに対しそれぞれ信号線が延びており、この信号線を通して複数セクタ同時消去信号ＭＵＬＴＩがソース電流制御回路４６に出力される。消去回路４２は、制御回路２０からの指示を受け、書込み／消去パルス・タイマ２２からのタイミング信号に基づき、消去信号ＥＲを発生して、ソース電流制御回路４６及びＸデコーダ３２に出力する。
【００３２】
制御回路２０は、ライト・イネーブル信号／ＷＥ、リセット信号／ＲＥＳＥＴ、チップ・イネーブル信号／ＣＥ、入出力バッファ４０が出力する入力データ等を受け、これらをデコードすることで装置動作に関する種々の指示信号（コマンド信号）を生成し、各部に出力する。書込み回路２４は、制御回路２０からデータの書込みを指示されると、書込み／消去パルス・タイマ２２からのタイミング信号に従い、アドレス・ラッチ２８及びＹデコーダ３０を駆動する。チップ・イネーブル／出力イネーブル回路２６は、チップ・イネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥを受け、Ｙデコーダ３０及び入出力バッファ４０を駆動する。アドレス信号は制御回路２０で駆動されるアドレス・ラッチ２８にラッチされ、Ｘデコーダ３２及びＹデコーダ３０に出力される。Ｘデコーダ３２はアドレス信号に応じて、セル・アレイ３４内の対応するワード線を駆動する。Ｙデコーダ３０は、アドレス信号に応じて、Ｙゲート３６内の対応するゲートを駆動する。データ・ラッチ３８は、制御回路２０からの指示に基づき入力データ及び出力データをラッチする。入出力バッファ４０は、チップ・イネーブル／出力イネーブル回路２６で駆動され、入出力データをバッファリングする。
【００３３】
セル・アレイ３４内の複数のセクタを一括消去する場合の動作について説明する。制御回路２０は入出力バッファ４０から入力するデータをデコードし、複数セクタ一括消去を認識すると、試験回路４４に対象とするセクタを指示するとともに、消去回路４２に消去動作を要求する。消去回路４２は、書込み／消去パルス・タイマ２２からのタイミング信号に基づき、消去信号ＥＲをソース電流制御回路４６及びＸデコーダ３２に出力する。消去信号ＥＲを受け、Ｘデコーダ３２は例えば全てのワード線を駆動し、メモリセルを選択状態とする。試験回路４４は、対応するセクタに複数セクタ同時消去信号ＭＵＬＴＩを出力する。ソース電流制御回路４６内の対応するソース電流制御回路は、前述したように動作し、ソース電流を対応するセル・アレイに供給する。
【００３４】
なお、図４の装置の読出し動作や書込み動作は従来と同一なので、ここでの説明は省略する。
以上、本発明の一実施の形態を説明した。本発明の不揮発性半導体記憶装置は、フラッシュメモリ装置のみならず、ＥＥＰＲＯＭ装置等種々のタイプの不揮発性半導体記憶装置を含むものである。
【００３５】
【発明の効果】
以上説明したように、本発明は以下の効果を有する。
本発明によれば、各メモリ・セルに流す電流、すなわちソース電流の値を許容範囲内に制御することで、消去条件は実質的に同一となり、消去後のメモリ・セルの状態も実質的に同一となり、従って、従来の問題点は解消される。
【図面の簡単な説明】
【図１】本発明の電流制御回路の一実施の形態を示す回路図である。
【図２】図１に示す回路動作を示すグラフである。
【図３】セル・アレイの一例を示す回路図である。
【図４】本発明の不揮発性半導体記憶回路の一実施の形態を示す回路図である。
【図５】フラッシュ・メモリの構成及びその動作を示す図である。
【図６】複数セクタの構成を示す図である。
【図７】従来のソース電流制御回路を示す回路図である。
【図８】図７に示すソース電流制御回路の動作を示すグラフである。
【符号の説明】
１２ ソース電流制御回路
１４ セル・アレイ
【発明の属する技術分野】
本発明は、電気的に書換え可能な不揮発性半導体記憶装置に関し、特に、フラッシュメモリのように複数のメモリ・セルを一括で消去する一括消去型不揮発性半導体記憶装置に関する。より特定すれば、本発明は、複数のメモリ・セルを一括で消去するための回路構成の改善に関する。
【０００２】
フラッシュメモリは、集積化が容易で、電気的に書換えが可能であり、しかも不揮発性であることから、外部記憶装置、携帯電話機等、幅広い応用が考えられ、将来的に有望なデバイスとして位置付けられている。
【０００３】
【従来の技術】
図５は、フラッシュメモリのメモリ・セル構造とその動作を示す図である。フラッシュメモリの構造は次の通りである。Ｐ型半導体基板はソース及びドレインとして機能するＮ+ 型拡散層を有し、この間にチャネルが形成される。チャネルの上部には、図示を省略する絶縁膜が設けられ、この上にフローティング・ゲートＦＧが設けられている。フローティング・ゲートＦＧ上には、図示を省略する絶縁膜を介してコントロール・ゲートＣＧが設けられている。図５中の記号Ｖｄ、Ｖｓ及びＶｇはそれぞれ、ドレイン電圧、ソース電圧及びゲート電圧である。
【０００４】
データの書込み時は、ドレイン電圧Ｖｄを第１の電圧Ｖｐに設定し（Ｖｄ＝Ｖｐ＝〜６Ｖ）、ゲート電圧Ｖｇを第２の電圧Ｖｐｐ（＞Ｖｐ）に設定し（Ｖｇ＝Ｖｐｐ＝〜１２Ｖ）、ソース電圧Ｖｓを０Ｖ（各電源電圧の基準電位）に設定する。これにより、図５の＊１で示すように、ドレインからフローティング・ゲートＦＧに電子を注入する。また、データの消去時は、ソース電圧Ｖｓを第３の電圧Ｖｃｃ（＜Ｖｐで例えば〜５Ｖ）に設定し、ゲート電圧Ｖｇを負電圧（＜０Ｖ）に設定し、ドレインをオープンにする。これにより、図５の＊２で示すように、フローティング・ゲートＦＧからソースに電子を引き抜く。また、データの読出し時は、ゲート電圧Ｖｇを第３の電圧Ｖｃｃ（＝〜５Ｖ）に設定し、ドレイン電圧Ｖｄを１Ｖ以下に設定し（Ｖｄ＝〜１Ｖ）、ドレインに電流が流れるか否かでデータが”１”か”０”かを判定する。なお、Ｖｐｐを書込み／消去電圧と呼び、Ｖｃｃを読出し電圧ということもある。
【０００５】
フラッシュメモリの消去は一般に、メモリ・セル毎には行わず、グループ単位（例えば６４Ｋバイト単位で、通常グループをセクタと呼ぶ）で行われる。これにより、各セクタ毎に電流制御回路を要する。データの消去はメモリ・セルにソース電流を流すことで行うので、上記電流制御回路は特にソース電流制御回路と呼ばれる。
【０００６】
図６に、セクタ単位の消去を採用した従来のフラッシュメモリの構成を示す図である。複数のセクタ１０1 〜１０n にはそれぞれ、セル・アレイ１４1 〜１４n 及びソース電流制御回路１２1 〜１２n が設けられている。ソース電流制御回路１２1 〜１２n は、配線１６を介して第３の電圧の電源Ｖｃｃに接続された電流源に接続されている。なお、Ｒ１〜Ｒｎはそれぞれ、配線１６の対応する区間の配線抵抗を示す。
【０００７】
図７は、ソース電流制御回路１２1 の構成例を示す回路図である。なお、他のソース電流制御回路１２2 〜１２n は図７と同一構成である。ソース電流制御回路１２1 はＰチャネル電界効果トランジスタ（例えば、ＭＯＳトランジスタ）ＭＰ１、ＭＰ２とＮチャネル電界効果トランジスタＭＮ１、ＭＮ２とを有する。セクタ１０1 に対する消去信号ＥＲ１はトランジスタＭＰ１とＭＮ１のゲートに与えられ、消去動作中はハイレベルとなる。図６に示す電流源はトランジスタＭＰ２のソースに接続され、トランジスタＭＰ２とＭＮ２のドレインが共通に接続され、更にセル・アレイ１４1 に接続されている。
【０００８】
セクタ１０1 のセル・アレイ１４1 を一括消去する場合には、セクタ１０1 に対する消去信号ＥＲをハイレベルに設定する。トランジスタＭＮ１はオンし、トランジスタＭＰ２がオンする。よって、図７の太い実線で示すように、電流源からトランジスタＭＰ２を介して電流Ｉ１がセル・アレイ１４1 に供給される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は以下の問題点を有する。
前述したように、配線１６には配線抵抗Ｒ１〜Ｒｎがある。各ソース電流制御回路１２1 〜１２n は同一回路構成なので、セル・アレイ１４1 〜１４n に流れるソース電流Ｉ１〜Ｉｎの電流値は、配線の配線抵抗Ｒ１〜Ｒｎの抵抗値に依存して異なる。すなわち、セクタ１０1 は配線抵抗Ｒ１を介して電流源と接続されているので、ソース電流Ｉ１は最も大きい値となる。これに対し、セクタ１０n は抵抗Ｒ１〜Ｒｎを介して電流源と接続されているため、ソース電流Ｉｎは最も小さい値となる。すなわち、図８に示すように、ソース電流Ｉ１、Ｉ２、Ｉ３の順にその値が小さくなる。なお、図８はソース電流制御回路１２1 、１２2 、１２3 のＶｓ−Ｉｓ特性を示し、その横軸はソース電圧Ｖｓを示し、縦軸はソース電流Ｉｓを示す。
【００１０】
セクタ１０1 〜１０n のソース電流Ｉｓが異なるので、セル・アレイ１４1 〜１４n の各メモリ・セルにかかるストレスが異なり、以下の問題点を引き起こす。例えば、ソース電流Ｉ１が適切な消去動作を保証する値である場合には、同一消去時間でソース電流Ｉｎをメモリ・セルに流しても、その消去は不十分である可能性がある。また、ソース電流Ｉｎが適切な消去動作を保証する場合には、同一消去時間でソース電流Ｉ１をメモリ・セルに流すと、過度に消去される（フローティング・ゲートＦＧ内の電子が過度に減少する）可能性がある。このような可能性を排除するためには、ソース電流値に応じて消去時間を変化させる必要がある。
【００１１】
しかしながら、複数のセクタを同時に消去する場合は上記可能性を排除できない。例えば、デバイスの出荷前の試験では試験時間を短縮するために、複数のセクタをまとめて同時に消去する場合がある。複数のセクタに同じ時間だけソース電流を供給しても、ソース電流値が各セクタで異なるため、各セクタの消去状態は異なる。仮に、これを考慮して、同時に消去すべきセクタのうち最小ソース電流で所定の消去状態を得るために必要な時間を共通の消去時間とすると、同時に消去すべきセクタのうち比較的大きなソース電流が流れるセクタは過度に消去されてしまう（過剰消去）。逆に、同時に消去すべきセクタのうち最大ソース電流で所定の消去状態を得るために必要な時間を共通の消去時間とすると、同時に消去すべきセクタのうち比較的小さいソース電流が流れるセクタは消去が不十分となってしまう。この結果、デバイスの信頼性は低下してしまう。
【００１２】
従って、本発明は上記従来技術の問題点を解決し、各メモリ・セルに流れるソース電流を適切に制御することで、各メモリ・セルの消去条件が実質的に同一となり、消去動作及び半導体装置の信頼性を向上させることを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、メモリ・セルのソースに所定のソース電流を流すことでメモリ・セルの消去を行う不揮発性半導体記憶装置において、メモリ・セルのグループであるセクタ毎に、前記ソース電流を制御する電流制御回路が設けられ、前記電流制御回路は、複数のセクタを同時に消去することを示す複数セクタ同時消去信号が複数セクタ同時消去を行う場合を示す第１レベルのときに前記電流制御回路内のソース電流を生成する回路内の、ソース電流量を制御するトランジスタのゲート電圧を、電流源と前記トランジスタ間の配線抵抗に応じて、セクタ間で異ならせることで、前記複数のセクタに供給するソース電流がほぼ等しくなるように制御すること、を特徴とする。複数セクタ同時消去信号に基づいて、ソース電流を生成する回路に供給される電圧をセクタ間で異ならせることで、消去条件は実質的に同一となり、消去後のメモリ・セルの状態も実質的に同一となる。従って、従来の問題点は解消される。
【００１４】
ここで、各メモリ・セルに流すソース電流の値が等しければ、消去条件は完全に等しく、よって消去後のメモリ・セルの状態も完全に等しくなる。しかしながら、この条件はあくまでも理想的なもので、実際には、ソース電流値のばらつきがある許容範囲にあれば、上記問題点は実質的に発生しない。
また、本発明では、前記制御する回路が、メモリ・セルの消去動作時に各メモリ・セルに流す電流がほぼ等しくなるように制御することを特徴とする構成である。上記許容範囲のうちの理想的な場合を規定したものである。
【００１５】
また、本発明では、メモリ・セルを複数個ごとにグループ（実施の形態のセクタ１４1 〜１４n に相当）化し、各グループ毎にメモリ・セルの消去動作を行うことができる場合に、前記制御する回路が、消去動作時にメモリ・セルに流す電流を各グループ間でほぼ等しくなる（実施の形態のＩconst に相当）ように制御することを特徴とする構成である。メモリ・セル・アレイをセクタ化した場合を規定するものであり、この制御により、セクタ間でのソース電流のばらつきが無くなり、各セクタを単独で、または複数を同時に消去する場合でも、ソース電流を好適に制御でき、従来の問題点は解消できる。
【００１６】
また、本発明では、前記制御する回路は、消去動作時メモリ・セルに流す電流を供給するためのトランジスタ（実施の形態のトランジスタＭＰ２に相当）のゲート電圧を制御する回路（実施の形態のプル・ダウン抵抗ＲＭに相当）であることを特徴とする構成である。上記回路の一構成例を規定したものである。
【００１７】
また、本発明では、前記ゲート電圧を制御する回路は、ゲート電圧を設定するための電流路（実施の形態のトランジスタＭＰ１、ＭＮ１、ＭＮ３を含む電流路に相当）に設けられた抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）であることを特徴とする構成である。抵抗で電流路に流れる電流を制御することでゲート電圧を制御し、ソース電流を許容範囲内に設定する。
【００１８】
また、本発明では、前記ゲート電圧を制御する回路は、ゲート電圧を設定するための電流路に設けられる抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）と、この抵抗を消去すべきグループを示す信号（実施の形態の複数セクタ同時消去信号ＭＵＬＴＩに相当）及び消去を指示する信号（実施の形態の消去信号ＥＲに相当）とに基づき、選択的に前記電流路に接続する回路（実施の形態のナンド・ゲートＮＡＮＤ、インバータＩＮＶ２、トランジスタＭＮ３に相当）とを有することを特徴とする構成である。必要に応じて、抵抗を電流路内に接続することができる。
【００１９】
また、本発明では、前記制御する回路は、電流源から各メモリ・セルまでの配線抵抗（実施の形態の配線抵抗Ｒ１〜Ｒｎに相当）に基づき各メモリ・セルのソース電流を許容範囲内に制御することを特徴とする構成である。消去時にメモリ・セルのソース電流の値のばらつきは、電流源から各メモリ・セルまでの配線（実施の形態の配線１６に相当）の配線抵抗の差に起因するため、この配線抵抗の差を補正するようにソース電流値を許容範囲内に設定する。
【００２１】
【発明の実施の形態】
図１は、本発明の一実施の形態を示す回路図である。図１中、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。
消去時、セル・アレイ１４のメモリ・セルのソースに流すソース電流を制御する本発明の一実施の形態による電流制御回路、すなわちソース電流制御回路１２は、前述したトランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２に加え、Ｎチャネル電界効果トランジスタＭＮ３及びＭＮ４、プル・ダウン抵抗ＲＭ、ナンド・ゲートＮＡＮＤ、並びにインバータＩＮＶ１及びＩＮＶ２を有する。ソース電流制御回路１２とセル・アレイ１４とで、１つのセクタを構成する。本発明の不揮発性半導体記憶装置では、図１に示すソース電流制御回路１２が図６の各ソース電流制御回路１２1 〜１２n に置き換えられて用いられている。以下の説明では、図６において、各ソース電流制御回路１２1 〜１２n が図１に示すソース電流制御回路１２の回路構成を有するものとする。
【００２２】
ナンド・ゲートＮＡＮＤは、消去信号ＥＲと複数セクタ同時消去信号ＭＵＬＴＩとのナンド演算を行い、演算結果をインバータＩＮＶ２とトランジスタＭＮ４のゲートに出力する。インバータＩＮＶ２の出力信号は、トランジスタＭＮ３のゲートに与えられる。消去信号ＥＲは、トランジスタＭＮ１のゲート及びインバータＩＮＶ１に与えられる。インバータＩＮＶ１の信号出力は、トランジスタＭＰ１とＭＮ２のゲートに与えられる。
【００２３】
消去信号ＥＲは、セル・アレイ１４の消去動作中はハイレベルに設定される信号である。本実施の形態では、各セクタ１０1 〜１０n の消去動作時間は同一に設定されている。すなわち、各セクタ１０n 〜１０n に与えられる消去信号ＥＲは、同一時間だけハイレベルに設定される。複数セクタ同時消去信号ＭＵＬＴＩは、各セクタ１０1 〜１０n にそれぞれ与えられ、複数のセクタを同時消去する時には対応するセクタに与えられる複数のセクタ選択信号ＭＵＬＴＩがハイレベルに設定される。
【００２４】
プル・ダウン抵抗ＲＭは、電源ＶｃｃからトランジスタＭＰ１、ＭＮ１、ＭＮ３を介しグランドに至る電流路内に設けられている。トランジスタＭＰ１、ＭＮ１、ＭＮ３がオンの時、電流がＶｃｃからこれらのトランジスタを通り、グランドに流れる。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとは共通に接続され、トランジスタＭＰ２のゲートに接続されている。プル・ダウン抵抗ＲＭは、トランジスタＭＰ２のゲート電圧を下げ、トランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを各セクタに共通の一定レベルに設定する機能を有する。すなわち、図６に示すソース電流Ｉ１、Ｉ２、Ｉ３・・・、Ｉｎが一定値Ｉconst 、すなわちＩ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst となるようにするために、プル・ダウン抵抗ＲＭが設けられている。プル・ダウン抵抗ＲＭの抵抗値は、電流源からトランジスタＭＰ２までの配線抵抗の抵抗値を考慮して決める。例えば、図６に示すソース電流制御回路１２1 の場合には配線抵抗はＲ１のみであり、Ｉ１は他の電流Ｉ２・・・Ｉｎよりも大きい。また、ソース電流制御回路１２n の場合にはＲ１〜Ｒｎの合計値であり、Ｉｎは他の電流Ｉ１〜Ｉｎ−１よりも小さい。従って、ソース電流制御回路１２1 のトランジスタＭＰ２のソース電位は比較的高く、ソース電流制御回路１２n のトランジスタＭＰ２のソース電位は比較的低い。
【００２５】
よって、ソース電流制御回路１２1 のプル・ダウン抵抗ＲＭの抵抗値を比較的大きな値に設定してトランジスタＭＰ２のゲート電位を上げ、ソース電流制御回路１２2 のプル・ダウン抵抗ＲＭの抵抗値を比較的小さな値に設定してトランジスタＭＰｎのゲート電位を下げ、各セクタ１０1 〜１０n の各セル・アレイのメモリ・セルのソースに接続されるソース電流制御回路のトランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを一定にして、Ｉ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst 又はＩ１≒Ｉ２≒Ｉ３≒・・・≒Ｉｎ≒Ｉconst となるようにする。
【００２６】
この結果、各セクタ１０1 〜１０n に流れるソース電流は図２に示すようになる。図２では、図８と対比させるためにソース電流Ｉ１、Ｉ２及びＩ３のみを示している。また、図２と図８の縦軸及び横軸のスケールは同一である。ソース電流Ｉ１、Ｉ２及びＩ３はほぼ等しい値となっている。図２ではセクタ１０n のソース電流Ｉｎを図示していないが、上記許容範囲内にある。
【００２７】
図３は、セル・アレイ１４の一部を示すブロック図である。ビット線とワード線の交点にメモリ・セルが設けられ、アレイを構成している。ワード線は各メモリ・セルのコントロール・ゲートＣＧに接続され、ビット線は各メモリ・セルのドレインに接続されている。また、各メモリ・セルのソースは、図１に示すソース電流制御回路１２のトランジスタＭＰ２とＭＮ２のドレインに接続されている。
【００２８】
次に動作を説明する。セル・アレイ１４を他のセクタのセル・アレイと同時に消去する場合、複数セクタ同時消去信号ＭＵＬＴＩがハイレベルになり、消去信号ＥＲもハイレベルになる。消去信号ＥＲがハイレベルになるとトランジスタＭＮ１、ＭＰ１はオンする。また、消去信号ＥＲ及び複数セクタ同時消去信号ＭＵＬＴＩかハイレベルになるとナンド・ゲートＮＡＮＤの出力はローレベルになり、トランジスタＭＮ４はオフする。また、ナンド・ゲートＮＡＮＤの出力を反転するインバータＩＮＶ２の出力でトランジスタＭＮ３はオンする。この結果、電源Ｖｃｃからグランドにつながる電流路が形成され、トランジスタＭＰ２のゲート電圧は、トランジスタＭＮ１のドレイン電圧となる。このトランジスタのドレイン電圧は、プル・ダウン抵抗ＲＭの抵抗値に依存する。これにより、トランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓに応じたソース電流Ｉconst がセル・アレイ１４に流れる。すなわち、各メモリ・セルのフローティング・ゲートＦＧに蓄積された電子は、ソースから図１のトランジスタＭＰ２を通り、電流源に流れ込む。これにより、メモリ・セルのデータは消去される。
【００２９】
個々のセクタを単独で消去する場合には、複数セクタ同時消去信号ＭＵＬＴＩがローレベルになる。よって、ナンド・ゲートＮＡＮＤの出力はハイレベルになり、トランジスタＭＮ４はオンし、トランジスタＭＮ３はオフする。これにより、プル・ダウン抵抗ＲＭは電流路から切り離され、従来と同様に動作する。
ただし、各セクタの消去時間を同一に設定した場合や、配線抵抗が大きいような場合には、個々のセクタを単独で消去する場合でも、複数セクタ同時消去信号ＭＵＬＴＩをオンにし、複数セクタを同時に消去する場合と同じ動作をさせることが好ましい。
【００３０】
図４は、本発明のソース電流制御回路１２を具備する不揮発性半導体記憶装置の一構成例（フラッシュメモリ装置）を示すブロック図である。図示する不揮発性半導体記憶装置は、コマンド・レジスタを有する制御回路２０、書込み／消去パルス・タイマ２２、書込み回路２４、チップ・イネーブル／出力イネーブル回路２６、アドレス・ラッチ２８、Ｙデコーダ３０、Ｘデコーダ３２、セル・アレイ３４、Ｙゲート３６、データ・ラッチ３８、入出力バッファ４０、消去回路４２、試験回路４４及びソース電流制御回路４６とを有する。
【００３１】
セル・アレイ３４は、図６に示すように、複数のセクタ１０1 〜１０n に分割されたセル・アレイ１４1 〜１４n を具備する。ソース電流制御回路４６は、複数のセクタ毎に図１に示すソース電流制御回路１２を具備してなる。図１に示す電流源及び配線１６の図示は、図４では省略してある。試験回路４４は、制御回路２０からの指示に基づき、複数セクタ同時消去信号ＭＵＬＴＩを生成して、ソース電流制御回路４６に出力する。例えば、試験回路４４から各セクタに対しそれぞれ信号線が延びており、この信号線を通して複数セクタ同時消去信号ＭＵＬＴＩがソース電流制御回路４６に出力される。消去回路４２は、制御回路２０からの指示を受け、書込み／消去パルス・タイマ２２からのタイミング信号に基づき、消去信号ＥＲを発生して、ソース電流制御回路４６及びＸデコーダ３２に出力する。
【００３２】
制御回路２０は、ライト・イネーブル信号／ＷＥ、リセット信号／ＲＥＳＥＴ、チップ・イネーブル信号／ＣＥ、入出力バッファ４０が出力する入力データ等を受け、これらをデコードすることで装置動作に関する種々の指示信号（コマンド信号）を生成し、各部に出力する。書込み回路２４は、制御回路２０からデータの書込みを指示されると、書込み／消去パルス・タイマ２２からのタイミング信号に従い、アドレス・ラッチ２８及びＹデコーダ３０を駆動する。チップ・イネーブル／出力イネーブル回路２６は、チップ・イネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥを受け、Ｙデコーダ３０及び入出力バッファ４０を駆動する。アドレス信号は制御回路２０で駆動されるアドレス・ラッチ２８にラッチされ、Ｘデコーダ３２及びＹデコーダ３０に出力される。Ｘデコーダ３２はアドレス信号に応じて、セル・アレイ３４内の対応するワード線を駆動する。Ｙデコーダ３０は、アドレス信号に応じて、Ｙゲート３６内の対応するゲートを駆動する。データ・ラッチ３８は、制御回路２０からの指示に基づき入力データ及び出力データをラッチする。入出力バッファ４０は、チップ・イネーブル／出力イネーブル回路２６で駆動され、入出力データをバッファリングする。
【００３３】
セル・アレイ３４内の複数のセクタを一括消去する場合の動作について説明する。制御回路２０は入出力バッファ４０から入力するデータをデコードし、複数セクタ一括消去を認識すると、試験回路４４に対象とするセクタを指示するとともに、消去回路４２に消去動作を要求する。消去回路４２は、書込み／消去パルス・タイマ２２からのタイミング信号に基づき、消去信号ＥＲをソース電流制御回路４６及びＸデコーダ３２に出力する。消去信号ＥＲを受け、Ｘデコーダ３２は例えば全てのワード線を駆動し、メモリセルを選択状態とする。試験回路４４は、対応するセクタに複数セクタ同時消去信号ＭＵＬＴＩを出力する。ソース電流制御回路４６内の対応するソース電流制御回路は、前述したように動作し、ソース電流を対応するセル・アレイに供給する。
【００３４】
なお、図４の装置の読出し動作や書込み動作は従来と同一なので、ここでの説明は省略する。
以上、本発明の一実施の形態を説明した。本発明の不揮発性半導体記憶装置は、フラッシュメモリ装置のみならず、ＥＥＰＲＯＭ装置等種々のタイプの不揮発性半導体記憶装置を含むものである。
【００３５】
【発明の効果】
以上説明したように、本発明は以下の効果を有する。
本発明によれば、各メモリ・セルに流す電流、すなわちソース電流の値を許容範囲内に制御することで、消去条件は実質的に同一となり、消去後のメモリ・セルの状態も実質的に同一となり、従って、従来の問題点は解消される。
【図面の簡単な説明】
【図１】本発明の電流制御回路の一実施の形態を示す回路図である。
【図２】図１に示す回路動作を示すグラフである。
【図３】セル・アレイの一例を示す回路図である。
【図４】本発明の不揮発性半導体記憶回路の一実施の形態を示す回路図である。
【図５】フラッシュ・メモリの構成及びその動作を示す図である。
【図６】複数セクタの構成を示す図である。
【図７】従来のソース電流制御回路を示す回路図である。
【図８】図７に示すソース電流制御回路の動作を示すグラフである。
【符号の説明】
１２ ソース電流制御回路
１４ セル・アレイ
Claims (4)
- メモリ・セルのソースに所定のソース電流を流すことでメモリ・セルの消去を行う不揮発性半導体記憶装置において、
メモリ・セルのグループであるセクタ毎に、前記ソース電流を制御する電流制御回路が設けられ、
前記電流制御回路は、複数のセクタを同時に消去することを示す複数セクタ同時消去信号が複数セクタ同時消去を行う場合を示す第１レベルのときに前記電流制御回路内のソース電流を生成する回路内の、ソース電流量を制御するトランジスタのゲート電圧を、電流源と前記トランジスタ間の配線抵抗に応じて、セクタ間で異ならせることで、前記複数のセクタに供給するソース電流がほぼ等しくなるように制御すること、
を特徴とする不揮発性半導体記憶装置。 - 前記電流制御回路は、
前記複数セクタ同時消去信号が複数セクタ同時消去を行わない場合を示す第２レベルのときに前記電流制御回路内のソース電流を生成する回路内の、ソース電流量を制御するトランジスタのゲート電圧をセクタ間で同一とすること、
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記ゲート電圧を制御する回路は、ゲート電圧を設定するための電流路に設けられた抵抗であること
を特徴とする請求項１または２記載の不揮発性半導体記憶装置。 - メモリ・セルのソースに所定のソース電流を流すことでメモリ・セルの消去を行う不揮発性半導体記憶装置において、
ゲート電圧に応じて前記ソース電流を制御するトランジスタと、
前記ゲート電圧を制御するゲート電圧制御回路と、
を備え、
前記ゲート電圧制御回路は、
複数のトランジスタと抵抗とが直列接続された、高電位電源と低電位電源との間に配置された第１の電源経路と、
複数のトランジスタが直列接続された、高電位電源と低電位電源との間に配置される第２の電源経路と
を備え、
メモリ・セルのグループである複数のセクタを同時に消去することを示す複数セクタ同時消去信号に基づき、前記複数セクタ同時消去信号が複数セクタ同時消去を行う場合を示す第１レベルのときに第１の電源経路を選択し、前記複数セクタ同時消去信号が複数セクタ同時消去を行わない場合を示す第２レベルのときに第２の電源経路を選択し、第１の電源経路を選択したとき前記複数のセクタに供給するソース電流がほぼ等しくなるよう電流源と前記ゲート電圧に応じて前記ソース電流を制御する前記トランジスタ間の配線抵抗に応じて、前記抵抗を設定したこと
を特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14764197A JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
| US08/976,575 US5896319A (en) | 1997-06-05 | 1997-11-24 | Current control circuit and non-volatile semiconductor memory device having the same |
| KR1019970065524A KR100276947B1 (ko) | 1997-06-05 | 1997-12-03 | 전류제어회로및이것을갖는비휘발성반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14764197A JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340592A JPH10340592A (ja) | 1998-12-22 |
| JP3993665B2 true JP3993665B2 (ja) | 2007-10-17 |
Family
ID=15434936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14764197A Expired - Lifetime JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5896319A (ja) |
| JP (1) | JP3993665B2 (ja) |
| KR (1) | KR100276947B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US6134149A (en) | 1999-03-01 | 2000-10-17 | Integrated Memory Technologies, Inc. | Method and apparatus for reducing high current during chip erase in flash memories |
| JP4012150B2 (ja) | 2002-02-28 | 2007-11-21 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
| KR20120126435A (ko) * | 2011-05-11 | 2012-11-21 | 에스케이하이닉스 주식회사 | 전류 제어 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629893A (en) * | 1995-05-12 | 1997-05-13 | Advanced Micro Devices, Inc. | System for constant field erasure in a flash EPROM |
| US5680348A (en) * | 1995-12-01 | 1997-10-21 | Advanced Micro Devices, Inc. | Power supply independent current source for FLASH EPROM erasure |
-
1997
- 1997-06-05 JP JP14764197A patent/JP3993665B2/ja not_active Expired - Lifetime
- 1997-11-24 US US08/976,575 patent/US5896319A/en not_active Expired - Lifetime
- 1997-12-03 KR KR1019970065524A patent/KR100276947B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10340592A (ja) | 1998-12-22 |
| KR100276947B1 (ko) | 2001-02-01 |
| KR19990006290A (ko) | 1999-01-25 |
| US5896319A (en) | 1999-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100343647B1 (ko) | 일괄소거형불휘발성기억장치와그소거방법 | |
| JP4652319B2 (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| JPH05128878A (ja) | 不揮発性半導体記憶装置 | |
| JPH09320282A (ja) | 不揮発性半導体記憶装置の消去制御方法 | |
| JPH07182884A (ja) | 不揮発性半導体記憶装置 | |
| JP2003123493A (ja) | ソース電位を制御してプログラム動作を最適化した不揮発性メモリ | |
| KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| JP3709606B2 (ja) | 不揮発性半導体記憶装置及びベリファイ方法 | |
| JP3318929B2 (ja) | 不揮発性半導体装置 | |
| JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| JP3993665B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0554682A (ja) | 不揮発性半導体メモリ | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07122083A (ja) | 不揮発性半導体記憶装置 | |
| JPH05210991A (ja) | 不揮発性半導体記憶装置 | |
| JP2007188547A (ja) | 不揮発性半導体記憶装置 | |
| JP2007334925A (ja) | 不揮発性半導体記憶装置 | |
| JPH065087A (ja) | 不揮発性半導体記憶装置 | |
| JP3737070B2 (ja) | 半導体記憶装置 | |
| JPH04206094A (ja) | 不揮発性半導体記憶装置 | |
| JP2888181B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09306191A (ja) | 不揮発性半導体記憶装置 | |
| JP3544222B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070511 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070727 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |