JP3318929B2

JP3318929B2 - 不揮発性半導体装置

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Publication number: JP3318929B2
Application number: JP51643293A
Authority: JP
Inventors: 明丸山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-03-25
Filing date: 1993-03-25
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: US5463587A; WO1993019471A1

Description

【発明の詳細な説明】［技術分野］本発明は、不揮発性半導体装置に関し、特にフラッシ
ュ（一括消去型）EEPROMの消去方法に関するものであ
る。

［背景技術］図18は従来のフラッシュEEPROMの回路図である。簡単
のため４つのメモリートランジスタ構成とした。１〜４
はメモリートランジスタ、６はNchトランジスタ、７はP
chトランジスタ、110はＸデコーダー回路、111は書き込
み消去制御回路、12はインターフェイス回路、18はイン
バータ回路である。また、92はアドレスバッファ、94は
Ｙデコーダー回路、96はセンスアンプ、98はデータバッ
ファである。また、BL1、BL2はビットライン、WL1,WL2
はワードライン、SLはソースラインである。

ここで、インターフェイス回路12はVdd−GNDの電位振
幅入力をVpp−GNDの電位振幅出力に変える働きを持つ。

アドレス信号は、アドレスバッファ92を介してＸデコ
ーダー回路110、Ｙデコーダー回路94に入力される。Ｘ
デコーダー回路110では、これによりメモリートランジ
スタのＸデコード信号が生成され、ワードラインWL1、W
L2へのワードライン信号が生成される。また、Ｙデコー
ダ回路94では、これによりＹデコード信号が生成され、
書き込み消去制御回路111、センスアンプ96に、このＹ
デコード信号が出力される。

書き込み消去制御回路111では、このＹデコード信号
により、データの書き込み制御が行われる。即ち、書き
込み消去制御回路111により、データバッファ98を介し
て入力されたデータ信号が、Ｙデコード信号をアドレス
としてメモリートランジスタ１〜４に書き込まれる。更
に、書き込み消去制御回路111では、メモリートランジ
スタ１〜４に記憶されたデータの消去制御も行われる。

また、センスアンプ96では、メモリートランジスタ１
〜４に記憶されたデータが、Ｙデコード信号をアドレス
として読み出される。読み出されたデータは、データバ
ッファ98を介してデータ信号として出力される。

次に、本従来例の動作を、図19の電位図を用いて説明
する。

まず、書き込み動作について説明する。図19に示すよ
うに、メモリートランジスタ１を書き込む場合には、WL
1,BL1を各々高電位Vppレベル、WL2、BL2を各々GNDレベ
ルとする。さらに、消去信号をＬレベル（下側の論理反
転レベル）とすることでNchトランジスタ６をオン状
態、Pchトランジスタ７をオフ状態にする。これによ
り、ソースラインSLをGNDレベルとし、メモリートラン
ジスタ１にチャンネル電流を発生させ、そのドレイン領
域端部にホットエレクトロンを発生させ、フローティン
グゲート電極に電子を注入することで書き込み動作を行
う。この場合、メモリートランジスタ２〜４ではチャン
ネル電流が発生しないため書き込みは行われない。

次に、消去動作について説明する。図19に示すよう
に、消去動作を行う場合は、WL1、WL2を各々GNDレベ
ル、BL1、BL2を各々オープンレベルとする。更に、消去
信号をＨレベル（上側の論理反転レベル）としてNchト
ランジスタ６をオフ、Pchトランジスタ７をオンにす
る。これにより、ソースラインSLをVppレベルとし、メ
モリートランジスタ１〜４のフローティングゲート電極
とソース領域間にトンネル電流を発生させ、フローティ
ングゲート電極からソース領域に電子を放出することで
消去動作を行う。

さて、上記従来技術では、書き込み時、あるいは消去
時にメモリートランジスタのしきい値電位を適正な範囲
内に収めることが大きな技術的課題となる。例えば、前
記消去動作を過度に行うと、電子の放出が進みすぎメモ
リートランジスタのしきい値電位が負になる現象が生ず
る。そして、この過剰消去されデプレッション型となっ
たメモリートランジスタが１つでも生じると、そのメモ
リートランジスタが接続されるビット線にリーク電流が
流れる。この結果、このビット線に接続されるメモリー
トランジスタを読み出しす際に、読み出し動作不良とい
う事態が生じてしまう。一方、逆に、この消去動作が不
十分であると、設定された論理反転レベルでも反転しな
いメモリートランジスタが発生するという事態も生じ
る。

以上の問題を、例えばベリファイ動作と呼ばれる手法
によって解決することも考えられる。このベリファイ動
作では、消去動作を行った後、消去の対象となるメモリ
ートランジスタが十分に消去されているか否かが随時モ
ニタされる。そして、十分に消去されていると判断され
たメモリートランジスタに対しては消去動作を終了す
る。逆に、消去が十分ではないと判断されたメモリート
ランジスタに対しては引続き消去動作を続行する。しか
し、このベリファイ動作と呼ばれる手法には、回路規模
を大きくし、また、制御が複雑であるという問題があ
る。

本発明はこの様な問題を解決するもので、その目的と
するところはメモリートランジスタのしきい値電位の範
囲の適正化と、ベリファイ動作の簡略化を図ることにあ
る。

［発明の開示］本発明は、フローティングゲート電極と、コントロー
ルゲート電極と、第１、第２の拡散層とを備え、前記フ
ローティングゲート電極に対する電子の注入・放出動作
によりデータの記憶を行うメモリートランジスタを含ん
で成る不揮発性半導体装置において、電子の注入・放出動作時に、少なくとも前記メモリー
トランジスタと異なるしきい値電位の変化速度が設定さ
れた１以上のダミーメモリートランジスタと、前記ダミ
ーメモリートランジスタに対する電子の注入・放出動作
をさせる手段と、前記ダミーメモリートランジスタのし
きい値電位を検出する手段とを含むことを特徴とする。

本発明によれば、電子の注入・放出動作時に、メモリ
ートランジスタと異なるしきい値電位の変化速度が設定
された１以上のダミーメモリートランジスタを有してい
る。従って、電子の注入・放出動作時には、ダミーメモ
リートランジスタのしきい値電位のみをチェックすれば
よく、膨大な数のメモリートランジスタのしきい値電位
を全てチェックする必要がなくなる。また、このダミー
メモリートランジスタは、メモリートランジスタと異な
るしきい値電位の変化速度が設定されている。従って、
メモリートランジスタの過剰消去の防止のみならず、メ
モリートランジスタの論理反転レベルの適正化、書き込
みすぎの防止等、種々の調整が可能となり、より高度な
しきい値電位の適正化を図ることができる。なお、ここ
で、しきい値電位の変化速度とは、電子の注入・放出動
作を行った時間に対する、メモリートランジスタ、ある
いはダミーメモリートランジスタのしきい値電位の変化
量をいう。

また、前記ダミーメモリートランジスタは、前記メモ
リートランジスタよりも速いしきい値電位の変化速度が
設定された第１のダミーメモリートランジスタと、前記
メモリートランジスタよりも遅いしきい値電位の変化速
度が設定された第２のダミーメモリートランジスタより
成り、これにより電子の注入・放出動作時に前記メモリ
ートランジスタのしきい値電位が適正な範囲に設定され
るよう形成することができる。

これにより、しきい値電位の下限のみならず上限もチ
ェックすることができる。従って過剰消去の防止を行い
つつ、同時に、論理反転レベルの適正化を図ることが可
能となる。

また、前記ダミーメモリートランジスタのしきい値電
位の変化速度の設定は、前記ダミーメモリートランジス
タの第１の拡散層と第２の拡散層のいずれか一方に対す
る印加電位を変更することにより設定することができ
る。

このように印加電位を変更することによりしきい値電
位の変化速度を設定すれば、プロセス等を変更すること
なく、種々の種類の変化速度が設定されたダミーメモリ
ートランジスタを用意することができる。従って、より
簡易に、より高度なしきい値電位の調整が可能となる。

また、前記ダミーメモリートランジスタのしきい値電
位の変化速度の設定は、前記ダミーメモリートランジス
タの第１の拡散層と第２の拡散層のいずれか一方に対す
る印加電位の印加開始時間を変更することにより設定で
きる。

これにより、上記と同様に、プロセス等を変更するこ
となく、より簡易に、より高度なしきい値電位の調整が
可能となる。

また、前記ダミーメモリートランジスタのしきい値電
位の変化速度の設定は、前記ダミーメモリートランジス
タのイニシャル時のしきい値電位を変更することにより
設定してもよく、更に、前記ダミーメモリートランジス
タのフローティングゲート電極とコントロールゲート電
極の容量値を変更することによって設定してもよい。こ
れにより、種々のしきい値電位の変化速度を有するダミ
ーメモリートランジスタを用意することができる。

また、前記ダミーメモリートランジスタのしきい値電
位を検出する手段は、前記ダミーメモリートランジスタ
の第１の拡散層と第２の拡散層のいずれか一方に電位を
印加することで前記しきい値電位を検出する手段とする
ことができる。

これにより、非常に簡易な構成で、しきい値電位検出
手段を実現できる。しかも、このように簡易に実現でき
るにも関わらず、このしきい値電位検出手段は、検出速
度が速く、また、検出感度も非常に優れたものになる。

また、前記ダミーメモリートランジスタのしきい値電
位を検出する手段は、前記ダミーメモリートランジスタ
の前記第１の拡散層と前記第２の拡散層のいずれか一方
の電位を検出することで前記しきい値電位を検出する手
段としてもよく、更に、前記ダミーメモリートランジス
タの前記第１の拡散層と前記第２の拡散層との間に流れ
る電流を検出することで前記しきい値電位を検出する手
段としてもよい。これにより、よりプロセス変動に左右
されない、安定したしきい値電位検出手段を実現でき
る。

また、本発明は、フローティングゲート電極と、コン
トロールゲート電極と、第１、第２の拡散層とを備え、
前記フローティングゲート電極に対する電子の注入・放
出動作によりデータの記憶を行うメモリートランジスタ
を含んで成る不揮発性半導体装置において、電子の注入・放出動作後、しきい値電位をモニタする
ベリファイ動作時に、少なくとも前記メモリートランジ
スタと異なるしきい値電位の変化速度が設定された１以
上のダミーメモリートランジスタと、前記ダミーメモリ
ートランジスタに対する電子の注入・放出動作をさせる
手段と、前記ダミーメモリートランジスタのしきい値電
位を検出する手段とを含むことを特徴とする。

本発明によれば、ベリファイ動作時に、ダミーメモリ
ートランジスタのしきい値電位のみをチェックすればよ
く、膨大な数のメモリートランジスタのしきい値電位を
全てチェックする必要がなくなる。また、メモリートラ
ンジスタの過剰消去防止チェックのみならず、論理反転
レベル、書き込みすぎのチェック等も可能となる。

この場合、用意するダミーメモリートランジスタの
数、態様、しきい値電位の変化速度の設定、しきい値電
位を検出する手段は、前述したのと同様に設定できる。
これにより、高度なしきい値電位の調整を行うことがで
きるベリファイ動作を、複雑な回路構成を要することな
く実現でき、また、書き込み、消去、ベリファイ動作の
時間を短縮することも可能となる。

［図面の簡単な説明］図１は、本発明の不揮発性半導体装置の第１の実施例
を示す回路図である。

図２は、第１の実施例の動作を説明するための電位図
である。

図３は、本発明の不揮発性半導体装置の第２の実施例
を示す回路図である。

図４は、第２の実施例を、３つのダミーメモリートラ
ンジスタを含んで構成した場合の回路図である。

図５は、第２の実施例におけるダミーメモリートラン
ジスタのしきい値電位の消去特性を示す特性図である。

図６は、本発明の不揮発性半導体装置の第３の実施例
を示す回路図である。

図７は、第３の実施例の動作を説明するための電位図
である。

図８は、第３の実施例のダミーメモリートランジスタ
のドレイン領域に印加する電位を変更する場合の回路図
である。

図９は、本発明の不揮発性半導体装置の第４の実施例
を示す回路図である。

図10は、第４の実施例の動作を説明するための電位図
である。

図11は、本発明の不揮発性半導体装置の第５の実施例
を示す回路図である。

図12は、図５の実施例の動作を説明するための電位図
である。

図13は、第５の実施例のしきい値電位検出回路をドレ
イン領域に電位を印加する手法により実現した場合の回
路図である。

図14は、本発明の不揮発性半導体装置の第６の実施例
を示す回路図である。

図15は、第６の実施例の動作を説明するための電位図
である。

図16は、第６の実施例を、３つのダミーメモリートラ
ンジスタを含んで構成した場合の回路図である。

図17は、他の書き込み、消去動作を行うメモリートラ
ンジスタの一例を示す断面図である。

図18、従来の不揮発性半導体装置を示す回路図であ
る。

図19は、従来の不揮発性半導体装置の動作を説明する
ための電位図である。

［発明を実施するための最良の形態］以下、説明する第１〜第４の実施例は、消去動作時、
書き込み動作時にメモリートランジスタのしきい値電位
の範囲を適正化を図るための実施例である。

（１）実施例１図１は本発明の第１の実施例を示す回路図である。こ
こでは簡単のため４つのメモリートランジスタ構成とし
て説明する。但し、実際には、本実施例のメモリー部
は、所望の数のメモリートランジスタがマトリクス状に
配列されることにより形成されている。１〜４はメモリ
ートランジスタである。５はこのメモリートランジスタ
１〜４と同一構造のダミーメモリートランジスタであ
る。また、６、８はNchトランジスタ、７、９はPchトラ
ンジスタ、10はＸデコーダー回路、11は書き込み消去制
御回路、12はインターフェイス回路、13はNAND回路であ
る。また、16はNchトランジスタ14、Pchトランジスタ15
よりなる電位検出回路である。また、40は、この電位検
出回路16から出力される検出信号１をラッチして、検出
信号２として出力するラッチ回路であり、例えばRSラッ
チ回路が用いられる。

ここで、インターフェイス回路12はVdd−GNDの電位振
幅入力をVpp−GNDの電位振幅出力に変える働きを持つ。
また、BL1、BL2はビットラインでメモリートランジスタ
の１〜４のドレイン領域に各々接続される。また、WL
1、WL2はワードラインでメモリートランジスタの１〜４
のコントロールゲート電極に各々接続される。更に、SL
はソースラインでメモリートランジスタの１〜４のソー
ス領域に各々接続されている。同様にDBLはダミービッ
トライン、DWLはダミーワードライン、DSLはダミーソー
スラインで各々ダミーメモリートランジスタ５のドレイ
ン領域、コントロールゲート電極、ソース領域に接続さ
れている。

本実施例の回路は、前記のＸデコーダー回路10と書き
込み消去制御回路11により、マトリクス状に配列された
メモリートランジスタに対するデータの書き込み及び読
み出し動作を行なっている。また本実施例の回路は、Pc
hトランジスタ７を介して高電位を付加することによ
り、マトリクス状に配列されたメモリートランジスタに
対する消去動作を行なっている。

以上のように、本実施例では、従来例に対して、ダミ
ーメモリートランジスタ５及びその制御回路であるPch
トランジスタ９及びNchトランジスタ８、並びに、電位
検出回路16及びその付属回路であるラッチ回路40及びNA
ND回路40を新たに含む構成となっている。また、Ｘデコ
ーダー回路10及び書き込み消去制御回路11は、従来例と
異なり、メモリートランジスタのみならずダミーメモリ
ートランジスタの書き込み、消去、読み出しの制御が行
えように構成されている。ここで、電位検出回路16は、
ダミービットラインDBLの電位を検出する回路であり、
これによりダミーメモリートランジスタ５のしきい値電
位を検出することができる。そして、後述するように、
このダミーメモリートランジスタ５のしきい値電位の変
化速度は、メモリートランジスタ１〜４のしきい値電位
の変化速度と異なる速度に設定されている。この結果、
ダミーメモリートランジスタ５のしきい値電位を電位検
出回路16により検出することで、メモリートランジスタ
１〜４のしきい値電位の範囲を適正な範囲に収めること
ができことになる。

以下、本実施例の動作を、図２の電位図を用いて詳細
に説明する。

まず、書き込み動作について説明する。図２に示すよ
うに、書き込み動作時は消去信号をＬレベルとすること
でトランジスタ６、８をオン状態、７、９をオフ状態に
する。この状態で、メモリートランジスタ１にデータを
書き込む場合には、以下のような設定を行う。即ち、同
図に示すように、書き込み消去制御回路11により、ビッ
トラインBL1をVppレベルとし、BL2、DBLをGNDレベルと
する。また、Ｘデコーダー回路10により、ワードライン
WL1をVppレベル、WL2、DWLをGNDレベルとする。このよ
うに設定することで、メモリートランジスタ１のみ、そ
のコントロールゲート電極の電位とドレイン領域の電位
とが同時にVppレベルとなる。この結果、メモリートラ
ンジスタ１にのみチャンネル電流が発生し、そのドレイ
ン領域端部でホットエレクトロンが発生し、フローティ
ングゲート電極へ電子が注入される。これにより、メモ
リートランジスタ１に対してのみ書き込み動作が行われ
ることになる。一方、メモリートランジスタ２〜４、お
よびダミーメモリートランジスタ５では、コントロール
ゲート電極の電位とドレイン領域の電位とが同時にVpp
レベルとはならないため、チャンネル電流が発生せず書
き込み動作は行われないことになる。なお、ダミーメモ
リートランジスタ５に対して書き込み動作を行う場合
も、上記した書き込み動作と同じ方法で行うことにな
る。

次に消去動作について説明する。まず、消去動作前
に、予め前述の書き込み動作によりメモリートランジス
タ１〜４、及びダミーメモリートランジスタ５に書き込
みを行っておく。次に、図２に示すように、消去信号を
Ｈレベルとする。また、ビットラインBL1、BL2を、書き
込み消去制御回路11により何も電位が供給されない状態
にする。また、ダミービットラインDBLについては、書
き込み消去制御回路11に設けられた極めて電流供給能力
の低いトランジスタによりプルダウンして、GNDレベル
になるように設定しておく。このように設定すると、電
位検出回路16の検出信号１は、Pchトランジスタ15によ
りプルアップされ、Ｈレベルとなり、ラッチ回路40によ
りラッチされ、Ｈレベルの検出信号２として出力され
る。この結果、Pchトランジスタ７、９はオン状態、Nch
トランジスタ６、８はオフ状態となる。この状態で、図
２に示すように、ワードラインWL1、WL2、DWLをＸデコ
ーダー回路10により各々GNDレベルになる様に設定す
る。これにより、メモリートランジスタ１〜４及びダミ
ーメモリートランジスタ５のコントロールゲート電極の
電位がGNDレベルに、ソース領域の電位SL、およびDSLが
各々Vppレベル、Vpp1レベルと設定されるため、フロー
ティングゲート電極とソース領域間にトンネル電流が発
生する。この結果、フローティングゲート電極からソー
ス領域に電子が放出され、消去動作が行われることにな
る。

なお、ラッチ回路40は例えばRSラッチ回路により構成
され、検出信号１がＬレベルとなるとリセットされ、Ｌ
レベルの検出信号２を出力する。また、書き込み動作時
にはセットされＨレベルの検出信号２を出力するよう構
成されている。

さて、本実施例では、ダミーメモリートランジスタ５
の供給電源Vpp1が、メモリートランジスタ１〜４の供給
電位Vppよりも高い電位となるように設定されている。
このように設定することで、ダミーメモリートランジス
タ５のしきい値電位の変化速度の方が、メモリートラン
ジスタ１〜４のしきい値電位の変化速度よりも大きくな
るよう設定されることになる。ここで、しきい値電位の
変化速度とは、電子の注入・放出動作を行った時間に対
する、メモリートランジスタ、あるいはダミーメモリー
トランジスタのしきい値電位の変化量をいう。したがっ
て、消去動作が進み、しきい値電位の低下が十分に進む
と、ダミーメモリートランジスタのしきい値電位の変化
量の方が大きいため、メモリートランジスタ１〜４より
も先にダミーメモリートランジスタ５がオン状態とな
る。この結果、ダミービットラインDBLはPchトランジス
タ９を介してVpp1側に電位が引っ張られ、図２に示すよ
うに、その電位V1が増加することになる。この場合、Nc
hトランジスタ14の電流供給能力はPchトランジスタ15の
それよりも十分大きくなるように設定されている。従っ
て、V1がある設定電位V10になったところで、同図に示
すように、電位検出回路16の検出信号１がＬレベルに切
り替わり、ラッチ回路40にラッチされ、検出信号２が出
力される。この結果、Pchトランジスタ７、９はオフ状
態、Nchトランジスタ６、８はオン状態となり、同図に
示すように、ソースラインSLの電位がGNDレベルとなる
ため消去動作は停止する。

ここで、電位検出回路16の検出信号１がＬレベルとな
る場合のV1の設定電位V10が、例えば、0.8Vに設定され
たとする。具体的には、Nchトランジスタ14のしきい値
電圧が約0.8Vの場合に、このような設定となる。前述し
たように、Nchトランジスタ14の電流供給能力は、Pchト
ランジスタ15の電流供給能力よりも十分大きくなるよう
に設定されているからである。この場合に、検出信号１
がＬレベルとなる時のダミーメモリートランジスタ５の
しきい値電位DVthは、以下のように計算される。即ち、
この場合は、V10が0.8Vと設定されるため、ダミーメモ
リートランジスタ５のしきい値電位に基板バイアス効果
が生じる。これによりダミーメモリートランジスタ５の
しきい値電位DVthは約0.2V増加する。そして、前記した
ように、ダミーワードラインDWLはGNDレベルに設定され
ている。また、検出信号１がＬレベルとなる時のダミー
ビットラインDBLの電位V1は、V10＝0.8Vに設定されてい
る。従って、検出信号１がＬレベルとなる時のダミーメ
モリートランジスタのしきい値電位は、DVth＝−0.8V−
0.2V＝−1.0Vと計算されることになる。

従って、このような場合には、ダミーメモリートラン
ジスタ５のしきい値電位が−1.0Vとなった時に、メモリ
ートランジスタ１〜４のしきい値電位が0V以上となるよ
うに、ダミーメモリートランジスタ５及びメモリートラ
ンジスタ１〜４の変化速度の値を設定する。具体的に
は、ダミーメモリートランジスタ５に印加される供給電
位Vpp1を、メモリートランジスタ１〜４に印加されるVp
pよりも高くすることにより、このような設定を行う。
これにより、メモリートランジスタ１〜４のしきい値電
位が負の値となる、すなわち過剰消去となることが防止
されること４になる。

さて、以上述べたように本第１の実施例では、ダミー
メモリートランジスタ５のしきい値電位の変化速度の設
定を供給電源Vpp1の変更により行っている。この結果、
後述するコントロールゲート電極とフローティングゲー
ト電極との間の容量の変更、メモリーセルのトンネル酸
化膜の厚さの変更等によりしきい値電位の変化速度を変
更する場合に比べ、プロセス上、大きな有利点を持つ。

即ち、本第１の実施例では、ダミーメモリートランジ
スタ５としては、メモリートランジスタ１〜４と同一の
物を用いることができる。従って、メモリートランジス
タ１〜４とダミーメモリートランジスタ５のしきい値電
位の変化速度を異なった値に設定する場合に、メモリー
セルのトンネル酸化膜の厚さを変更する等のプロセス変
更を行う必要がなくなる。同様に、コントロールゲート
電極とフローティングゲート電極との間の容量を変更す
る等のプロセス変更を行う必要もなくなる。この結果、
少なくともプロセスを１工程省略でき、また、プロセス
の信頼性の向上、歩留まりの向上等を図ることができ
る。特に、メモリートランジスタ１〜４とダミーメモリ
ートランジスタ５が同一物で構成できるため、両トラン
ジスタの整合性を高くすることができ、より精度の高い
過剰消去防止の回路を提供できることになる。

また、通常、この種のメモリートランジスタでは、書
き込み動作用、消去動作用に２つの電源を有している。
従って、抵抗分割、電圧分圧回路等により、このような
異なった値の供給電源Vpp,Vpp1を簡易に作り出すことが
でき、この点においても、本手法は大きな有利点を持
つ。

なお、本第１の実施例では、供給電源Vpp1の変更によ
り、しきい値電位の変化速度の設定を行っているが、こ
れを供給電源の印加開始時間を変更することにより行う
こともできる。例えば、消去動作時に、ダミーメモリー
トランジスタ５に対する供給電源Vpp1の印加開始時間
を、メモリートランジスタ１〜４に対する供給電源Vpp
の印加開始時間よりも速くする。このようにすれば、ダ
ミーメモリートランジスタ５のしきい値電位の変化速度
をメモリトランジスタ１〜４のしきい値電位の変化速度
よりも大きくすることができる。そして、この手法によ
れば、前記と同様に、ダミーメモリートランジスタ５と
して、メモリートランジスタ１〜４とプロセス上、同一
の物を用いることができる。従って、ダミーメモリート
ランジスタ５を形成する際に、新たなプロセスを導入す
る必要がなく、この意味で、大変有利な手法となる。

また、本第１の実施例における電位検出回路16では、
ダミーメモリートランジスタ５のしきい値電位の検出
を、Nchトランジスタ14のしきい値電位を利用して行っ
ている。そして、このNchトランジスタ14とダミーメモ
リートランジスタ５は、同じＮ型の素子であり、プロセ
ス条件等の適合性が保たれる。即ち、例えば、ダミーメ
モリートランジスタ５のしきい値電位が高くなると、Nc
hトランジスタのしきい値電位も高くなるという適合性
が保たれる。この結果、プロセス変動に依存しにくい、
より精度が高い過剰消去の防止回路を提供できることに
なる。

なお、本第１の実施例では、検出信号２を直接ソース
電位の制御信号として用いた構成として説明したが、検
出信号２を例えば過剰消去防止用のモニター信号として
使用した場合でも本実施例の動作から同様の効果がある
ことは容易に推測できるであろう。例えば、検出信号２
を、メモリー回路全体を制御するマイクロコンピュータ
ー（図示せず）に入力し、マイクロコンピューターが検
出信号２をモニターして、これを監視・制御するような
回路構成とする。そして、過剰消去が生じた場合は、マ
イクロコンピューターが停止信号を出力し、消去動作を
停止することになる。このような回路構成とすることに
より、例えばメモリー回路に寿命ができて過剰消去が頻
繁に生じた場合に、これを監視しているマイクロコンピ
ュータがメモリー回路の寿命がきたことを判断すること
ができ、これをユーザに知らせることができることにな
る。

（２）実施例２図３は本発明の第２の実施例を示す回路図である。こ
こで図１と同じ記号のものは同一のものである。105は
ダミーメモリートランジスタ、108はNchトランジスタ、
109はPchトランジスタ、112はOR回路である。また、116
は電位検出回路16は所定の電位を検出する電位検出回路
であり、41はラッチ回路である。

本第２の実施例は、前記第１の実施例にダミーメモリ
ートランジスタ105及びその制御回路、並びに電位検出
回路116及びその付属回路が新たに付加された回路構成
となっている。ダミーメモリートランジスタ105のドレ
イン電圧は電位検出回路116に入力され、これによりダ
ミーメモリートランジスタ105のしきい値電位が検出さ
れ、検出信号L1が出力される。そして、この検出信号L1
は、ラッチ回路41を介してOR回路112に入力される。一
方、電位検出回路16から出力された検出信号H1も、同様
にラッチ回路40を介してOR回路112に入力される。そし
て、このOR回路112の出力信号はNAND回路13に入力され
る。

さて、本第２の実施例では、ダミーメモリートランジ
スタ５とダミーメモリートランジスタ105のしきい値電
位の変化速度が異なった速度となるように設定されてい
る。具体的には、ダミーメモリートランジスタ５のしき
い値電位の変化速度は、全てのメモリートランジスタ１
〜４のしきい値電位の変化速度よりも速くなるよう設定
され、ダミーメモリートランジスタ105のしきい値電位
の変化速度は、全てのメモリートランジスタ１〜４のし
きい値電位の変化速度よりも遅くなるように設定されて
いる。そして、これらの設定は、それぞれの供給電源Vp
p、Vpp1H、Vpp1Lを異なった電位値にすること（Vpp1L＜
Vpp＜Vpp1H）で行っている。

図５には、この場合の、ダミーメモリートランジスタ
５、105のしきい値電位の消去時間に対する消去特性が
示されている。同図において、特性曲線Ｈはダミーメモ
リートランジスタ５の消去特性であり、特性曲線Ｌはダ
ミーメモリートランジスタ105の消去特性である。同図
より、ダミーメモリートランジスタ５（特性曲線Ｈ）の
しきい値電位の変化速度の方が、ダミーメモリートラン
ジスタ105（特性曲線Ｌ）のしきい値電位の変化速度よ
りも大きくなることが理解される。そして、上記の設定
により、メモリートランジスタ１〜４のしきい値電位の
特性曲線は、この特性曲線Ｌと特性曲線Ｈの間になるこ
とが保証される。即ち、メモリートランジスタ１〜４の
しきい値電位の変化速度は、ダミーメモリートランジス
タ５とダミーメモリートランジスタ105のしきい値電位
の変化速度の間の値になることが保証される。

次に、消去動作について説明する。電位検出回路16
は、ダミーメモリートランジスタ５のしきい値電位が1.
0V以下の時に、検出信号H1がＬレベルとなるように構成
されている。また、電位検出回路116は、ダミーメモリ
ートランジスタ105のしきい値電位が3.5V以下の時に検
出信号L1がＬレベルとなるように構成されている。従っ
て、消去動作が進むと、検出信号２は、ダミーメモリー
トランジスタ105のしきい値電位が3.5V以下で、かつ、
ダミーメモリートランジスタ５のしきい値電位が1.0V以
下の時にＬレベルとなる。この結果、Pchトランジスタ
７、９、109はオフ状態、Nchトランジスタ６、８、108
はオン状態となり、ソースラインSLの電位がGNDレベル
となるため消去動作は停止する。

なお、この検出するしきい値電位の設定は、ダミーメ
モリートランジスタ５、105のコントロールゲート電極
に付加する電位を変更することによっても行うことがで
きる。即ち、本実施例の場合は、例えば、ダミーメモリ
ートランジスタ５のコントロール電極に1.0Vの定電位を
付加し、ダミーメモリートランジスタ105のコントロー
ル電極に3,5Vの定電位を付加する回路構成とすればよ
い。

以上より、本第２の実施例では、図５において、ダミ
ーメモリートランジスタのしきい値電位がABからCDとな
った場合に消去動作が停止することになる。この場合、
プロセスが変動して同図の特性曲線ＬとＨの間の範囲が
広がっても、メモリートランジスタ１〜４のしきい値電
位が0V以下とならないよう、即ち過剰消去とならないよ
うに、検出信号H1が出力される点（同図のＤ点）は1.0V
に設定されている。これにより、メモリートランジスタ
１〜４のしきい値電位は、3.5V〜0Vの間の値になること
が保証される。この結果、過剰消去の防止のみならず、
メモリートランジスタ１〜４の論理反転レベルが、上限
値である3.5V以下になることが保証され、信頼性、歩留
まり等を向上させることができる。

なお、図４には、本第２の実施例に、更に、ダミーメ
モリートランジスタ205、Nchトランジスタ208、Pchトラ
ンジスタ209、電位検出回路216、3NAND回路113、ラッチ
回路42が新たに付加された回路構成が示される。ここ
で、供給電源Vpp1Gは、ダミーメモリートランジスタ205
のしきい値電位の変化速度が、全てのメモリートランジ
スタ１〜４及びダミーメモリートランジスタ５のしきい
値電位の変化速度よりも速くなるように設定されている
（Vpp1G＞Vpp1H＞Vpp1L）。但し、Vpp1G＝Vpp1Hとする
設定としてもよい。また、電位検出回路216は、ダミー
メモリートランジスタ205のしきい値電位が0V以下の時
に検出信号G1がＬレベルとなるように構成されている。
そして、この検出信号G1は3NAND回路113に入力される。
従って、検出信号G1がＬレベルとなると、他の検出信号
H1、L1がどのような状態でも、Pchトランジスタ７、
９、109、209はオフ状態、Nchトランジスタ６、８、10
8、208はオン状態となり、ソースラインSLの電位がGND
レベルとなるため消去動作は停止することになる。この
結果、常に、メモリートランジスタ１〜４のしきい値電
位が0V以下にならないこと（図５におけるEF点）、即
ち、過剰消去とならないことが保証される。

このように、本実施例では、しきい値電位の変化速度
が異なるダミーメモリートランジスタを簡易に複数用意
することができる。この結果、より確実に過剰消去の防
止ができ、より適切な論理反転レベルの設定が可能とな
る。しかも、このようなしきい値電位の変化速度の異な
る複数のダミーメモリートランジスタを、単に供給電源
を変更するだけ、あるいは、供給電源の印加開始時間を
変更するだけで提供できる。従って、今までにない、非
常に有効で簡易なしきい値電位の設定手法を提供できる
ことになる。

（３）実施例３図６は本発明の第３の実施例を示す回路図である。こ
こで図１と同じ記号のものは同一のものである。17はNc
hトランジスタ、18はインバータ回路である。以下、本
第３の実施例の動作について、図７の電位図を用いて説
明する。

書き込み動作は、図７に示すように、消去信号をＬレ
ベルとすることで第１の実施例と同様の動作で行われ
る。

次に消去動作について説明する。この場合も消去動作
は動作前に予め前述の書き込み動作によりメモリートラ
ンジスタ１〜４、及びダミーメモリートランジスタ５に
書き込みを行っておく。次に、図７に示すように、消去
信号をＨレベルとする。また、ビットラインBL1、BL2を
書き込み消去制御回路11により何も電位が供給されない
状態にする。また、ダミービットラインDBLは、消去信
号17がゲート電極に接続されたNchトランジスタ17によ
りGNDレベルになるように設定される。この状態で、図
７に示すように、ワードラインWL1、WL2、DWLをＸデコ
ーダー回路10により各々GNDレベルになるようにする。
これにより、メモリートランジスタ１〜４及びダミーメ
モリートランジスタ５のコントロールゲート電極の電位
がGNDレベル、ソース領域の電位SLがVppレベルとなるた
め、フローティングゲート電極とソース領域間にトンネ
ル電流が発生する。この結果、フローティングゲート電
極からソース領域に電子が放出され、消去動作が行われ
ることになる。

さて、本実施例では、ダミーメモリートランジスタ５
のコントロールゲート電極とフローティングゲート電極
との間の容量が、メモリートランジスタ１〜４のそれよ
りも大きくなるよう設定されている。このように設定す
ることにより、ダミーメモリートランジスタ５の方がメ
モリートランジスタ１〜４よりも、多くのトンネル電流
が発生することになる。この結果、ダミーメモリートラ
ンジスタのしきい値電位の変化速度の方がメモリートラ
ンジスタ１〜４のしきい値電位の変化速度よりも大きく
なる。その理由は以下の通りである。

例えば、ダミーメモリートランジスタ５のコントロー
ルゲート電極とフローティングゲート電極との間の容量
をC1d、フローティングゲート電極とソース領域との間
の容量をC2dとする。同様に、メモリートランジスタ１
〜４のコントロールゲート電極とフローティングゲート
電極との間の容量をC1n、フローティングゲート電極と
ソース領域との間の容量をC2nとする。更に、コントロ
ールゲート電極とソース領域との間に印加される電位差
をVcsとする。すると、ダミーメモリートランジスタ５
における、フローティングゲート電極とソース領域との
間の電位差Vfsdは、 Vfsd＝（C1d×Vcs）／（C1d＋C2d）と概算される。同様に、メモリートランジスタにおけ
る、フローティングゲート電極とソース領域との間の電
位差Vfsnは Vfsn＝（Cln×Vcs）／（C1n＋C2n）と概算される。ここで、例えばC1d＞C1nとなるように設
定すれば、上式より、Vfsd＞Vfsnとなる。従って、ダミ
ーメモリートランジスタの方が、そのフローティングゲ
ート電極とソース領域との間に印加される電位差が大き
くなる。この結果、フローティングゲート電極とソース
領域と間で生じるトンネル電流が大きくなり、ダミーメ
モリートランジスタ５のしきい値電位の変化速度が、メ
モリートランジスタ１〜４のしきい値電位の変化速度よ
りも大きくなるよう設定されることになる。したがっ
て、消去動作が進みしきい値電位の低下が十分に進む
と、メモリートランジスタ１〜４よりも先にダミーメモ
リートランジスタ５がオン状態となる。この場合、トラ
ンジスタ７の電流供給能力をトランジスタ５、17のそれ
よりも十分小さく設定しておくと、図７に示すように、
ソースラインSLの電位がNchトランジスタ17を通してGND
レベル側に引っ張られるため、その電位が低下する。ソ
ースラインSLの電位が低下すると、メモリートランジス
タ１〜４のトンネル電流が減少する。この結果、やがて
消去動作が停止することになる。

ここで、本第３の実施例の場合、ダミービットライン
DBLの電位V1は十分小さいから、0Vと考えることができ
る。したがって、ダミーメモリートランジスタ５はその
しきい値電位が0Vになったときにオンする。それ故、ダ
ミーメモリートランジスタ５のしきい値電位の低下をメ
モリートランジスタ１〜４のしきい値電位のいずれの低
下よりも大きくなるように上記容量値を設定しておけ
ば、メモリートランジスタ１〜４のしきい値電位が負の
値となる、すなわち過剰消去となることはない。

さて、本第３の実施例におけるダミーメモリートラン
ジスタ５のしきい値電位検出手段は、消去動作時にダミ
ーメモリートランジスタ５のドレイン領域の電位をGND
レベルに設定することにより実現されている。このた
め、本第３の実施例では、Nchトランジスタ17が設けら
れており、そのゲート電極に消去信号が入力されてい
る。このように、本第３の実施例におけるしきい値電位
検出手段は非常に簡易な回路構成で実現できる。例え
ば、前記第１の実施例の電位検出回路16も比較的簡易な
回路構成により実現されているが、これと比べても、こ
の第３の実施例のしきい値電位検出手段は非常に簡易な
回路構成であることは明らかである。

また、このしきい値電位検出手段は、ダミーメモリー
トランジスタ５がオン状態となると、即座に、ソースラ
インSLがGNDレベルに引っ張られ、消去動作が停止する
構成となっている。従って、ダミーメモリートランジス
タ５のオン状態を検出してから消去動作を停止までの時
間が非常に高速であるという大きな利点をもつ。この結
果、より確実な過剰消去の防止を行うことができ、設計
マージン、プロセスマージンを大幅に向上させることが
できる。この点、例えば前記第１の実施例も、ダミーメ
モリートランジスタ５のみのしきい値電位を検出してい
るため、従来例に比べれば比較的高速な回路構成となっ
ている。しかし、オン状態の検出後、電位検出回路16、
ラッチ回路40、NAND回路13、インターフェイス回路12を
介した後に消去動作が停止する回路構成となっているた
め、本第３の実施例のしきい値電位検出手段の方が、よ
り高速な回路構成であることは明かである。

また、このしきい値電位検出手段は、ダミーメモリー
トランジスタ５がオン状態となると同時に、ソースライ
ンSLの電位が低下して、消去動作の停止が行われる回路
構成となっているため、検出感度が非常に高いものとな
っている。即ち、例えば前記第１の実施例のような、ダ
ミーメモリートランジスタ５のオン状態をNchトランジ
スタ17等の複数段の回路で検出する構成であると、Nch
トランジスタ17等のしきい値電圧にある程度の幅がある
ため、その分、感度が低下してしまう。この点、本第３
の実施例のしきい値電位検出手段は、オン状態となった
１段のダミーメモリートランジスタ５を介して、即座
に、ソースラインSLがGNDに引っ張られ、メモリートラ
ンジスタ１〜４の消去動作が停止するため、非常に感度
の高い回路構成となる。

なお、本第３の実施例では、ダミーメモリートランジ
スタ５のドレイン領域にGND電位を印加する場合のしき
い値電位検出手段について説明したが、本発明はこれに
限られるものではない。例えば、図８に示すような回路
構成、即ち、Nchトランジスタ17をダイオード接続する
回路構成とすれば、ドレイン領域には、このNchトラン
ジスタのしきい値電位分増加した電位が付加されること
になる。これにより、しきい値電位の低いダミーメモリ
ートランジスタをプロセスを変更することなく提供でき
る。また、この場合、消去信号による制御が不要なた
め、回路構成が簡単になる。

（４）第４の実施例図９は本発明の第４の実施例を示す回路図である。こ
こで図１と同じ記号のものは同一のものである。23は電
流検出回路で、Nchトランジスタ19〜22、Pchトランジス
タ22より構成される。次に、本第４の実施例の動作を図
10の電位図を用いて説明する。

書き込み動作は、図10に示すように、消去信号をＬレ
ベルとすることで第１の実施例と同様の動作で行われ
る。

次に消去動作について説明する。この場合も消去動作
は動作前に予め前述の書き込み動作によりメモリートラ
ンジスタ１〜４、及びダミーメモリートランジスタ５に
書き込みを行っておく。次に、図10に示すように、消去
信号をＨレベル、書き込み消去制御回路11はビットライ
ンBL1、BL2、DBLに何も電位を供給しない状態になるよ
うに設定する。このように設定すると、電位検出回路23
の検出信号１は、Pchトランジスタ22によりＨレベルに
プルアップされ、ラッチ回路40によりラッチされ、Ｈレ
ベルの検出信号２として出力される。この結果、Pchト
ランジスタ７、９はオン状態、Nchトランジスタ６、８
はオフ状態となる。この状態で、図10に示すように、ワ
ードラインWL1、WL2、DWLをＸデコーダー回路10により
各々GNDレベルになる様に設定する。これにより、メモ
リートランジスタ１〜４及びダミーメモリートランジス
タ５のコントロールゲート電極の電位がGNDレベル、ソ
ース領域の電位SL、およびDSLが各々Vppレベル、Vpp1レ
ベルと設定されるため、フローティングゲート電極とソ
ース領域間にトンネル電流が発生する。この結果、フロ
ーティングゲート電極からソース領域に電子が放出さ
れ、消去動作が行われることになる。

ここで、Vpp1をVpp電位よりも高い電位とすると、ダ
ミーメモリートランジスタ５のしきい値電位の低下がメ
モリートランジスタ１〜４のしきい値電位の低下よりも
大きくなる。したがって、消去動作が進みしきい値電位
の低下が十分に進むと、先にダミーメモリートランジス
タ５がオン状態となるため、ダミーソースラインDSLか
らダミービットラインDBLへ電流I1が流れ出す。この場
合、Nchトランジスタ20、21の電流供給能力をPchトラン
ジスタ22のそれよりも十分大きくしておく。これによ
り、図10に示すように、I1がある設定電流I10となりDBL
の電位がV10になったところで、電流検出回路23の検出
信号１はＬレベルに切り替わり、ラッチ回路40にラッチ
され、検出信号２が出力される。この結果、Pchトラン
ジスタ７、９はオフ状態、Nchトランジスタ６、８はオ
ン状態となり、同図に示すようにソースラインSLの電位
がGNDレベルとなるため消去動作は停止する。

この場合も本第１の実施例と同様にVpp1を適当に設定
しておけば、メモリートランジスタ１〜４のしきい値電
位が負の値となる前にダミーメモリートランジスタ５に
電流が流れるため、過剰消去を防止することができる。

尚、本第４の実施例では、検出信号を直接ソース電位
の制御信号として用いた構成として説明したが、検出信
号を例えば過剰消去防止用のモニター信号として使用し
た場合でも本第４実施例の動作から同様の効果があるこ
とは容易に推測できるであろう。

以上に説明した第１〜第４の実施例は、消去・書き込
み動作時に、ダミーメモリートランジスタのしきい値電
位を検出あるいはモニターして、これにより、メモリー
トランジスタのしきい値電位を適正な範囲に保つ実施例
であった。これに対して、第５〜第６の実施例は、消去
動作後または書き込み動作後に、ダミーメモリートラン
ジスタのしきい値電位がどの程度下がったかを調べるベ
リファイ動作を行い、これによりメモリートランジスタ
のしきい値電位を適正に保つ実施例である。例えば、し
きい値電位の低下を急激に引き起こさない弱い消去動作
とこのベリファイ動作とを交互に繰り返し、検出信号が
切り替わったところで消去動作を停止すれば、より確実
なしきい値電位の設定値保証および過剰消去の防止がで
きることになる。

（５）第５の実施例図11は本発明の第５の実施例を示す回路図である。こ
こで図１、２と同じ記号のものは同一のものである。27
はNchトランジスタ24、Pchトランジスタ25、インバータ
回路26よりなるしきい値電位検出回路である。次に、本
第５の実施例の動作を図12の電位図を用いて説明する。

書き込み動作は、図12に示すように、消去信号をＬレ
ベル、ベリファイ信号をＬレベルとすることで第１の実
施例と同様の動作で行われる。

次に消去動作について説明する。この場合も消去動作
は動作前に予め前述の書き込み動作によりメモリートラ
ンジスタ１〜４、及びダミーメモリートランジスタ５に
書き込みを行っておく。次に、図12に示すように、消去
信号をＨレベル、ベリファイ信号をＬレベルにすること
でトランジスタ６、８、24をオフ状態、７、９をオン状
態にする。また、ビットラインBL1、BL2、DBLを、書き
込み消去制御回路11により何も電位を供給しない状態に
する。この状態で、図12に示すように、ワードラインWL
1、WL2、DWLをＸデコーダー回路10により各々GNDレベル
になるようにする。これにより、メモリートランジスタ
１〜４及びダミーメモリートランジスタ５のコントロー
ルゲート電極の電位がGNDレベル、ソース領域の電位S
L、およびDSLが各々Vppレベル、Vpp1レベルとなるた
め、フローティングゲート電極とソース領域間にトンネ
ル電流が発生する。この結果、フローティングゲート電
極からソース領域に電子が放出され、消去動作が行われ
ることになる。

消去動作の後でメモリートランジスタのしきい値がど
の程度まで下がったのかを調べるためにベリファイ動作
を行う。次にこれを説明する。ベリファイ動作では、図
12に示すように、消去信号をＬレベル、ベリファイ信号
をＨレベルにすることでトランジスタ６、８、24をオン
状態、７、９をオフ状態にする。また、書き込み消去制
御回路11はビットラインBL1、BL2、DBLに何も電位を供
給しない状態にし、ワードラインWL1、WL2、DWLはＸデ
コーダー回路10により各々GNDレベルになる様にする。
すると、ダミーメモリートランジスタ５のしきい値電位
が0V以上の場合、ダミーメモリートランジスタ５はオフ
状態となる。この結果、しきい値電位検出回路27内の電
位V2はPchトランジスタ25のプルアップによりＨレベル
となり、検出信号はＬレベルとなる。

一方、ダミーメモリートランジスタ５のしきい値電位
が0Vより小さい場合は、ダミーメモリートランジスタ５
はオン状態となる。この場合、トランジスタ25の電流供
給能力は、トランジスタ５、８、24のそれよりも十分小
さくなるよう設定されている。従って、しきい値電位検
出回路27内の電位V2はＬレベルとなり、図12に示すよう
に、検出信号はＨレベルとなる。この結果、検出信号の
ＬレベルからＨレベルへの切り替わりによりダミーメモ
リートランジスタ５のしきい値電位を検出することがで
きることとなる。

ここでVpp1電位をVpp電位よりも高い電位に設定にし
ておくと、ダミーメモリートランジスタ５のしきい値電
位の変化速度がメモリートランジスタ１〜４のしきい値
電位のいずれの変化速度よりも速くなる。したがって、
ダミーメモリートランジスタ５のしきい値電位のみを検
出、つまりベリファイにしておけば、メモリートランジ
スタ１〜４のしきい値がある設定電位以上であることが
保証でき、消去し過ぎによる過剰消去動作も事前に防止
することができる。

また、しきい値電位の低下を急激に引き起こさない弱
い消去動作とこのベリファイ動作とを交互に繰り返し、
検出信号が切り替わったところで消去動作を停止すれ
ば、より確実なしきい値電位の設定値保証および過剰消
去の防止ができる。

尚、本第５の実施例ではダミーワードラインDWLをGND
レベルとしてベリファイ動作の説明を行ったが、この電
位は例えば正の値V3であっても、ダミーメモリートラン
ジスタ５のしきい値電位がV3となったところで検出信号
が切り替わる点が異なるが、本実施例の動作から同様の
効果が有ることは容易に推測できるであろう。

尚、本第１、第２、第３、第４、第５の実施例では、
メモリートランジスタと異なるしきい値電位の変化速度
を有するダミーメモリートランジスタの提供を、ソース
電位の値、あるいは容量値の変更により行う場合につい
て説明した。しかし、本発明はこれに限らず、例えば、
ダミーメモリートランジスタの供給電源の印加開始時間
を変更する、フローティングゲート電極に何も電子が無
いイニシャル時のしきい値電位を変更する、等で得るこ
とも可能である。そして、その場合でも本実施例の動作
から同様の効果が有ることは容易に推測できるであろ
う。

また、本第５の実施例では、ダミーメモリートランジ
スタ５のしきい値電位の検出を、ダミービットラインDB
Lの電位を検出するしきい値電位検出手段27を用いて行
ったが、本発明はこれに限られるものではない。例え
ば、図６に示す本第３の実施例のように、ダミーメモリ
ートランジスタ５のドレイン領域に所定の電位を付加す
ることにより、このしきい値電位の検出を行ってもよ
い。また、図９に示す本第４の実施例のように、ダミー
ビットラインに流れる電流値を検出することにより、こ
のしきい値電位の検出を行ってもよい。

例えば、図13には、ダミーメモリートランジスタ５の
ドレイン領域にGND電位を印加してしきい値電位を検出
する場合の例が示されている。同図に示すように、この
例では、Nchトランジスタ17のゲート電極にベリファイ
信号が入力され、これにより、ベリファイ動作時にダミ
ーメモリートランジスタ５のドレイン領域にGND電位が
付加される。また、NOR回路58には、ベリファイ信号及
び消去信号が入力され、その出力がNchトランジスタ８
及びPchトランジスタ９に入力される。また、切り替え
回路60は、供給電源Vpp1とVddを切り替える回路であ
り、ベリファイ信号がＬレベルの時はVpp1を、ベリファ
イ信号がＨレベルの時はVddを選択して、Nchトランジス
タ９及びダミーメモリートランジスタ５への供給電源を
変更するよう形成されている。

そして、Pchトランジスタ52、Nchトランジスタ54、イン
バータ回路56、57で構成されるしきい値電位検出回路50
により、この場合のソースラインSLの電位の低下を検出
し、しきい値電位を検出することになる。

本回路の動作は以下のようになる。

書き込み動作は消去信号をＬレベル、ベリファイ信号
をＬレベルとすることで第１の実施例と同様の動作で行
われる。

消去動作は、消去信号をＨレベル、ベリファイ信号を
Ｌレベルとすることにより、前記の図11に示す実施例と
同様の動作で行われる。この場合、切り替え回路60は供
給電源Vpp1を選択しているため、ダミーメモリートラン
ジスタ５には、供給電源Vpp1が供給されることになる。

消去動作の後、消去信号をＬレベル、ベリファイ信号
をＨレベルとすることにより、ベリファイ動作が行われ
る。この時、Nchトランジスタ17はオン状態になるた
め、ダミービットラインDBLはGNDレベルに設定される。
また、Nchトランジスタ８はオフ状態、Pchトランジスタ
９はオン状態になり、切り替え回路60はVddを選択して
いるため、ダミーソースラインDSLはVddレベルに設定さ
れる。また、この場合のダミーワードラインDWLはGNDレ
ベルとなっている。なお、ダミーソースラインDSLはVdd
に設定されるため、ダミーメモリートランジスタ５が消
去されることはない。

この状態で、ダミーメモリートランジスタ５のしきい
値電位が0V以上の場合は、ダミーメモリートランジスタ
５はオフ状態であるため、ダミーソースラインDSLはVdd
レベルになる。そして、この場合、Pchトランジスタ52
の電流供給能力はNchトランジスタ54のそれよりも十分
小さく設定されている。従って、しきい値電位検出回路
50内の電位V2は、Ｌレベルとなり、検出電圧もＬレベル
となる。

また、ダミーメモリートランジスタ５のしきい値電位
が0V以下となった場合は、ダミーメモリートランジスタ
５はオン状態となり、ダミーソースラインDSLの電位は
低下する。この場合、Pchトランジスタ９の電流供給能
力を、ダミーメモリートランジスタ５、Nchトランジス
タ17のそれよりも十分小さく設定しておく。すると、DS
Lの電位が下がり、Nchトランジスタ54のしきい値電位よ
りも低くなったところで、しきい値電位検出回路50内の
電位V2はＨレベルとなり、検出信号もＨレベルとなる。
従って、検出信号のＬレベルからＨレベルの切り替わり
によりダミーメモリートランジスタ５のしきい値電位を
検出することができることになる。

（６）第６の実施例図14は本発明の第６の実施例を示す回路図である。こ
こで図11と同じ記号のものは同一のものである。28〜31
はNchトランジスタであり、しきい値電位検出回路32を
構成している。次に、本第６の実施例を図15の電位図を
用いて説明する。

次に消去動作を説明する。消去動作は消去信号をＨレ
ベル、ベリファイ信号をＬレベルとすることで第５の実
施例と同様の動作で行われる。

消去動作の後でメモリートランジスタのしきい値がど
の程度まで下がったのかを調べるためにベリファイ動作
を行う。次にこれを説明する。ベリファイ動作では、図
15に示すように、消去信号をＬレベル、ベリファイ信号
をＨレベルにすることでトランジスタ６、８、24、28、
31をオン状態、７、９をオフ状態にする。また、書き込
み消去制御回路11はビットラインBL1、BL2、DBLに何も
電位を供給しない状態にし、Ｘデコーダー回路10はワー
ドラインWL1、WL2に各々GNDレベル、DWLに何も電位を供
給しない状態になるようにする。またNchトランジスタ2
9〜31の電流供給能力をNchトランジスタ28のそれよりも
十分大きく設定し、電源電圧Vddに依存しない定常的な
電位V3をダミーワードラインDWLに印加する。すると、
ダミーメモリートランジスタ５のしきい値電位がV3以上
の場合、ダミーメモリートランジスタ５はオフとなる。
この結果、しきい値電位検出回路32内の電位V2はPchト
ランジスタ25のプルアップによりＨレベルとなり、検出
信号はＬレベルとなる。

一方、ダミーメモリートランジスタ５のしきい値電位
がV3より小さい場合は、ダミーメモリートランジスタ５
はオン状態となる。この場合、トランジスタ25の電流供
給能力は、トランジスタ５、８、24のそれよりも十分小
さくなるよう設定されている。従って、しきい値電位検
出回路32内の電位V2はＬレベルとなり、検出信号はＨレ
ベルとなる。この結果、検出信号のＬレベルからＨレベ
ルへの切り替わりによりダミーメモリートランジスタ５
のしきい値電位を検出することができることとなる。

ここでVpp2電位をVpp電位よりも低い電位に設定にし
ておくと、ダミーメモリートランジスタ５のしきい値電
位の変化速度がメモリートランジスタ１〜４のしきい値
電位のいずれの変化速度よりも遅くなる。したがって、
ダミーメモリートランジスタ５のしきい値電位のみを検
出、つまりベリファイしておけば、メモリートランジス
タ１〜４のしきい値がある設定電位以下に低下したかど
うかを保証でき、消去し過ぎによる過剰消去動作も事前
に防止することかできる。

尚、本第６の実施例では、メモリートランジスタと異
なるしきい値電位の変化速度を有するダミーメモリート
ランジスタを得る為に、ソース電位の値を変更したが、
例えばダミーメモリートランジスタのソース電位の印加
開始時間を変更する、フローティングゲート電極に何も
電子が無いイニシャル時のしきい値電位を変更する、コ
ントロールゲート電極とフローティングゲート電極との
容量値を変更する、等で得ることも可能であり、その場
合でも本第６の実施例の動作から同様の効果が有ること
は容易に推測できるであろう。

また、第５、第６の実施例では、ダミーメモリートラ
ンジスタが１つのみの場合について説明したが、これに
ついても、前記第２の実施例と同じように、複数のダミ
ーメモリートランジスタを設ける構成としてもよい。図
16には、その一例が示されている。

図16に示す回路では、図14に示す回路に、新たに、ダ
ミーメモリートランジスタ105、205、しきい値電位検出
回路132、232、定電位回路35、135、235、Nchトランジ
スタ８、108、208、Pchトランジスタ９、109、209を付
加した構成の回路である。

ダミーメモリートランジスタ５、105、205は、それぞ
れ、ソース領域に付加される電位がVPP1H、VPP1L、VPP1
Gと異なっており（Vpp1G＞Vpp1H＞Vpp1L）、これによ
り、それぞれのダミーメモリートランジスタのしきい値
電位の変化速度が異なって設定されている。但し、Vpp1
Gについては、Vpp1G＝Vpp1Hとする構成としてもよい。

定電位回路35、135、235は、例えば、図14に示す実施
例においてNchトランジスタ28、29、30で構成される定
電位回路とほぼ同様の構成のものを用いる。但し、定電
位の値としては、例えば定電位回路235が0V、定電位回
路35が1.0V、定電位回路135が3.5Vの定電位を出力する
よう構成されている。また、しきい値電位検出回路13
2、232の構成は、しきい値電位検出回路32とほぼ同様の
回路構成のものを用いる。

このような回路構成とすることにより、しきい値電位
を種々のレベルでチェックすることが可能となる。例え
ば、ベリファイ動作時にしきい値電位検出回路32の検出
信号Ｈをモニタすることにより、メモリートランジスタ
１〜４のしきい値電位が1.0V以下になったか否かをチェ
ックできることになる。また、ベリファイ動作時にしき
い値電位検出回路132の検出信号Ｌをモニタすることに
より、メモリートランジスタ１〜４のしきい値電位が3.
5V以下になったか否かをチェックできることになる。同
様に、ベリファイ動作時にしきい値電位検出回路232の
検出信号Ｇをモニタすることにより、メモリートランジ
スタ１〜４のしきい値電位が0V以下になったか否か、即
ち、過剰消去になったか否かをチェックできることにな
る。

このように種々のレベルのしきい値電位をチェックし
ながらベリファイ動作を行うことにより、しきい値電位
の適正化を非常に高精度に行うことが可能となる。これ
により、例えば、メモリートランジスタのしきい値電位
が低電圧化等して、マージン幅が少なくなった場合で
も、従来と変わりなく、しきい値電位を適正な範囲に収
めることが可能となる。しかも、本実施例は、このよう
に高精度なベリファイ動作が可能となるにも関わらず、
ダミーメモリートランジスタの変化速度の変更は、供給
電源の変更等の簡易な手法により行えるという大きな有
利点をもっている。

なお、本発明は上記実施例に限定されるものではな
く、本発明の要旨の範囲内で様々の変形実施が可能であ
る。

例えば、本実施例では、書き込み動作時に、ホットエ
レクロンによりフローティングゲート電極に電子を注入
し、消去動作時にトンネル電流により電子を放出する例
について説明したが、本発明はこれに限られるものでは
ない。即ち、ホットエレクトロンまたはトンネル電流の
別を問わず、少なくとも、フローティングゲート電極へ
の電子の放出・注入によりしきい値電位を調整できるも
のであれば、各種のメモリーセルに適用できる。また、
書き込み動作、消去動作の呼び名も全く問わず、電子の
放出・注入の相手先は、ドレイン領域、ソース領域、半
導体基板の別を問わない。従って、例えば、図17
（Ａ）、（Ｂ）あるいは（Ｃ）（Ｄ）に示す構成のメモ
リーセルにも適用できる。即ち、図17（Ａ）、（Ｃ）で
は、トンネル電流により、電子をドレイン領域に放出す
ることにより書き込み動作を行っており、図17（Ｂ）、
（Ｄ）では、同様にトンネル電流により半導体基板から
電子を注入することにより消去動作を行っている。この
ような場合でも、本発明は、当然適用できることにな
る。

Claims

(57)【特許請求の範囲】

【請求項１】フローティングゲート電極と、コントロー
ルゲート電極と、第１、第２の拡散層とを備え、前記フ
ローティングゲート電極に対する電子の放出動作により
データの記憶を行うメモリートランジスタを含んで成る
不揮発性半導体装置において、前記メモリートランジスタよりも速いしきい値電位の変
化速度が設定された第１のダミーメモリートランジスタ
と、前記メモリートランジスタよりも遅いしきい値電位の変
化速度が設定された第２のダミーメモリートランジスタ
と、前記メモリートランジスタの電子の放出動作時に、前記
第１のダミーメモリートランジスタに電子の放出動作を
行わせる手段と、前記メモリートランジスタの電子の放出動作時に、前記
第２のダミーメモリートランジスタに電子の放出動作を
行わせる手段と、電子の放出動作時に、前記第１のダミーメモリートラン
ジスタのしきい値電位を検出し、前記第１のダミーメモ
リートランジスタのしきい値電位が第１の検出電位にな
った場合に第１の検出信号を出力する手段と、電子の放出動作後、前記第２のダミーメモリートランジ
スタのしきい値電位を検出し、前記第２のダミーメモリ
ートランジスタのしきい値電位が第２の検出電位になっ
た場合に第２の検出信号を出力する手段と、前記第１の検出信号が出力され且つ前記第２の検出信号
が出力された場合に、前記メモリートランジスタの電子
の放出動作を停止する手段とを備えることを特徴とする
不揮発性半導体装置。
【請求項２】フローティングゲート電極と、コントロー
ルゲート電極と、第１、第２の拡散層とを備え、前記フ
ローティングゲート電極に対する電子の放出動作により
データの記憶を行うメモリートランジスタを含んで成る
不揮発性半導体装置において、前記メモリートランジスタよりも速いしきい値電位の変
化速度が設定された第１のダミーメモリートランジスタ
と、前記メモリートランジスタよりも遅いしきい値電位の変
化速度が設定された第２のダミーメモリートランジスタ
と、前記メモリートランジスタの電子の放出動作時に、前記
第１のダミーメモリートランジスタに電子の放出動作を
行わせる手段と、前記メモリートランジスタの電子の放出動作時に、前記
第２のダミーメモリートランジスタに電子の放出動作を
行わせる手段と、電子の放出動作時に、しきい値電位をモニタするベリフ
ァイ動作時に、前記第１のダミーメモリートランジスタ
のしきい値電位を検出し、前記第１のダミーメモリート
ランジスタのしきい値電位が第１の検出電位になった場
合に、前記メモリートランジスタのしきい値電位のチェ
ックのためにモニタされる第１の検出信号を出力する手
段と、電子の放出動作後、しきい値電位をモニタするベリファ
イ動作時に、前記第２のダミーメモリートランジスタの
しきい値電位を検出し、前記第２のダミーメモリートラ
ンジスタのしきい値電位が第２の検出電位になった場合
に、前記メモリートランジスタのしきい値電位のチェッ
クのためにモニタされる第２の検出信号を出力する手段
とを備えることを特徴とする不揮発性半導体装置。
【請求項３】請求項１又は２において、前記第１、第２のダミーメモリートランジスタのしきい
値電位の変化速度の設定が、前記第１、第２のダミーメ
モリートランジスタの第１の拡散層と第２の拡散層のい
ずれか一方に対する印加電位が変更されることにより設
定されることを特徴とする不揮発性半導体装置。
【請求項４】請求項１又は２において、前記第１、第２のダミーメモリートランジスタのしきい
値電位の変化速度の設定が、前記第１、第２のダミーメ
モリートランジスタの第１の拡散層と第２の拡散層のい
ずれか一方に対する印加電位の印加開始時間が変更され
ることにより設定されることを特徴とする不揮発性半導
体装置。
【請求項５】請求項１又は２において、前記第１、第２のダミーメモリートランジスタのしきい
値電位の変化速度の設定が、前記第１、第２のダミーメ
モリートランジスタのイニシャル時のしきい値電位が変
更されることにより設定されることを特徴とする不揮発
性半導体装置。
【請求項６】請求項１又は２において、前記第１、第２のダミーメモリートランジスタのしきい
値電位の変化速度の設定が、前記ダミーメモリートラン
ジスタのフローティングゲート電極とコントロールゲー
ト電極の容量値が変更されることにより設定されること
を特徴とする不揮発性半導体装置。
【請求項７】請求項１乃至６のいずれかにおいて、前記第１、第２のダミーメモリートランジスタのしきい
値電位を検出する手段は、前記第１、第２のダミーメモ
リートランジスタの第１の拡散層と第２の拡散層のいず
れか一方に電位を印加することで前記しきい値電位を検
出する手段であることを特徴とする不揮発性半導体装
置。
【請求項８】請求項１乃至６のいずれかにおいて、前記第１、第２のダミーメモリートランジスタのしきい
値電位を検出する手段は、前記第１、第２のダミーメモ
リートランジスタの前記第１の拡散層と前記第２の拡散
層のいずれか一方の電位を検出することで前記しきい値
電位を検出する手段であることを特徴とする不揮発性半
導体装置。
【請求項９】請求項１乃至６のいずれかにおいて、前記第１、第２のダミーメモリートランジスタのしきい
値電位を検出する手段は、前記第１、第２のダミーメモ
リートランジスタの前記第１の拡散層と前記第２の拡散
層との間に流れる電流を検出することで前記しきい値電
位を検出する手段であることを特徴とする不揮発性半導
体装置。