JPH09213090A

JPH09213090A - 不揮発性半導体記憶装置

Info

Publication number: JPH09213090A
Application number: JP2082096A
Authority: JP
Inventors: Yasuji Yamagata; 保司山縣; Masakazu Amauchi; 正和天内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-02-07
Filing date: 1996-02-07
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】ドレインディスターブ現象の発生を防止する
際に未書込みメモリセルのしきい値電圧変動を小さく
し、かつ、選択ビット線の電位変動を小さくした不揮発
性半導体記憶装置を提供すること。【解決手段】ソース線ＳＬ₁′，ＳＬ₂′，Ｓ
Ｌ₃′，ＳＬ₄′を各ワード線ＷＬ₁，ＷＬ₂，Ｗ
Ｌ₃，ＷＬ₄に平行に設け、かつ個別的に選択可能にす
る。メモリセルＣ₁₁にデータを書込む場合、選択ワード
線ＷＬ₁の電位を高電圧Ｖ_ppとし、非選択ワード線ＷＬ
₂，ＷＬ₃，ＷＬ₄の各電位をドレインディスターブ防
止電圧たとえば高電圧Ｖ_ppの中間電圧Ｖ_pp／２とする。
また、選択ビット線ＢＬ₁の電位をＶ_ppより低いＶ_ddと
し、非選択ビット線ＢＬ₂，ＢＬ₃，ＢＬ₄をオープン
状態とする。さらに、選択ソース線ＳＬ₁の電位を接地
電位ＧＮＤとし、非選択ソース線ＳＬ₂，ＳＬ₃，ＳＬ
₄をオープン状態とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置、たとえば、電気的に書込み可能、電気的一括消去
可能な不揮発性半導体記憶装置（フラッシュＥ²ＰＲＯ
Ｍ）に関する。

【０００２】一般に、不揮発性メモリセルにおいては、
図９に示すごとく、たとえば、Ｐ^-型シリコン単結晶基
板１００１上のフィールド酸化層１００２に囲まれた領
域に、Ｎ⁺型不純物拡散層としてソース領域１００３Ｓ
及びドレイン領域１００３Ｄを形成し、これらの領域１
００３Ｓ、１００３Ｄ間のチャネル領域上にフローティ
ングゲート１００４及びコントロールゲート１００５を
形成する。このとき、フローティングゲート１００４及
びコントロールゲート１００５は絶縁層１００６によっ
て電気的に絶縁されている。また、フローティングゲー
ト１００４直下の絶縁層は、特に６０〜２００Åと薄
く、トンネル絶縁層と称される。

【０００３】図１３の不揮発性メモリセルの動作を図１
４を参照して説明する。

【０００４】データの書込みは、図１４の（Ａ）に示す
ごとく、ソース領域１００３を接地し、ドレイン領域１
００３Ｄに高電圧Ｖ_ddを印加し、コントロールゲート１
００５に高電圧Ｖ_ppを印加する。なお、電圧Ｖ_ppはたと
えば約６〜１２Ｖであり、Ｖ_ddはＶ_ppより小さく、たと
えば、ＭＯＳトランジスタのしきい低電圧分だけ小さ
い。この結果、ドレイン領域１００３Ｄ近傍でのインパ
クトイオニゼーションによって発生した電子がフローテ
ィングゲート１００４に注入することにより書込みが行
われる。

【０００５】データの読出しは、図１４の（Ｂ）に示す
ごとく、ソース領域１００３Ｓを接地し、コントロール
ゲート１００５に電圧Ｖ_cc（たとえば約５Ｖ）を印加す
る。この結果、フローティングゲート１００４中の電子
の量に応じてドレイン領域１００３Ｄの電位が変化し、
これにより、読出しが行われる。

【０００６】データの消去は、図１４の（Ｃ）に示すご
とく、ソース領域１００３Ｓに高電圧Ｖ_ppを印加し、ド
レイン領域１００３Ｄ及びコントロールゲート１００５
を接地する。なお、ドレイン領域１００３Ｄはオープン
状態としてもよい。これにより、電子をフローティング
ゲート１０４よりソース領域１００３Ｓにトンネル放出
し、これにより、消去が行われる。

【０００７】図１５は図１３の不揮発性メモリセルを用
いた従来のノア型不揮発性半導体記憶装置を示す回路図
であって、４つの線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄，
及びこれらワード線に垂直に４つのビット線ＢＬ₁，Ｂ
Ｌ₂，ＢＬ₃，ＢＬ₄及び４つのソース線ＳＬ₁，ＳＬ
₂，ＳＬ₃，ＳＬ₄を設けてある。メモリセルアレイ１
は、ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄，ビット
線ＢＬ₁，ＢＬ₂，ＢＬ₃，ＢＬ₄，ソース線ＳＬ₁，
ＳＬ₂，ＳＬ₃，ＳＬ₄の間に設けたメモリセルＣ₁₁，
Ｃ₁₂，…，Ｃ₄₄よりなる。この場合、各メモリセルのソ
ースはソース線ＳＬ₁，ＳＬ₂，ＳＬ₃，ＳＬ₄を介し
てソース回路２に共通接続され、ドレインはビット線Ｂ
Ｌ₁，ＢＬ₂，ＢＬ₃，ＢＬ₄の１つに接続され、コン
トロールゲートはワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，Ｗ
Ｌ₄に接続されている。

【０００８】消去モード時には、ソース回路２はメモリ
セルＣ₁₁，Ｃ₁₂，…，Ｃ₄₄の各ソースに電圧Ｖ_ppを印加
し、他方、非消去モード時には、ソース回路２はＧＮＤ
（＝０Ｖ）をメモリセルＣ₁₁，Ｃ₁₂，…，Ｃ₄₄の各ソー
スに電圧Ｖ_ppを印加する。ソース回路２の詳細について
は後述する。

【０００９】行選択回路３は行アドレス信号Ａ₁，Ａ₂
及びこれらの反転信号Ａ₁′，Ａ₂′を受けてワード線
ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄の１つを選択する。選
択されたワード線の電位は、書込みモード時にＶ_pp、読
出しモード時にＶ_ccにされる。また、消去モード時（Ｅ
Ｒ＝“１”）には、ＧＮＤにされる。行選択回路３の詳
細については後述する。

【００１０】ビット線ＢＬ₁，ＢＬ₂，ＢＬ₃，ＢＬ₄
は列スイッチング回路４のスイッチングトランジスタＱ
_c1，Ｑ_c2，Ｑ_c3，Ｑ_c4に接続されている。

【００１１】列選択回路５は列アドレス信号Ｂ₁，Ｂ₂
及びこれらの反転信号Ｂ₁′，Ｂ₂′を受けて列選択線
ＣＬ₁，ＣＬ₂，ＣＬ₃，ＣＬ₄の１つを選択する。選
択された列選択線の電位は、書込みモード時にＶ_pp、読
出しモード時にＶ_ccにされる。また、消去モード時（Ｅ
Ｒ＝“１”）には、ＧＮＤにされる。列選択回路５の詳
細については後述する。

【００１２】ビット線ＢＬ₁，ＢＬ₂，ＢＬ₃，ＢＬ₄
はスイッチングトランジスタＱ_c1，Ｑ_c2，Ｑ_c3，Ｑ_c4を
介してライトアンプ６及び電流検出型センスアンプ７に
接続されている。ライトアンプ６の詳細については後述
する。

【００１３】制御回路８はライト／リード信号Ｗ／Ｒ等
を受けて消去モード信号ＥＲをソース回路２、行選択回
路３及び列選択回路５を供給し、また、書込みモード信
号であるプログラム信号ＰＧを電圧発生回路９に供給す
る。

【００１４】電圧発生回路９は電圧Ｖ_pp／Ｖ_ccを発生す
る。但し、ＰＧ＝“１”のとき、Ｖ_pp／Ｖ_cc＝Ｖ_pp であり、ＰＧ＝“０”のとき、Ｖ_pp／Ｖ_cc＝Ｖ_cc である。電圧Ｖ_pp／Ｖ_ccは行選択回路３及び列選択回路
５に供給される。電圧発生回路９の詳細は後述する。

【００１５】図１６は図１のソース回路２の詳細な回路
図である。ソース回路２は、電圧Ｖ_ppを電源とするイン
バータ２０１、電圧Ｖ_ccを電源とするインバータ２０
２、Ｐチャネル型エンハンスメントトランジスタ２０
３、及びＮチャネル型エンハンスメントトランジスタ２
０４よりなる。消去モード（ＥＲ＝“１”）のときに
は、トランジスタ２０３がオン、トランジスタ２０４が
オフとなり、この結果、メモリセルＣ₁₁，Ｃ₁₂，…，Ｃ
₄₄の各ソースに電位はＶ_ppとなる。他方、非消去モード
（ＥＲ＝“０”）のときには、トランジスタ２０４がオ
ン、トランジスタ２０３がオフとなり、この結果、メモ
リセルＣ₁₁，Ｃ₁₂，…，Ｃ₄₄の各ソースに電位はＧＮＤ
となる。

【００１６】図１７は図１５の行選択回路（列選択回路
５も同様）の詳細な回路図である。すなわち、行選択回
路３（列選択回路５）は、ワード線ＷＬ₁，ＷＬ₂，Ｗ
Ｌ₃，ＷＬ₄（列選択線ＣＬ₁，ＣＬ₂，ＣＬ₃，ＣＬ
₄）に対してナンド型論理回路３１，３２，３３，３４
を有する。たとえば、ナンド型論理回路３１は、アドレ
ス信号Ａ₁，Ａ₂（Ｂ₁，Ｂ₂）を受けるナンド型論理
回路３１１、電圧Ｖ_ccを電源とするインバータ３１２、
電圧Ｖ_pp／Ｖ_ccを電源とするインバータ３１３及びＰチ
ャネル型エンハンスメントトランジスタ３１４及びＮチ
ャネル型エンハンスメントトランジスタ３１４′よりな
る。また、ナンド回路３１１は消去モード信号ＥＲの反
転信号をもインバータ３００を介して受けている。従っ
て、消去モード時（ＥＲ＝“１”）には、すべてのナン
ド回路３１１、３２１、３３１、３４１はディセーブル
となり、この結果、ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，
ＷＬ₄（列選択線ＣＬ₁，ＣＬ₂，ＣＬ₃，ＣＬ₄）の
電位はＧＮＤトなる。この場合、ビット線ＢＬ₁，ＢＬ
₂，ＢＬ₃，ＢＬ₄はオープン状態となる。他方、書込
みモード時（ＥＲ＝“０”，ＰＧ＝“１”）には、ナン
ド回路３１１，３２１，３３１，３４１の１つの出力が
ＧＮＤとなり、つまり、インバータ３１２，３２２，３
３２，３４２の１つの出力がハイレベルとなる。この結
果、ワード線ＷＬ₁，ＷＬ₂，ＷＬ₃，ＷＬ₄（列選択
線ＣＬ₁，ＣＬ₂，ＣＬ₃，ＣＬ₄）の１つの電位がＶ
_pp／Ｖ_cc＝Ｖ_ppとなる。また、読出しモード時（ＥＲ＝
“０”，ＰＧ＝“０”）にも、ナンド回路３１１，３２
１，３３１，３４１の１つの出力がＧＮＤとなり、つま
り、インバータ３１２，３２２，３３２，３４２の１つ
の出力がハイレベルとなる。この場合は、ワード線ＷＬ
₁，ＷＬ₂，ＷＬ₃，ＷＬ₄（列選択線ＣＬ₁，Ｃ
Ｌ₂，ＣＬ₃，ＣＬ₄）の１つの電位がＶ_pp／Ｖ_cc＝Ｖ
_ccとなる。

【００１７】図１８は図１５のライトアンプ６の詳細な
回路図である。ライトアンプ６は、プログラム信号ＰＧ
及び入力データ信号ＤＩを受けるナンド回路６０１、電
圧Ｖ_ccを電源とするインバータ６０２、電圧Ｖ_ppを電源
とするインバータ６０３、Ｐチャネル型エンハンスメン
トトランジスタ６０４及びＮチャネル型エンハンスメン
トトランジスタ６０５，６０６よりなる。従って、ＰＧ
＝ＤＩ＝“１”のときのみ、インバータ６０２の出力は
ハイレベルとなり、従ってトランジスタ６０５のゲート
電位はＶ_ppとなるため、トランジスタ６０５の出力はＶ
_ppよりトランジスタ６０５のしきい値電圧分低い電圧よ
りも低い電圧Ｖ_ddとなり、書込みが行われることにな
る。ここで、Ｖ_dd＜Ｖ_ppであり、例えばＶ_dd＝０〜６Ｖ
である。

【００１８】図１９は図１５の電圧発生回路９の詳細な
回路図である。すなわち、電圧発生回路９は電圧Ｖ_pp源
に接続されたＮチャネル型インハンスメントトランジス
タ９０１及び電圧Ｖ_cc源に接続されたＮチャネル型デプ
レッショントランジスタ９０２を有する。トランジスタ
９０１はＶ_ppより高い電圧を発生するポンプ回路９０３
によって制御され、他方、トランジスタ９０２はインバ
ータ９０４によって制御される。また、ポンプ回路９０
３及びインバータ９０４は共にプログラム信号ＰＧによ
って制御される。従って、ＰＧ＝“１”のとき、トラン
ジスタ９０１がオンとなり、この結果、Ｖ_pp／Ｖ_cc＝Ｖ
_ppとなる。他方、ＰＧ＝“０”のときに、トランジスタ
９０２がオンとなり、この結果、Ｖ_pp／Ｖ_cc＝Ｖ_ccとな
る。

【００１９】図１５の不揮発性半導体記憶装置において
は、データの書込み時に、非選択メモリセルにおいてい
わゆるドレインディスターブ現象が発生する。たとえ
ば、メモリセルＣ₁₁にデータを書込む際に非選択メモリ
セルＣ₂₁，Ｃ₃₁，Ｃ₄₁にドレインディスターブ現象が発
生する可能性がある。すなわち、メモリセルＣ₁₁にデー
タを書込む際には、ソース線ＳＬ₁の電位はＧＮＤにさ
れ、ビット線ＢＬ₁の電位はＶ_dd（Ｖ_ppより少し小さ
い）とされる。この結果、メモリセルＣ₁₁と同一ビット
線ＢＬ₁及びソース線ＳＬ₁に接続された非選択メモリ
セルＣ₂₁，Ｃ₃₁，Ｃ₄₁にドレインディスターブ現象が発
生する可能性がある。

【００２０】図２０の（Ａ）を参照して既書込みメモリ
セルをたとえばＣ₂₁のドレインディスターブ現象の発生
原理を説明する。この場合、フローティングゲート１０
０４に電子が蓄積されている。ソース１００３Ｓ及びコ
ントロールゲート１００５にＧＮＤが印加され、ドレイ
ンにＶ_ddが印加されているので、ドレイン空乏層Ｘ内の
高電界によるウィークアバランシェ効果により電子正孔
対が発生する。従って、矢印Ｘ１に示すごとく、正孔の
一部が垂直方向の電界によりトンネル絶縁層の障壁を越
えてフローティングゲート１００５中に注入される。こ
の結果、フローティングゲート１００５中に蓄積されて
いた電子の量が減少する。また、フローティングゲート
１００４とドレイン領域１００３Ｄとの間のトンネル絶
縁層に高電界が印加されるので、矢印Ｘ２に示すごと
く、ファウラ・ノートハイムトンネリング効果によりフ
ローティングゲート１００４中の電子がドレイン領域１
００３Ｄに放出される。この結果、やはり、フローティ
ングゲート１００４中に蓄積されていた電子の量は減少
する。従って、図２１に示すごとく、しきい値電圧Ｖ_th
（Ｖ）は、メモリセルアレイの書込み動作中に各メモリ
セルが受けるドイレンディスターブストレス時間（以
下、単にストレス印加時間）ｔの経過と共に低下する。
この結果、ストレス印加時間ｔ＝ｔ₁のときに、しきい
値電圧Ｖ_thは未書込みメモリセルのしきい値電圧と同一
レベルとなり、データが変化することになる。

【００２１】図２０の（Ｂ）を参照して未書込みメモリ
セルたとえばＣ₂₁のドレインディスターブ現象の発生原
理を説明する。つまり、フローティングゲート１００４
中には電子は蓄積されない。この場合、ドレイン領域１
００３Ｄとフローティングゲート１００４との間の容量
結合によりフローティングゲート１００４の電位が持ち
上がる（参照：特開昭５７−１５０１９２号公報はこの
持ち上がり現象がビット線電圧を低下させ書込み障害さ
せる原因として普及）。この結果、矢印Ｙ１に示すごと
く、電子がチャネル中を流れ始める。この電子がドレイ
ン空乏層Ｙの中に飛んでインパクトイオンニゼーション
効果により電子正孔対が発生する。従って、矢印Ｙ２に
示すごとく、正孔の一部が垂直方向の電界によりトンネ
ル絶縁層の障壁を越えてフローティングゲート１００４
中に注入される。この結果、フローティングゲート１０
０４中の電子の量が低下し、図２１の未書込みメモリセ
ルの実線に示すごとく、しきい値電圧Ｖ_thは低下する。
なお、垂直電界の向きによっては、矢印Ｙ３に示すごと
く、電子の一部がフローティングゲート１００４中に注
入されることがある。この場合は、図２１の点線に示す
ごとく、しきい値電圧Ｖ_thは上昇する。このように、未
書込みメモリセルにおいては、しきい値電圧Ｖ_thが低下
してノーマリオン状態となり、メモリセルアレイ１が正
常に動作しなくなる。

【００２２】なお、上述のストレス印加時間ｔは、１メ
モリセル当たりの書込み時間×１ビット線に接続された
メモリセル数によって与えられる。

【００２３】上述のドレインディスターブ現象はノア構
成フローティングゲート型不揮発性半導体記憶装置に共
通に発生するが、トンネル絶縁層を有するフラッシュＥ
²ＰＲＯＭにおいてはドレイン空乏層に電界集中が著し
いのでドレインディスターブ現象は特に顕著となる。こ
のようなドレインディスターブ現象は、通常、書込み時
のドレイン電圧つまり選択ビット線電圧Ｖ_ddを十分に低
くすれば回避できるが、近年、メモリセルアレイの高集
積化によるストレス印加時間の増大、メモリセルの微細
化、トンネル絶縁層の薄膜化等によるドレイン空乏層内
電界の増大により選択ビット線電圧Ｖ_ddの低下のみでは
回避できなくなってきた。

【００２４】上述のドレインディスターブ現象をさらに
防止するために、図２２に示すごとく、メモリセルＣ₁₁
を選択して書込む場合、選択ワード線ＷＬ₁の電位をＶ
_ppとし、非選択ワード線ＷＬ₂，ＷＬ₃，ＷＬ₄の電位
をドレインディスターブ防止電圧たとえば中間電圧Ｖ_pp
／２とする（参照：特開昭６４−３２４９４号公報、特
開平２−１１７１７６号公報）。従って、非選択メモリ
セルＣ₂₁，Ｃ₃₁，Ｃ₄₁ のドレイン空乏層内の電界を緩和
し、かつフローティングゲートとドレイン領域との間の
電界を緩和し、これにより、ドレインディスターブ現象
の発生が抑制される。

【００２５】

【発明が解決しようとする課題】しかしながら、図２２
に示す従来の書込み方法では、未書込みメモリに対して
は完全に有効でない。

【００２６】第１に、図２４に示すごとく、未書込みメ
モリセルにおいて、たとえば、非選択ワード線の電圧を
Ｖ_gとすれば、Ｖ_g＝０Ｖでは、正孔がフローティング
ゲートに注入されてしきい値電圧Ｖ_thは低下し、逆に、
Ｖ_g＝２Ｖでは電子がフローティングゲートに注入され
しきい値電圧Ｖ_thは上昇する。また、最適条件とされる
Ｖ_g＝１Ｖにおいても、ストレス印加時間ｔが１ｓでは
変化しないものの、それ以前及びその後に経時的に、変
動するという課題がある。

【００２７】第２に、未書込みメモリセルにおいても、
チャネル電流は流れる。従って、１ビット線当たりのメ
モリセル数が大きい場合には、選択ビット線から非選択
の未書込みメモリセルを介して流れる電流は増大し、選
択ビット線の電位が低下する。この場合、非選択の未書
込みメモリセル数が少ないときにもスナップバック（負
性抵抗発生）状態となってやはり選択ビット線の電位は
低下する。この結果、選択メモリセルへの書込みが困難
となるという課題がある。なお、選択ビット線から非選
択の未書込みメモリセルを介して流れる電流を低減する
ために、図２５に示すごとく、ソース線ＳＬ₁，Ｓ
Ｌ₂．ＳＬ₃，ＳＬ₄にも中間電圧Ｖ_pp／２を印加する
ことも考えられるが、この場合には、書込み速度が低下
するので好ましくない。

【００２８】また、特開平５−２７４８９４に開示され
ているように、ソース線もブロック毎に分離し非選択ブ
ロックにのみ緩和電圧（中間電圧）を加えるという方法
も考えられる。

【００２９】これを模式的に図２３に示す。ここではワ
ード線一本分を最小単位ブロックとみなした。メモリセ
ルＣ₁₁に書込む時、非選択のソース線ＳＬ₂，ＳＬ₃，
ＳＬ₄にも中間電圧（Ｖ_pp／２）を印加する。

【００３０】しかしながら、この方法ではワード線のみ
ならず、ソース線にも２種類以上の異なる電圧を供給す
る手段が必要となり、回路構成の複雑化、ひいては回路
面積の増大を招く。

【００３１】従って、本発明の目的は、未書込みメモリ
セルのしきい値電圧変動を小さくし、かつ、選択ビット
線の電位変動を小さくした不揮発性半導体記憶装置を提
供することにある。

【００３２】本発明の別の目的は、ソース線にも中間電
圧を印加することなく、すなわち回路構成を複雑化する
ことなく上記目的を実現する手段を提供することにあ
る。

【００３３】

【課題を解決するための手段】上述の課題を解決するた
めに本発明は、図１に示すごとく、ソース線ＳＬ₁′，
ＳＬ₂′，ＳＬ₃′，ＳＬ₄′を各ワード線ＷＬ₁，Ｗ
Ｌ₂，ＷＬ₃，ＷＬ₄に平行に設け、かつ個別的に選択
可能にする。メモリセルＣ₁₁にデータを書込む場合を想
定する。この場合、選択ワード線ＷＬ₁の電位を高電圧
Ｖ_ppとし、非選択ワード線ＷＬ₂，ＷＬ₃，ＷＬ₄の各
電位をドレインディスターブ防止電圧たとえば高電圧Ｖ
_ppの中間電圧Ｖ_pp／２とする。また、選択ビット線ＢＬ
₁の電位をＶ_ppより低いＶ_ddとし、非選択ビット線ＢＬ
₂，ＢＬ₃，ＢＬ₄をオープン状態とする。さらに、選
択ソース線ＳＬ₁′の電位を接地電位ＧＮＤとし、非選
択ソース線ＳＬ₂′，ＳＬ₃′，ＳＬ₄′をオープン状
態とする。

【００３４】上述の手段によれば、図１において、非選
択メモリセルＣ₂₁，Ｃ₃₁，Ｃ₄₁は選択ビット線ＢＬ₁に
接続されているので、ドレインディスターブ現象の発生
を受ける。しかし、非選択メモリセルＣ₂₁，Ｃ₃₁，Ｃ₄₁
のワード線ＷＬ₂，ＷＬ₃，ＷＬ₄には中間電圧Ｖ_pp／
２が印加されている。従って、メモリセルＣ₂₁が既書込
みメモリセルの場合、ドレイン空乏層内電界が緩和さ
れ、また、フローティングゲートとドレイン領域との間
の電界が緩和され、この結果、ドレインディスターブ現
象が抑制される。その結果、図２の（Ａ）に示すごと
く、非選択ワード線ＢＬ₁のドレインディスターブ電圧
が３Ｖ越えても、ドレインディスターブ現象の発生は抑
制される。他方、メモリセルＣ₂₁が未書込みメモリセル
の場合、非選択ソース線ＳＬ₂がオープン状態となって
いるので、チャネル電流は抑制され、やはり、ドレイン
ディスターブ現象の発生は図２の（Ａ）に示すごとく抑
制される。

【００３５】また、この時非選択セルのソース線に対し
て、単にオープン状態とすればよいのであって特に何ら
かの電圧を供給する必要はない。

【００３６】なお、図２の（Ｂ）に示すごとく、未書込
みメモリセルでは、ストレス印加時間ｔが１ｓ程度でも
しきい値電圧Ｖ_thは変動しない。また、既書込みメモリ
セルでも、ドレインディスターブ防止電圧Ｖ_gを４Ｖ程
度にすれば、ドレインディスターブ現象はほぼ完全に抑
制される。これにより、ドレインディスターブ寿命は従
来の１０００倍程度向上する。

【００３７】すなわち、非選択メモリセルにおいては、
既書込み状態、未書込み状態に関係なく、ドレインディ
スターブ現象は抑制される。

【００３８】

【発明の実施の形態】図３は本発明に係る不揮発性半導
体記憶装置の一実施例を示す回路図であって、図１の基
本構成を達成するために、ソース線ＳＬ₁′，Ｓ
Ｌ₂′，ＳＬ₃′，ＳＬ₄′は各ワード線ＷＬ₁′，Ｗ
Ｌ₂′，ＷＬ₃′，ＷＬ₄′に平行に設けられている。
また、書込時に非選択ワード線にドレインディスターブ
防止電圧としての中間電圧（ここでは一例としてＶ_pp／
２としている）を印加するために、書込みモード時にＧ
ＮＤの代わりにＶ_pp／２を発生する電圧発生回路１０を
設けている。更に、図１１のソース回路２の代わりに行
選択回路１１を設けてソース線ＳＬ₁′，ＳＬ₂′，Ｓ
Ｌ₃′，ＳＬ₄′の電位を個別的に制御している。

【００３９】始めに、電圧制御回路１０及び行選択回路
３′について説明する。

【００４０】図４は図３の電圧発生回路１０の詳細な回
路図である。すなわち、電圧発生回路１０は電圧Ｖ_pp／
２源に接続されたＮチャネル型ハンスメントトランジス
タ１０１及び電圧Ｖ_cc源に接続されたＮチャネル型デブ
レッショントランジスタ１０２を有する。トランジスタ
１０１はＶ_pp／２より高い電圧を発生するポンプ回路１
０３によって制御され、他方、トランジスタ１０２はイ
ンバータ１０４によって制御される。また、ポンプ回路
１０３及びインバータ１０４は共にプログラム信号ＰＧ
によって制御される。従って、ＰＧ＝“１”のとき、ト
ランジスタ１０１がオンとなり、この結果、Ｖ_pp／２／
ＧＮＤ＝Ｖ_pp／２となる。他方ＰＧ＝“０”のときに、
トランジスタ１０２がオンとなり、この結果、Ｖ_pp／２
／ＧＮＤ＝ＧＮＤとなる。

【００４１】図５は図３の行選択回路３′の詳細な回路
図てあって、ナンド型論理回路３１′，３２′，３
３′，３４′よりなる。各ナンド型論理回路３１′（３
２′，３３′，３４′）は、図１３のナンド型論理回路
３１のＮチャネル型トランジスタ３１４′（３２４′，
３３４′，３４４′）のソース電極が接地されているの
に対し、Ｎチャネル型トランジスタ３１４′（３２
４′，３３４′，３４４′）のソース電極が図３の電圧
発生回路１０の出力Ｖ_pp／２／ＧＮＤに接続されている
点で異なる。従って、消去モード時（ＥＲ＝“１”）に
は、すべてのナンド回路３１１，３２１，３３１，３４
１はディスエーブルとなり、この結果ワード線ＷＬ₁，
ＷＬ₂，ＷＬ₃，ＷＬ₄の電位はＧＮＤとなる。

【００４２】他方、書込み時（ＥＲ＝“０”，ＰＧ＝
“１”）には、インバータ３１２，３２２，３３２，３
４２の出力の１つたとえばインバータ３１２の出力がハ
イレベルとなり、また、ナンド回路３１１，３２１，３
３１，３４１の出力の３つたとえばナンド回路３２１，
３３１，３４１の出力がハイレベルとなる。この結果、
トランジスタ３１４がオンとなり、従って、ワード線Ｗ
Ｌ₁の電位は、Ｖ_pp／Ｖ_cc＝Ｖ_pp となる。また、トランジスタ３２４′，３３４′，３４
４′がオンとなり、従って、ワード線ＷＬ₂，ＷＬ′，
ＷＬ₄の電位は、Ｖ_pp／２／ＧＮＤ＝Ｖ_pp／２となる。

【００４３】同様に、読出しモード時（ＥＲ＝“０”，
ＰＧ＝“０”）にも、インバータ３１２，３２２，３３
２，３４２の出力の１つたとえばインバータ３１２の出
力がハイレベルとなり、また、ナンド回路３１１，３２
１，３３１，３４１の出力の３つたとえばナンド回路３
２１，３３１，３４１の出力がハイレベルとなる。この
結果、トランジスタ３１４がオンとなり、従って、ワー
ド線ＷＬ₁の電位は、Ｖ_pp／Ｖ_cc＝Ｖ_cc となる。また、トランジスタ３２４′，３３４′，３４
４′がオンとなり、従って、ワード線ＷＬ₂，ＷＬ′，
ＷＬ₄の電位は、Ｖ_pp／２／ＧＮＤ＝ＧＮＤとなる。

【００４４】このように、図３の行選択回路３′は、消
去モード時及び読出しモード時に図１１の行選択回路３
と同一の動作を行うが、書込みモード時には、選択ワー
ド線の電位をＶ_ppとし、非選択ワード線の電位をＶ_pp／
２とする点が異なる。

【００４５】次に、行選択回路１１について説明する。

【００４６】図１１は図３の行選択回路１１の詳細な回
路図である。

【００４７】行選択回路１１はソース線ＳＬ₁′，ＳＬ
₂′，ＳＬ₃′，ＳＬ₄′に対して回路１１１，１１
２，１１３，１１４を有する。例えば、回路１１１はア
ドレス信号Ａ₁，Ａ₂及び信号ＰＧＢを受けるノア回路
１１１１、ノア回路１１１１の出力信号及び消去モード
信号ＥＲを受けるノア回路１１１２、信号ＥＲＢ_ppを受
けるＰチャネル型エンハンスメントトランジスタ１１１
３、ノア回路１１１２の出力信号を受けるＮチャネル型
エンハンスメントトランジスタ１１１４からなる。ここ
で、信号ＰＧＢはプログラム信号ＰＧを受けるインバー
タ１１００の出力信号を、信号ＥＲＢ_ppは消去モード信
号ＥＲを受け、Ｖ_ppを電源とするインバータ１１０１の
出力信号を表している。

【００４８】ノア回路１１１１，１１２１，１１３１，
１１４１は書込みモード時（ＰＧ＝“１”，ＥＲ＝
“０”）のみイネーブル状態となっている。このモード
中トランジスタ１１１３，１１２３，１１３３，１１４
３はいずれもオフしており、例えばＡ₁＝Ａ₂＝“１”
であれば、トランジスタ１１１４はオンとなり、トラン
ジスタ１１２４，１１３４，１１４４はオフとなる。従
ってソース線ＳＬ₁′のみの電位がＧＮＤとなり、ソー
ス線ＳＬ₂′，ＳＬ₃′，ＳＬ₄′はオープン状態とな
る。

【００４９】尚、消去モード（ＰＧ＝“０”，ＥＲ＝
“１”）は、トランジスタ１１１３，１１２３，１１３
３，１１４３はいずれもオンとなり、トランジスタ１１
１４，１１２４，１１３４，１１４４はいずれもオフと
なるので、従ってソース線ＳＬ₁′，ＳＬ₂′，Ｓ
Ｌ₃′，ＳＬ₄′の電位はいずれもＶ_ppとなり、読出モ
ード時（ＰＧ＝ＥＲ＝“０”）は、トランジスタ１１１
３，１１２３，１１３３，１１４３はいずれもオフとな
り、トランジスタ１１１４，１１２４，１１３４，１１
４４がいずれもオンとなるので、従ってソース線Ｓ
Ｌ₁′，ＳＬ₂′，ＳＬ₃′，ＳＬ₄′の電位はいずれ
もＧＮＤとなる。

【００５０】図１２の（Ａ）は図３の行選択回路１１の
他の例を示す回路図である。すなわち、行選択回路１１
はソース線ＳＬ₁′，ＳＬ₂′，ＳＬ₃′，ＳＬ₄′に
対して回路１１１′，１１２′，１１３′，１１４′を
有する。例えば、回路１１１′は、信号ＰＧＢ、及びワ
ード線ＷＬ₁の電位を受けるノア回路１１１１′、ノア
回路１１１１′の出力信号及び消去モード信号ＥＲを受
けるノア回路１１１２′、信号ＥＲＢ_ppを受けるＰチャ
ネル型エンハンスメントトランジスタ１１１３′、ノア
回路１１１２′の出力信号を受けるＮチャネル型エンハ
ンスメントトランジスタ１１１４′からなる。この場
合、トランジスタ１１１３′はソース線ＳＬ₁′とＧＮ
Ｄの間に接続されており、ノア回路１１１２′の出力に
よって制御される。つまり、書込みモード時には、選択
ワード線の電位はＶ_ppとなり、非選択ワード線の電位は
Ｖ_pp／２となる。従って、ノア回路１１１１′，１１２
１′，１１３１′，１１４１′のしきい値電圧をＶ_ppと
Ｖ_pp／２の間に設定しておく。この結果、選択ワード線
がＷＬ₁であれば、ソース線ＳＬ₁′のみがＧＮＤとな
の、ソース線ＳＬ₂′，ＳＬ₃′，ＳＬ₄′はオープン
状態となる。

【００５１】また、図１２の（Ａ）におけるノア回路１
１１１′，１１２１′，１１３１′，１１４１′は図１
２の（Ｂ）に示す比較回路によって置換し得る。ここ
で、基準電圧Ｖ_refは、Ｖ_pp／２＜Ｖ_ref＜Ｖ_pp である。

【００５２】このように、ソース回路２′及び行選択回
路１１により、書込みモード時には、選択ソース線の電
位をＧＮＤとし、非選択ソース線をオープン状態にす
る。なお、上述の実施例においては、ドレインディスタ
ーブ防止電圧として高電圧Ｖ_ppの中間電圧Ｖ_pp／２とし
たが、ロジック駆動電源電圧Ｖ_ccまたはその他の中間電
圧とすることもできる。また、書込みモード時に非選択
ワード線にドレインディスターブ防止電圧を印加すると
共に非選択ソース線をオープン状態にしているが、非選
択ソース線のみをオープン状態としても不十分であるが
トレインディスターブを防止できる。この場合には、電
圧発生回路１０は不要であり、行選択回路３′の代わり
に図１１の行選択回路３を用いる。さらに、本発明は、
４×４メモリセル構成以外のメモリセルアレイを有する
不揮発性半導体記憶装置にも適用できることは言うまで
もない。さらにまた、本発明はドレインディスターブ耐
性の弱い６０〜２００Å厚さのトンネル絶縁層を有する
不揮発性半導体記憶装置に特に有効である。

【００５３】本実施例では、第一の実施例に対してメモ
リ容量がビット線方向に４倍となっており、更に４つの
メモリアレイ群１−１，１−２，１−３，１−４に分割
し、各メモリセルアレイ群内のソース線はそれぞれ共通
に接続され、各メモリセルアレイ群の共通ソース線ＳＬ
₁′，ＳＬ₂′，ＳＬ₃′，ＳＬ₄′の電位は行選択回
路１１によってそれぞれ個別に制御される。更に書込み
モード時にメモリセルアレイ群を選択するための群選択
回路１２が設けられ、群選択回路１２の出力信号ＷＢＡ
₁，ＷＢＡ₂，ＷＢＡ₃，ＷＢＡ₄，ＷＢＢ₁，ＷＢＢ
₂，ＷＢＢ₃，ＷＢＢ₄は行選択回路３″へと入力され
る。また、メモリ容量が増えた分、アドレス信号として
Ａ₃，Ａ₃′，Ａ₄，Ａ₄′が追加されている。

【００５４】尚、本実施例では、書込時非選択ワード線
に印加するドレインディスターブ防止電圧としての中間
電圧をＶ_cc／２としており、書込みモード時にＶ_ccの代
わりにＶ_cc／２を発生する回路として電圧発生回路１３
を設けている。

【００５５】始めに、電圧発生回路１３について説明す
る。

【００５６】図７は、図６の電圧発生回路１３の詳細な
回路図であって、プログラム信号ＰＧを受けるＰチャネ
ル型エンハンスメントトランジスタ１３２、インバータ
回路１３１、インバータ回路１３１の出力信号を受ける
Ｐチャネル型エンハンスメントトランジスタ１３３より
なる。書込みモード時（ＰＧ＝“１”）、トランジスタ
１３２がオフ状態、トランジスタ１３３がオン状態とな
る。従って、電圧発生回路１３の出力Ｖ_cc／Ｖ_cc／２
は、Ｖ_cc／Ｖ_cc／２＝Ｖ_cc／２となる。一方、書込みモード時以外（ＰＧ＝“０”）
は、トランジスタ１３２がオン状態、トランジスタ１３
３がオフ状態となる。従って、電圧発生回路１３の出力
Ｖ_cc／Ｖ_cc／２は、Ｖ_cc／Ｖ_cc／２＝Ｖ_cc となる。

【００５７】次に、群選択回路１２及び行選択回路３″
について説明する。

【００５８】図８は、図６の群選択回路１２の詳細な回
路図であって、ナンド型論理回路１２１，１２２，１２
３，１２４よりなる。例えば、回路１２１はアドレス信
号Ａ₃，Ａ₄を受けるナンド回路１２１１、ナンド回路
１２１１の出力信号及びプログラム信号ＰＧを受けるナ
ンド回路１２１２、Ｖ_pp／Ｖ_CCを電源とするインバータ
回路１２１３からなる。ナンド回路１２１２は書込みモ
ード時（ＰＧ＝“１”）のみイネーブル状態となり、ナ
ンド回路１２１１，１２２１，１２３１，１２４１の出
力の１つ例えばナンド回路１２１１の出力がロウレベル
となり、残る３つのナンド回路１２２１，１２３１，１
２４１の出力はともにハイレベルとなる。従って、各群
選択信号はＷＢＡ₁＝ロウレベル、ＷＢＢ₁＝ハイレベ
ル、ＷＢＡ₂＝ＷＢＡ₃＝ＷＢＡ₄＝ハイレベル、ＷＢ
Ｂ₂＝ＷＢＢ₃＝ＷＢＢ₄＝ロウレベルとなり、後述す
る行選択回路３″を制御している。尚、書込みモード時
以外（ＰＧ＝“０”）は、各群選択信号はＷＢＡ₁＝Ｗ
ＢＡ₂＝ＷＢＡ₃＝ＷＢＡ₄＝ロウレベル、ＷＢＢ₁＝
ＷＢＢ₂＝ＷＢＢ₃＝ＷＢＢ₄＝ハイレベルとなる。

【００５９】図９は、図６の行選択回路３″の詳細な回
路図であって、４つの行選択回路群３″−１，３″−
２，３″−３，３″−４よりなる。ここで、前述した群
選択回路１２の出力信号は、ＷＢＡ₁及びＷＢＢ₁が群
３″−１へ、ＷＢＡ₂及びＷＢＢ₂が群３″−２へ、Ｗ
ＢＡ₃及びＷＢＢ₃が群３″−３へ、ＷＢＡ₄及びＷＭ
Ｍ₄が群３″−４へそれぞれ入力されている。また、各
行選択回路群には、アドレス信号Ａ₁，Ａ₁′，Ａ₂，
Ａ₂′，Ａ₃，Ａ₃′，Ａ₄，Ａ₄′のうち６つの信号
がそれぞれ秩序立てられて入力されている。すなわち、
各行選択回路群の出力信号、例えば群３″−１の場合、
ＷＬ₁₁，ＷＬ₁₂，ＷＬ₁₃，ＷＬ₁₄はアドレス信号Ａ₁，
Ａ₁′，Ａ₂，Ａ₂′，Ａ₃，Ａ₄及び群選択信号ＷＢ
Ａ₁，ＷＢＢ₁によって制御されている。

【００６０】図１０は、図９の行選択回路群３″−１の
詳細な回路図であって、ナンド型論理回路３１″−１，
３１″−２，３１″−３，３１″−４よりなる。例え
ば、ナンド型論理回路３１″−１は、アドレス信号
Ａ₁，Ａ₂，Ａ₃，Ａ₄を受けるナンド回路３１１、ナ
ンド回路３１１の出力信号及び群選択信号ＷＢＢ₁を受
け、Ｐチャネル型エンハンスメントトランジスタ３１２
ａ，３１２ｂ及びＮチャネル型エンスメントトランジス
タ３１２ｃ，３１２ｄよりなり、Ｖ_cc及びＶ_cc／２を電
源とするナンド回路３１２′、ナンド回路３１２′の出
力信号を受け、Ｖ_pp／Ｖ_ccを電源とするインバータ回路
３１３、インバータ回路３１３の出力信号を受けるＰチ
ャネル型エンハンスメントトランジスタ３１４ａ、群選
択信号ＷＢＡ₁を受けるＰチャネル型エンハンスメント
トランジスタ３１４ｂ、ナンド回路３１２′の出力端と
ワード線ＷＬ₁₁との間に接続され、ゲート電極がＶ_cc／
Ｖ_cc／２に接続されるＮチャネル型ディプレーショント
ランジスタ３１５からなる。

【００６１】また、ナンド回路３１１，３２１，３３
１，３４１には、消去信号ＥＲの論理反転信号が入力さ
れており、従って、消去モード時（ＥＲ＝“１”）ナン
ド回路３１１，３２１，３３１，３４１の出力信号はい
ずれもハイレベルとなり、前述したように群選択信号
は、ＷＢＡ₁＝ロウレベル、ＷＢＢ₁＝ハイレベルとな
っているためワード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₁₃，ＷＬ₁₄
の電位はいずれもＧＮＤとなる。同様に、他の行選択回
路群３″−２，３″−３，３″−４が制御するワード線
ＷＬ_2i，ＷＬ_3i，ＷＬ_4i（ここで、ｉ＝１〜４）の電位
もすべてＧＮＤとなる。

【００６２】次に、書込みモード時（ＰＧ＝“１”）に
は、例えばアドレス信号がＡ₁＝Ａ₂＝Ａ₃＝Ａ₄＝
“１”であれば、ナンド回路３１１の出力信号がロウレ
ベル、ナンド回路３２１，３３１，３４１の出力信号は
ハイレベルとなり、前述した群選択回路１２の動作例よ
り、群選択信号ＷＢＡ₁，ＷＢＢ₁はそれぞれＷＢＡ₁
＝ロウレベル、ＷＢＢ₁＝ハイレベルとなっているの
で、ナンド回路３１２′の出力電圧はＶ_cc、ナンド回路
３２２′，３３２′，３４２′の出力電圧はＧＮＤとな
る。この結果、トランジスタ３１４ａ及び３１４ｂがオ
ン状態となり、従ってワード線ＷＬ₁₁の電位は、Ｖ_PP／Ｖ_CC＝Ｖ_PP となる。また、トランジスタ３２４ａ，３３４ａ，３４
４ａはオフ状態となり、従ってワード線ＷＬ₁₂，Ｗ
Ｌ₁₃，ＷＬ₁₄の電位は、ＧＮＤとなる。

【００６３】一方、他の行選択回路群３″−２，３″−
３，３″−４に入力される群選択信号は、前述の群選択
回路１２の動作例より、ＷＢＡ₂＝ＷＢＡ₃＝ＷＢＡ₄
＝ハイレベル、ＷＢＢ₂＝ＷＢＢ₃＝ＷＢＢ₄＝ロウレ
ベルとなっているので、ＷＢＡ₂，ＷＢＡ₃，ＷＢＡ₄
を受けるＰチャネル型エンハンスメントトランジスタは
すべてオフ、ＷＢＢ₂，ＷＢＢ₃，ＷＢＢ₄を受けるＰ
チャネル型エンハンスメントトランジスタはすべてオン
しており、従ってワード線ＷＬ_2i，ＷＬ_3i，ＷＬ_4i（こ
こで、ｉ＝１〜４）の電位はすべて、Ｖ_CC／Ｖ_CC／２＝Ｖ_CC／２となる。すなわち、選択群内では、選択されたワード線
の電位がＶ_PP、非選択ワード線の電位がＧＮＤとなり、
非選択群内のワード線電位はすべて中間電圧であるＶ_CC
／２となる。

【００６４】次に、行選択回路１１について説明する。

【００６５】図６の行選択回路１１にはアドレス信号Ａ
₃，Ａ₃′，Ａ₄，Ａ₄′が入力さり、ソース線Ｓ
Ｌ₁′，ＳＬ₂′，ＳＬ₃′，ＳＬ₄′をそれぞれ個別
に制御している。

【００６６】第一の実施例の回路図である図３に対し、
アドレス信号の信号名がＡ₁，Ａ₁′，Ａ₂，Ａ₂′か
らＡ₃，Ａ₃′，Ａ₄，Ａ₄′に変えてあるだけで、詳
細な回路図は第一の実施例の図７に従うものとする。従
って、書込みモード時（ＰＧ＝“１”、ＥＲ＝“０”）
群選択回路１２により選択されたメモリセルアレイ群、
例えば群１−１のソース線ＳＬ₁はＧＮＤレベル、非選
択のメモリセルアレイ群例えば群１−２，１−３，１−
４のソース線ＳＬ₂，ＳＬ₃，ＳＬ₄はオープ状態とな
る。

【００６７】上述した第二の実施例では、行選択回路１
１は、分割されたメモリセルアレイ群毎にソース線の制
御を行なえば良いため、全体の回路面積を減らすことが
できるという利点がある。この方式は、メモリ容量が大
きくなった場合、特に有効である。

【００６８】

【発明の効果】本発明は、ドレインディスターブ現象の
発生を防止する際の未書込みメモリセルのしきい値変動
を小さくでき、選択ビット線の電位変動を小さくでき
る。

【図面の簡単な説明】

【図１】本発明の基本構成を説明する回路図である。

【図２】本発明の作用を説明するグラフである。

【図３】本発明に係る不揮発性半導体記憶装置の一実施
例を示す回路図である。

【図４】図３の電圧発生回路１０の詳細な回路図であ
る。

【図５】図３の行選択回路３′の詳細な回路図である。

【図６】本発明に係る不揮発性半導体記憶装置の第二の
実施例を示す回路図である。

【図７】図６の電圧発生回路１３の詳細な回路図であ
る。

【図８】図６の選択回路１２の詳細な回路図である。

【図９】図６の行選択回路の詳細な回路図である。

【図１０】図９の行選択回路群の詳細な回路図である。

【図１１】図３の行選択回路１１の詳細な回路図であ
る。

【図１２】図１１の他の例を示す回路図である。

【図１３】不揮発性メモリセルの一例を示す断面図であ
る。

【図１４】図１３のメモリセルの動作を説明する断面図
である。

【図１５】従来の不揮発性半導体記憶装置を示す回路図
である。

【図１６】図１５のソース回路の詳細な回路図である。

【図１７】図１５の行選択回路の詳細な回路図である。

【図１８】図１５のライトアンプの詳細な回路図であ
る。

【図１９】図１５の電圧発生回路の詳細な回路図であ
る。

【図２０】ドレインディスターブ現象の発生を説明する
断面図である。

【図２１】ドレインディスターブ現象によるしきい値電
圧特性を示すグラフである。

【図２２】ドレインディスターブ防止のための従来の書
込み方法を説明する回路図である。

【図２３】ドレインディスターブ防止のための従来の別
の書込み方法を説明する回路図である。

【図２４】課題を説明するしきい値電圧特性を示すグラ
フである。

【図２５】ドレインディスターブ防止のための他の従来
の書込み方法を説明する回路図である。

【符号の説明】

１メモリセルアレイ１−１，１−２，１−３，１−４メモリセルアレイ
群２ソース回路３，３′，３″ 行選択回路４スイッチング回路５列選択回路６ライトアンプ７センスアンプ８制御回路９，１０，１３電圧発生回路１１行選択回路１２群選択回路

Claims

【特許請求の範囲】

【請求項１】複数のワード線（ＷＬ₁，ＷＬ₂，…）
と、該各ワード線に平行な複数のソース線（ＳＬ₁′，ＳＬ
₂′，…）と、前記ワード線及び前記ソース線に交叉する複数のビット
線（ＢＬ₁，ＢＬ₂，…）と、各々が、前記ワード線の１つ、前記ソース線の１つ及び
前記ビット線の１つに接続された複数の不揮発性メモリ
セル（Ｃ₁₁，Ｃ₁₂，…）と、書込みモード時に前記ワード線の１つを選択してその電
位を第１の電圧（Ｖ_pp）とし、他のワード線の電位を該
第１の電圧より小さい第２の電圧とする第１の行選択手
段（３′）と、前記書込みモード時に前記ビット線の少なくとも１つ以
上を選択してその電位を第３の電圧（Ｖ_dd）とし、他の
ビット線をオープン状態または接地電位とする列選択手
段（４，５，６）と、前記書込みモード時に前記選択されたワード線に対応す
るソース線を選択してその電位を第４の電圧（ＧＮＤ）
とし、他のソース線をオープン状態とする第２の行選択
手段（１１）とを具備する不揮発性半導体記憶装置。
【請求項２】前記第１の電圧は約６〜１２Ｖであり、
前記第２の電圧は約０．４〜６Ｖであり、前記第３の電
圧は約３〜８Ｖであり、前記第４の電圧は約０Ｖである
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記第１の行選択手段は、消去モード時
に前記ワード線のすべての電位を前記第４の電圧とする
請求項１に記載の不揮発性半導体記憶装置。
【請求項４】前記第２の行選択手段は、前記ワード線
の１つに接続され、該ワード線の電位と書込みモード信
号（ＰＧ）との論理に応じた出力を送出する論理回路
（１１１１′，１１１２′，…）と、前記ソース線の１つと前記第４の電圧の電圧源との間に
接続され、前記論理回路の出力によってオン、オフされ
るスイッチング素子（１１１４′，…）とを前記各ソー
ス線毎に具備する請求項１に記載の不揮発性半導体装
置。
【請求項５】前記各第２の行選択手段は、前記ワード線の１つに接続され、該ワード線の電位が前
記第１の電圧と前記第２の電圧との間の基準電圧以上か
否かを判別する判別回路と、前記ソース線の１つと前記第４の電圧の電圧源との間に
接続され、前記判別回路の出力によってオン、オフされ
るスイッチング素子（１１１４′，…）とを前記各ソー
ス線毎に具備する請求項１に記載の不揮発性半導体記憶
装置。
【請求項６】複数のワード線（ＷＬ₁，ＷＬ₂，…）
と、該各ワード線に平行な複数のソース線（ＳＬ₁′，ＳＬ
₂′，…）と、前記ワード線及び前記ソース線に交叉する複数のビット
線（ＢＬ₁，ＢＬ₂，…）と、各々が、前記ワード線の１つ、前記ソース線の１つ及び
前記ビット線の１つに接続された複数の不揮発性メモリ
セル（Ｃ₁₁，Ｃ₁₂，…）と、書込みモード時に前記ワード線の１つを選択してその電
位を第１の電圧（Ｖ_pp）とし、他のワード線の電位を該
第１の電圧より小さい第２の電圧（ＧＮＤ）とする第１
の行選択手段（３）と、前記書込みモード時に前記ビット線の少なくとも１つ以
上を選択してその電位を第３の電圧（Ｖ_dd）とし、他の
ビット線をオープン状態または接地電位とする列選択手
段（４，５，６）と、前記書込みモード時に前記選択されたワード線に対応す
るソース線を選択してその電位を前記第２の電圧（ＧＮ
Ｄ）とし、他のソース線をオープン状態とする第２の行
選択手段（１１）とを具備する不揮発性半導体記憶装
置。
【請求項７】前記第１の電圧は約６〜１２Ｖであり、
前記第２の電圧は約０Ｖであり、前記第３の電圧は約３
〜８Ｖである。請求項６に記載の不揮発性半導体記憶装
置。
【請求項８】前記第１の行選択手段は、消去モード時
に前記ワード線のすべての電位を前記第２の電圧とする
請求項６に記載の不揮発性半導体記憶装置。
【請求項９】前記第２の行選択手段は、前記ワード線の１つに接続され、該ワード線の電位と書
込みモード信号（ＰＧ）との論理に応じた出力を送出す
る論理回路（１１１１′，１１１２′，…）と、前記ソース線の１つと前記第２の電圧の電圧源との間に
接続され、前記論理回路の出力によってオン、オフされ
るスイッチング素子（１１１４′，…）とを前記各ソー
ス線毎に具備する請求項６に記載の不揮発性半導体記憶
装置。
【請求項１０】前記各第２の行選択手段は、前記ワード線の１つに接続され、該ワード線の電位が前
記第１の電圧と前記第２の電圧との間の基準電圧以上か
否かを判別する判別回路と、前記ソース線の１つと前記第２の電圧の電圧源との間に
接続され、前記判別回路の出力によってオン、オフされ
るスイッチング素子（１１１４′，…）とを前記各ソー
ス線毎に具備する請求項６に記載の不揮発性半導体記憶
装置。
【請求項１１】コントロールゲート、フローティング
ゲート、ソース及びドレインを有する不揮発性メモリセ
ルの複数がアレイ状に配置されてメモリセルアレイが構
成されており、前記メモリセルアレイ中の前記メモリセ
ルは行方向に並んで一列を構成するもののコントロール
ゲートがそれぞれ一本のワード線に接続されており、列
方向に並んで一列を構成するもののドレインがそれぞれ
一本のビット線に接続されており、前記メモリセルアレ
イは複数のブロックに分割され、各々のブロック内の複
数のメモリセルのソースを共通に接続してブロック毎に
ソース線を形成し、前記メモリセルアレイ内のメモリセルの書込時に、該メ
モリセルを含むブロックでは、ソース線を略アースレベ
ルとし、該メモリセルの接続するワード線に第一の電圧
を印加し、該メモリセルを含まないブロックではソース
線をオープン状態とするととにブロック内全ワード線に
前記第一の電圧よりも低い第二の電圧を印加する手段を
具備する不揮発性半導体記憶装置。
【請求項１２】前記第一の電圧は約５〜１２Ｖであ
り、前記第２の電圧は０．４〜６Ｖであることを特徴と
する請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】前記メモリセルアレイ内のメモリセル
の書込時に該メモリセルを含むブロックでは、該メモリ
セルの接続していない全てのワード線を略アースレベル
に設定することを特徴とする請求項１１或いは１２記載
の不揮発性半導体記憶装置。