JPH1092958A

JPH1092958A - 半導体不揮発性記憶装置及びデータ処理システム

Info

Publication number: JPH1092958A
Application number: JP24749996A
Authority: JP
Inventors: Akira Kato; 章加藤; Osamu Tsuchiya; 修土屋; Masataka Kato; 正高加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】メモリウエルを負電圧にして消去動作を行っ
ても、チップ面積の増大を抑えてディスターブを軽減で
きるようにする。【解決手段】電気的消去及び書込み可能な半導体不揮
発性記憶装置に対する消去において、メモリマットが形
成されるメモリウエルを負の電圧として、デコーダ等の
周辺回路に過大な耐圧を要求しなくても済むようにする
とき、消去を行わないメモリセルトランジスタのソース
を０V（ドレインをオープン）にする。これにより、メ
モリウエル電圧が負電圧であっても、消去非選択メモリ
セルトランジスタにはチャネルが生成されないので、メ
モリウエルを分割しなくても、ディスターブを軽減する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
のような半導体不揮発性記憶装置、特にウエル電圧に負
の電圧を採用して周辺回路のチップ占有面積の増大を抑
えた半導体不揮発性記憶装置にけるメモリセルのディス
ターブを軽減する技術に係り、例えばファイルメモリシ
ステムに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリ等に利用される電気的
消去及び書込み可能なｎチャンネル型のＭＯＳメモリセ
ルトランジスタ（以下単にフラッシュメモリセル若しく
はメモリセルトランジスタとも称する）は、ソース、ド
レイン、浮遊ゲート（フローティングゲートとも称す
る）及び制御ゲート（コントロールゲートとも称する）
を有する。このメモリセルトランジスタは、浮遊ゲート
に電気的に電子を注入し又は引き抜くことによってその
しきい値電圧を変えることで、情報の記憶を行う。例え
ば、しきい値電圧がある値（データ読み出しのためにコ
ントロールゲートに与えられるワード線電位）よりも高
い場合を”１”とし、低い場合を”０”とすると、１ビ
ットの情報を記憶できる。このようなメモリセルトラン
ジスタでは、浮遊ゲートへの電子の注入または引き抜き
を、電気的に行うという動作のために、２０V程度の高
い電圧が必要となる。

【０００３】特に制限されないが、これ以降便宜的に、
浮遊ゲートに電子を注入する動作を、消去と呼ぶことに
する。また、浮遊ゲートから電子を引き抜く動作を、書
き込みと呼ぶことにする。消去は、コントロールゲート
を正の電圧とすることで、メモリウエルのチャネル領域
から電子を浮遊ゲートに注入することによって行うこと
ができ、それによってメモリセルのしきい値電圧はワー
ド線選択レベルよりも高くされる。書き込みは、コント
ロールゲートを負の電圧とすることで、浮遊ゲートから
電子をドレイン、ソース、またはメモリウエルへ引き抜
くことによって行うことができ、それによって、メモリ
セルのしきい値電圧をワード線選択レベルよりも低くさ
れる。尚、消去及び書込みの定義を上記とは逆にするば
あいもある。

【０００４】尚、フラッシュメモリについて記載された
文献の例としては、１９９４シンポジウムオンブイ
エルエスアイサーキッツダイジェストオブテク
ニカルペーパーズの第６１頁〜第６２頁（1994 Sympo
sium on VLSI Circuits Digest of Technical Papers,
pp61-62）がある。

【０００５】

【発明が解決しようとする課題】本発明者は消去及び書
込みにおいてフラッシュメモリセルに印加すべき電圧条
件について種々検討した。

【０００６】図２３に示すように、メモリウエルを０Ｖ
にして消去を行うと、コントロールゲートには１８Ｖ程
度の高い電圧をかける必要がある。そのためには、ワー
ド線をそのような高電圧に駆動するためのドライバ回路
やデコーダ回路などの周辺回路を構成するＭＯＳトラン
ジスタに、高耐圧ＭＯＳトランジスタを使用することが
必要になる。即ち、そのような周辺回路の一部は上記高
電圧を出力するために当該高電圧を動作電源としなけれ
ばならないからである。さらにゲート耐圧を向上させる
ためにはゲート酸化膜も厚くする必要がある。高耐圧Ｍ
ＯＳトランジスタを使用すると、通常のＭＯＳトランジ
スタよりも製造工程が増え、レイアウト面積も増加す
る。例えば図２４に示されるように、高耐圧ＭＯＳトラ
ンジスタの場合にはドレインまたはソースへのコンタク
ト領域とゲート直下のチャネル領域の間に不純物濃度の
低い比較的広いオフセット領域を形成してソース・ドレ
インを配置したりすることにより、チップ占有面積が増
えてしまう。

【０００７】また、高耐圧にするためにゲート酸化膜を
厚くすると、空乏層の延びによってチャネルの制御が実
質的に不可能にならないようにするためゲート長が長く
ならざるを得ず、これによってＭＯＳトランジスタのオ
ン抵抗が増加する。このため、回路の動作速度をある程
度維持するには、ＭＯＳトランジスタのサイズを大きく
する（ゲート幅を広くする）ことが必要になり、回路の
レイアウト面積が著しく増加してしまう。図２５にはＭ
ＯＳトランジスタのゲート酸化膜の厚さとＭＯＳトラン
ジスタの動作速度との関係の一例がワード線電圧をパラ
メータとして示してある。

【０００８】回路のレイアウト面積の増加を最小にする
ために、ゲート酸化膜の厚さを二種類とし、高い電圧が
かかる部分に厚いゲート酸化膜を使用し、そうでない部
分に薄いゲート酸化膜を使用することも考えられるが、
そうすると、ゲート酸化膜の厚さを二種類とするため、
製造工程が増加し、歩留まりの低下や製造コストの増加
を招いてしまう。

【０００９】そこで、図２６に示されるように、メモリ
ウエルを負の電圧とすることにより、メモリセルトラン
ジスタのコントロールゲートにかける電圧を低くするこ
とが考えられる。そうすれば、前記周辺回路の動作電圧
を低くすることが可能になるので、当該周辺回路に高耐
圧ＭＯＳトランジスタを利用しなくてもよくなり、チッ
プ面積の増大を抑えることが可能になる。図２７には、
消去時におけるフラッシュメモリセルの選択ワード線電
圧とメモリウエル電圧との関係によってチップ面積がど
のように増大されるかを例示的に示してある。

【００１０】しかしながら、その場合には、消去を行わ
ないメモリセルトランジスタは、コントロールゲートが
例えば０Ｖにされても、負のウエル電圧を受けることに
なり、消去非対象のメモリセルトランジスタにも弱いけ
れども消去と同じ方向の電界がかけられることになる。
そのような負のウエル電圧はディスターブ電圧とされ
る。このため、消去をしないメモリセルトランジスタも
弱い消去動作が行われることになり、フローティングゲ
ートに電子が注入されるため、記憶していた情報が失わ
れる虞がある。

【００１１】例えば図２８に示されるようにウエル電圧
を０Ｖにした場合には消去動作において消去非選択ワー
ド線に接続するメモリセルは弱い消去が行われることは
ない。これに対し、図２９に示されるようにウエル電圧
に−４Ｖを採用した場合には、消去動作において消去非
選択ワード線に接続するメモリセルは弱い消去が行われ
る虞がある。図２８及び図２９に示されるメモリセル構
造は、所謂ＡＮＤ型メモリセル構造であり、複数個のフ
ラッシュメモリセルトランジスタＭＣがそれらに共通の
ソース及びドレインを構成する夫々の拡散層（半導体領
域）を介して並列配置され、ドレインを構成する拡散層
は選択ＭＯＳトランジスタＱ１を介してビット線に、ソ
ースを構成する拡散層は選択ＭＯＳトランジスタＱ２を
介してソース線に結合されている。ＡＮＤ型メモリセル
構造では、選択ＭＯＳトランジスタＱ１，Ｑ２で挟まれ
ワード線ＷＬを共通にするメモリセル領域をブロックと
呼び、メモリマットには複数のブロックが配置され、メ
モリマットから選択ＭＯＳトランジスタＱ１，Ｑ２を介
して一つのブロックが選択され、選択されたブロックの
中で１本のワード線ＷＬが選択レベルに駆動されて消去
などが行われる。

【００１２】図２８に示されるようにメモリウエル電圧
を０Ｖにした場合、消去選択ブロックにおける非選択ワ
ード線ＷＬ（０Ｖ）及び消去非選択ブロックに含まれる
非選択ワード線ＷＬ（０Ｖ）に夫々結合されたメモリセ
ルトランジスタＭＣは、ソース、ドレイン、コントロー
ルゲート、ウエルの夫々が０Ｖにされる結果、弱い消去
状態に置かれることは全くない。

【００１３】一方、図２９に示されるようにメモリウエ
ル電圧を負電圧例えば−４Ｖにした場合、消去選択ブロ
ックにおける非選択ワード線ＷＬ（０Ｖ）及び消去非選
択ブロックに含まれる非選択ワード線ＷＬ（０Ｖ）に夫
々結合されたメモリセルトランジスタＭＣ（消去非選択
メモリセルトランジスタ）は、コントロールゲートとウ
エルとの間に４Ｖのような電位差が形成されることにな
って、弱い消去状態に置かれる虞がある。その虞は、前
記消去非選択メモリセルトランジスタが持つしきい値電
圧によって相違されることが本発明者によって明らかに
された。即ち、図２９の（Ｂ）に示される消去非選択メ
モリセルトランジスタはしきい値電圧が比較的高くされ
た消去状態のようなメモリセルトランジスタであり、Ｖ
ｔｈ＞４Ｖであることによりチャネルは形成されない。
そうすると、チャネル領域の空乏層によってチャネル領
域の表面即ちゲート酸化膜直下の電圧レベルはー４Ｖよ
りも高くなり、０Ｖに近付く。この時の空乏層は、概略
的には、前記ゲート酸化膜に直列に配置された容量成分
になるからである。したがって、（Ｂ）の場合には当該
消去非選択メモリセルトランジスタが不所望な消去状態
に置かれる虞は少なく、当該メモリセルトランジスタが
過消去状態になる虞は少ない。これに対し、図２９の
（Ａ）に示される消去非選択メモリセルトランジスタは
しきい値電圧が比較的低くされた書込み状態のようなメ
モリセルトランジスタであり、Ｖｔｈ＜４Ｖにされるこ
とによりチャネルが形成され、チャネルはー４Ｖにされ
るので、フローティングゲートに作用される電界が比較
的大きくされ、これによってフローティングゲートの電
子が注入されようとする傾向が強くなる。換言すれば当
該消去非選択メモリセルトランジスタは弱い消去状態に
置かれる。このような状態に繰返し曝されることによ
り、当該メモリセルトランジスタの記憶情報が反転され
ることがある。

【００１４】このように、メモリセルトランジスタを消
去動作させたりするために必要な電圧を印加したとき、
その動作が非選択とされるべきメモリセルトランジスタ
のゲート・ドレイン間、ゲート・ウエル間、ゲート・ソ
ース間に電圧差が発生し、その結果、浮遊ゲートから電
子が引き抜かれたり、注入される現象を、一般的にディ
スターブと呼ぶ。図３０にはメモリウエル電圧とディス
ターブ電圧との関係の傾向線が例示されている。

【００１５】図２９で説明した消去時にメモリウエルに
負電圧を印加したとき生ずる虞のあるディスターブの影
響を少なくするには、メモリウエルをいくつかに分割
し、消去選択メモリセルトランジスタを含むブロックの
ウエルだけ負電圧を印加すれば、消去非選択メモリセル
トランジスタにたいするディスターブを軽減できるが、
メモリウエルを分割すると、ウエル同士を離してレイア
ウトしなければならない性質上、チップ面積が増大して
しまう。

【００１６】本発明の目的は、メモリウエルを負電圧に
して消去動作を行っても、チップ面積の増大を抑えてデ
ィスターブを軽減できる半導体不揮発性記憶装置を提供
することにある。

【００１７】本発明の別の目的は、メモリウエルを全く
分割しなくても、或いはメモリウエルをブロック単位の
ように細分化しなくても、メモリウエルを負電圧にした
消去動作においてディスターブを軽減できる半導体不揮
発性記憶装置を提供することにある。

【００１８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２０】すなわち、電気的消去及び書込み可能な半
導体不揮発性記憶装置に対する消去において、メモリマ
ットが形成されるメモリウエルを負の電圧として、デコ
ーダ等の周辺回路に過大な耐圧を要求しなくても済むよ
うにする。このとき、メモリウエルを分割しなくても、
ディスターブを軽減できるようにするものである。その
ための第１の手段は、消去を行わないメモリセルトラン
ジスタのドレインまたはソースを例えば０Vにする手段
を講ずる。或いは、第２の手段として、消去を行わない
メモリセルトランジスタのゲートをメモリウエルと同じ
負電圧にする手段を講ずることができる。これにより、
消去時のメモリウエルを負の電圧として、ゲート電圧を
低くし、レイアウト面積を小さくすることができるとと
もに、消去非選択メモリセルトランジスタが弱い消去状
態に曝されるというディスターブを、実用上問題となら
ない程度に軽減することができる。

【００２１】第１の手段を更に詳しく説明すれば、ソー
ス、ドレイン及びコントロールゲートを持ち、電気的消
去及び書き込み可能な不揮発性の複数個のメモリセルト
ランジスタ（ＭＣ）を有するメモリマットがメモリウエ
ルに形成され、メモリセルトランジスタに対する消去動
作時に、前記メモリウエルを負電圧に制御する半導体不
揮発性記憶装置において、消去動作動作時に、図２，図
３に例示されるように、消去選択とされるメモリセルト
ランジスタのコントロールゲートを消去非選択のメモリ
セルトランジスタのコントロールゲートに与えられる第
１の電圧（例えば０Ｖ）よりも高い第２の電圧（例えば
１４Ｖ）に制御すると共に、消去非選択のメモリセルト
ランジスタのソース又はドレインの一方を前記第１電圧
と同じ電圧に制御し、他方をフローティングに制御する
制御手段を設けるものである。これにより、図２，図３
の（Ｅ）に例示されるように、消去非対象メモリセルに
はチャネルが形成されず、ゲート酸化膜直下の電位は空
欠層によりメモリウエル電圧に対して第１の電圧寄りの
電圧にされる結果、ディスターブが緩和される。このと
き、メモリウエルは一定の負電圧で済むから、メモリウ
エルを分割して消去対象部分と非対象部分でメモリウエ
ル電位を制御したりする必要性はない。換言すれば、メ
モリウエルを分割した場合にはウエル同士を分離するた
めの領域が必要になり、メモリウエルを単一化できれ
ば、その分だけ、チップ面積を小さくできる。

【００２２】前記消去非選択のメモリセルトランジスタ
のソースに前記第１電圧を与える構成は、ドレインに第
１の電圧を与える構成に比べて優れている。図４の
（Ａ）に例示されるように第１の電圧として接地電位を
採用する場合、消去動作の場合にも読み出しやベリファ
イ動作と同様にソースを接地しておけば済む。図４の
（Ｂ）に例示されるように消去時にドレインに第１の電
圧を与える構成においては、消去動作時にソースを接地
電位から分離するためのトランジスタ（Ｑ３）が必要に
なる。このようなトランジスタ（Ｑ３）はデータ読み出
しやベリファイ動作においてソースに接続されるソース
線（ＳＬ）の実質的な抵抗を大きくして、読み出し動作
を低下させる。それを防ぐには前記トランジスタ（Ｑ
３）のサイズを大きくしなければならず、チップ面積を
増大させる原因になる。

【００２３】上記において、ＡＮＤ型のようなメモリセ
ルレイアウトを有する構成に着目した場合、ソース、ド
レイン及びコントロールゲートを持ち、電気的消去及び
書き込み可能な不揮発性の複数個のメモリセルトランジ
スタを有するメモリマットがメモリウエルに形成されて
いる。前記メモリマットは、メモリセルトランジスタの
コントロールゲートが結合された複数本のワード線毎
に、複数個メモリセルトランジスタのソースが第１の選
択トランジスタ（Ｑ２）を介してソース線（ＳＬ）に共
通接続されると共に前記複数個メモリセルトランジスタ
のドレインが第２の選択トランジスタ（Ｑ１）を介して
対応するビット線（ＢＬ）に接続されたブロックを複数
個有する。消去動作動作時に、前記ビット線を前記負電
圧に、前記ソース線を第１の電圧（例えば０Ｖ）に制御
し、消去選択とされるメモリセルトランジスタのコント
ロールゲートを消去非選択のメモリセルトランジスタの
コントロールゲートに与えられる第１の電圧よりも高い
第２の電圧（例えば１４Ｖ）に制御すると共に、消去選
択とされるメモリセルトランジスタを含むブロックの第
２の選択トランジスタ（Ｑ１）をオンにし、消去選択と
されるメモリセルトランジスタを含むブロックの第１の
選択トランジスタ（Ｑ２）をオフにし、全て消去非選択
のメモリセルトランジスタを含むブロックの第２の選択
トランジスタ（Ｑ１）をオフにし、全て消去非選択とさ
れるメモリセルトランジスタを含むブロックの第１の選
択トランジスタ（Ｑ２）をオンにする。

【００２４】第２の手段を更に詳しく説明すれば、ソー
ス、ドレイン及びコントロールゲートを持ち、電気的消
去及び書き込み可能な不揮発性の複数個のメモリセルト
ランジスタを有するメモリマットがメモリウエルに形成
され、メモリセルトランジスタに対する消去動作時に、
図６に例示されるように、消去選択とされるメモリセル
トランジスタのコントロールゲートを消去非選択のメモ
リセルトランジスタのコントロールゲートに与えられる
第１の電圧よりも高い第２の電圧（例えば１４Ｖ）に制
御すると共に、消去非選択のメモリセルトランジスタの
コントロールゲートに与えられる前記第１の電圧をメモ
リウエルの負電圧（例えば−４Ｖ）に制御し、消去非選
択のメモリセルトランジスタのソース及びドレインを前
記第１電圧と同じ電圧に制御する。これによれば、消去
非選択メモリセルトランジスタにはチャネルが形成され
ず、消去非選択メモリセルトランジスタに対するディス
ターブが緩和される。

【００２５】上記において同じくＡＮＤ型のようなメモ
リセルレイアウトを有する構成に着目した場合、ソー
ス、ドレイン及びコントロールゲートを持ち、電気的消
去及び書き込み可能な不揮発性の複数個のメモリセルト
ランジスタを有するメモリマットがメモリウエルに形成
される。メモリセルトランジスタに対する消去動作時
に、前記メモリウエルは負電圧に制御される。前記メモ
リマットは、メモリセルトランジスタのコントロールゲ
ートが結合された複数本のワード線毎に、複数個メモリ
セルトランジスタのソースが第１の選択トランジスタ
（Ｑ２）を介してソース線に共通接続されると共に前記
複数個メモリセルトランジスタのドレインが第２の選択
トランジスタ（Ｑ１）を介して対応するビット線に接続
されたブロックを複数個有し、消去動作動作時に、図７
に例示されるように、前記ビット線及びソース線を前記
負電圧（例えば−４Ｖ）に、前記第１及び第２の選択ト
ランジスタをオン、消去非選択とされるブロックの全て
のメモリセルトランジスタのコントロールゲートに前記
負電圧に等しい第１の電圧（例えば−４Ｖ）を与え、消
去選択とされるブロックにおいて消去選択とされるメモ
リセルトランジスタのコントロールゲートを消去非選択
のメモリセルトランジスタのコントロールゲートに与え
られる第３の電圧（例えば０Ｖ）よりも高い第２の電圧
（例えば１４Ｖ）に制御し、第３の電圧は前記第１の電
圧よりも高くされる。これにより、ディスターブの緩和
と周辺回路の耐圧性能の緩和とを両立できる。

【００２６】

【発明の実施の形態】

〔フラッシュメモリのメモリマット〕図１には本発明の
一例に係るフラッシュメモリにおけるメモリマットの詳
細及びそのＸ系選択回路の一例が示される。フラッシュ
メモリは、ＭＯＳ半導体集積回路製造技術によって単結
晶シリコンのような１個の半導体基板に形成されてい
る。本明細書に添付された図面においてＰチャンネル型
ＭＯＳトランジスタはその基体ゲートに矢印を付してＮ
チャンネル型ＭＯＳトランジスタと区別して図示してあ
る。

【００２７】代表的に示されたメモリマット１は電気的
に書き換え可能な複数個のメモリセルトランジスタＭＣ
を有する。１個のメモリセルトランジスタは、コントロ
ールゲート、フローティングゲート、ソース及びドレイ
ンを持ち電気的に書き換え可能なＭＯＳトランジスタに
よって構成される。メモリセルトランジスタのレイアウ
ト構造は、特に制限されないが、所謂ＡＮＤ型とされ
る。ＡＮＤ型の構成では、複数個の前記メモリセルトラ
ンジスタがそれらに共通のソース及びドレインを構成す
る夫々の拡散層（半導体領域）を介して並列配置され、
ドレインを構成する拡散層は選択トランジスタＱ１を介
してビット線ＢＬに、ソースを構成する拡散層は選択ト
ランジスタＱ２を介してソース線ＳＬに結合されてい
る。ビット線ＢＬにはセンスラッチＳＬＴ及びプリチャ
ージ回路ＰＣが結合されている。センスラッチＳＬＴは
読出し動作やベリファイ動作においてメモリセルトラン
ジスタのしきい値の状態に応じビット線に現れる電圧を
センスしラッチする。書込み動作においてセンスラッチ
ＳＬＴは書込みデータをラッチし、それに応じて書込み
電圧をビット線に供給する。プリチャージ回路ＰＣは各
種動作の前にビット線を動作上望ましいレベルにプリチ
ャージする。ＳｉＳは選択トランジスタＱ２のスイッチ
制御信号、ＳｉＤは選択トランジスタＱ１のスイッチ制
御信号である。ＷＬはメモリセルＭＣのコントロールゲ
ートに結合されるワード線である。

【００２８】メモリマット１は、特に制限されないが、
１２８本のワード線ＷＬ(0)〜ＷＬ(127)を一単位とする
複数のブロックに分けられ、夫々のブロックにおいて、
選択ＭＯＳトランジスタＱ２は共通の制御信号ＳｉＳで
スイッチ制御され、選択ＭＯＳトランジスタＱ１は共通
の選択信号ＳｉＤによってスイッチ制御される。Ｘ系選
択回路は、メインデコーダ２、ゲートデコーダ３及びサ
ブデコーダ４によって構成される。サブデコーダ４はワ
ード線と一対一対応されるドライバＤＲＶを備える。ド
ライバＤＲＶの動作電源はブロック単位でメインデコー
ダ２から供給される。メインデコーダ２は、それに供給
されるアドレス信号に従って排他的に一つのブロックに
対応される前記ドライバＤＲＶに動作電源を供給する。
これとともに、ドライバＤＲＶに動作電源を供給すべき
ブロックの選択ＭＯＳトランジスタＱ１，Ｑ２をオン状
態に制御する。ゲートデコーダ３はそれに供給されるア
ドレス信号に従って各ブロックで１本のワード線を選択
する選択信号を前記サブデコーダ４のドライバＤＲＶに
供給する。このＸ系選択回路によれば、一つのブロック
の選択ＭＯＳトランジスタＱ１，Ｑ２をオン状態に制御
して当該ブロックを選択し、選択されたブロックの中の
１本のワード線を選択レベルに駆動することができる。
そのときの駆動レベルは、メインデコーダ２の出力回路
の動作電源によって決定される。

【００２９】〔消去動作時のディスターブ対策その１〕
消去動作時におけるディスターブの第１の軽減対策は、
消去を行わないメモリセルトランジスタのソース又はド
レインを０Ｖとすることである。若しくは、消去非対象
メモリセルトランジスタのコントロールゲートに与えら
れる電圧と同じ電圧を、消去を行わないメモリセルトラ
ンジスタのソース又はドレインに与えることである。

【００３０】図２は上記フラッシュメモリにける消去動
作の説明図である。図２に示される消去動作において
は、（Ｄ）及び（Ｅ）に示されるように消去非選択ブロ
ックにけるメモリセルトランジスタＭＣのソースを０Ｖ
にする。即ち、ソース線を０Ｖ、ビット線ＢＬを−４
Ｖ、消去選択ワード線を１４Ｖ、消去非選択ワード線を
０Ｖにする。このとき、（Ａ）に示される消去選択ブロ
ックではゲート電圧ＶｃｃでＱ１をオン、ゲート電圧―
４ＶでＱ２をオフにする。これに対して、（Ｄ）に示さ
れる消去非選択ブロックではゲート電圧ＶｃｃでＱ２を
オン、ゲート電圧―４ＶでＱ１をオフにする。

【００３１】上記電圧状態において、ＡＮＤ型に代表さ
れるメモリセル構造のフラッシュメモリでは、複数個の
メモリセルトランジスタでドレインとソースを共有して
いる。このため、消去を行わない全てのメモリ素子のソ
ースを、０Vとすることはできない。即ち、（Ａ）の消
去選択ブロックにおいて消去非選択メモリセルトランジ
スタのソースには−４Ｖがドレイン側から供給される。
このため、消去対象メモリセルトランジスタを含むブロ
ックにおける消去非選択メモリセルトランジスタには、
（Ｃ）に示されるように、ディスターブを生ずる虞があ
る。

【００３２】これに対し、（Ｄ）に示されるように、消
去対象メモリセルトランジスタを含まないブロックで
は、メモリセルトランジスタのソースが０Ｖにされてい
る。ソースが０Ｖであると（ドレインはオープン）、チ
ャネルが形成されず、前述の通り、フローティングゲー
ト直下のウエル表面の電位は−４Ｖよりも高くなる。例
えば、フローティングゲートと向かい合うメモリウエル
の表面は、−（メモリセルトランジスタのしきい電圧）
≒−１〜−２Vとなり、ディスターブ電圧が２〜３V減少
されることになる。したがって、消去非選択ブロックの
メモリセルトランジスタは実質的に問題となるような弱
い消去状態に曝されることはない。

【００３３】ディスターブ電圧が1V減少すると、ディス
ターブ時間がおおよそ１／１０になることに相当する。
このため、１ブロック内に１２８個のメモリセルトラン
ジスタを含むブロックが、１２８ブロックあるとする
と、１００００回消去した場合の最悪のディスターブ時
間は、ディスターブ電圧が２Ｖ減少するとすると、等価
的に（T：一回の消去にかかる時間）、（128−1）×1×T×10000＋（128−1）×128×T÷100×
10000＝2895600T のように表すことができる。また、ドレインおよびソー
スを、メモリウエルと同じ負電圧にする図３０の技術で
は、条件が同じときに、最悪のディスターブ時間は、（128−1）×1×T×10000＋128×（128−1）×T×10000
＝163830000T のようになる。

【００３４】このように、消去を行わないメモリセルト
ランジスタのソースを０Ｖにすると、ディスターブ時間
は大凡２％以下になる（2895600T÷163830000T≒0.017
7）。

【００３５】図３は上記フラッシュメモリにける消去動
作の第２の説明図である。図３に示される消去動作にお
いては、（Ｄ）及び（Ｅ）に示されるように消去非選択
ブロックにけるメモリセルトランジスタＭＣのドレイン
を０Ｖにする。図２と図３では０Ｖにする場所がソース
かドレインかの違いがあるだけであり、図３の場合の
も、図２の消去と同様に、消去非選択ブロックのメモリ
セルトランジスタは実質的に問題となるような弱い消去
状態に曝されることはない。

【００３６】図２と図３の手法に優劣をつけるとすれ
ば、図２の方が優れている。すなわち、メモリセルトラ
ンジスタのしきい値電圧が、ワード線選択レベルのよう
なある値よりも高いか低いかを判定するためには、いく
つかの手法がある。例えば、一定のゲート電圧を与えた
メモリセルトランジスタによって、あらかじめ充電して
おいた容量を一定時間放電し、放電後の容量の電圧の変
化から、メモリセルトランジスタのしきい値電圧が、前
記ある値よりも高いか低いかを判定する。また、一定の
ゲート電圧を与えたメモリセルトランジスタのドレイン
とソースの間に、一定の電圧を与えたとき、メモリ素子
に流れる電流量から、メモリセルトランジスタのしきい
値電圧が、前記ある値よりも高いか低いかを判定する。
このような判定動作は、データ読出し動作やベリファイ
動作において、前記プリチャージ回路ＰＣやセンスラッ
チＳＬＴなどを用いて行われる。

【００３７】ベリファイ動作等における上記判定動作で
は、同時に多数のメモリセルトランジスタのしきい電圧
を判定することになるが、そのようなとき、個々のメモ
リセルトランジスタを流れる電流の総和が大きくなる。
このため、個々のメモリセルトランジスタのソースが共
通につながっているソース線（共通ソース線とも称す
る）ＳＬの抵抗は低い方が望ましい。共通ソース線ＳＬ
の抵抗が高いと、メモリセルトランジスタのソースの電
圧が上昇し、基板効果でメモリセルトランジスタのしき
い電圧が高くなる。このため、一つのメモリセルトラン
ジスタしか電流が流れない場合と、多数のメモリセルト
ランジスタに同時に電流が流れる場合とで、メモリセル
トランジスタのしきい電圧の判定結果が変化してしまう
虞がある。

【００３８】このような事情の下で、図２のようにメモ
リセルトランジスタのソース側を０Ｖにする場合には、
図４の（Ａ）に示すように、共通ソース線ＳＬを接地電
位Ｖｓｓに直結することができる。共通ソース線ＳＬを
接地電位Ｖｓｓに直結すると、共通ソース線ＳＬを接地
電位Ｖｓｓから選択的に分離するためのＭＯＳトランジ
スタを必要としない。これに対して、図３のようにメモ
リセルトランジスタのドレイン側を０Ｖにする場合に
は、図４の（Ｂ）に示すように、共通ソース線ＳＬを接
地電位Ｖｓｓに直結できず、共通ソース線ＳＬを接地電
位Ｖｓｓから選択的に分離するためのＭＯＳトランジス
タＱ３を必要とし、これによって共通ソース線ＳＬから
接地電位Ｖｓｓに至る経路の抵抗は、（Ａ）の場合に比
べて大きくされる。

【００３９】このように、図２のようにメモリセルトラ
ンジスタのソース側を０Ｖにして消去動作を行うように
すれば、図４の（Ａ）のように共通ソース線ＳＬを接地
電位Ｖｓｓに直結して、消去動作はもとより、データ読
み出しやベリファイ動作にも対応でき、分離用のＭＯＳ
トランジスタＱ３が不要であるから、共通ソース線ＳＬ
から接地電位Ｖｓｓに至る経路の抵抗を小さくできる。
しかもサイズの大きなＭＯＳトランジスタＱ３を削除出
来れば、チップ面積の小型化にも寄与でき、更に、共通
ソース線の配置の自由度も向上される。

【００４０】図５には図２又は図３の構成に対しディス
ターブ対策を更に進めた場合が示される。消去を行わな
いメモリセルトランジスタの、ドレインまたはソースを
０Vとして、ディスターブを軽減するとき、メモリセル
トランジスタに光を当てることにより、ディスターブを
なくすことが可能となる。図５に示すように、シリコン
（Ｓｉ）のバンドギャップ（〜１．１ｅＶ）以上のエネ
ルギーを持つ光を当てることにより、空乏層中で電子−
正孔対が発生し、電子がトンネル酸化膜とシリコンとの
界面に引きつけられて、チャネルを形成する。このた
め、フローティングゲートとチャネルとの電位差がなく
なり、ディスターブ電圧がかからなくなる。

【００４１】メモリ素子に当てる光は、SiO2とSiの伝導
体の底のエネルギー差（電子から見たSiO2とSiの界面の
ポテンシャル障壁の大きさ：〜3eV）未満のエネルギー
を持つ光を、当てる必要がある。これ以上のエネルギー
を持つ光を当てると、浮遊ゲート中に蓄えられた電子
が、トンネル酸化膜を越えて移動可能となるため、メモ
リセルトランジスタのしきい値電圧が、熱平衡状態の値
になるからである。

【００４２】メモリセルトランジスタに光を当てるため
には、図５の（Ｄ）に示されるように発光ダイオードな
どの発光素子を、メモリチップと一緒にパッケージング
すると、パッケージに光を通すための窓を作る必要がな
いため、低価格になる。また、消去時のみ光を当てるよ
うに制御すれば、消費電力も低減できる。また、空乏層
中で電子−正孔対を発生すればよいので、光ではなく、
α線などを照射してもよい。ただし、この場合も、エネ
ルギーを受けた電子が、トンネル酸化膜を越えて動くこ
とができないようにエネルギーを加減する必要がある。

【００４３】〔消去動作時のディスターブ対策その２〕
消去動作時におけるディスターブの第２の軽減対策は、
消去を行わないメモリセルトランジスタのゲートをメモ
リウエルと同じ負電圧にする。

【００４４】消去を行わないメモリセルトランジスタの
コントロールゲートをメモリウエルと同じ負電圧とする
場合、図６のように、全ての消去を行わないメモリセル
トランジスタに適用する場合と、図７のように、消去す
べきメモリセルトランジスタを含まないブロック内のメ
モリセルトランジスタに対してだけ適用する場合があ
る。即ち、図６及び図７の消去動作において、メモリウ
エル、ソース及びドレインを夫々−４Ｖ、消去選択メモ
リセルのコントロールゲートを１４Ｖにする点は双方で
共通である。図６では、消去選択ブロック及び消去非選
択ブロックの双方において、消去非選択メモリセルトラ
ンジスタのコントロールゲートをメモリウエル電圧（―
４Ｖ）と同じく−４Ｖに制御する。図７では、消去非選
択ブロックに含まれる消去非選択メモリセルトランジス
タのコントロールゲートはメモリウエル電圧（―４Ｖ）
と同じ−４Ｖに制御するが、消去選択ブロックに含まれ
る消去非選択メモリセルトランジスタのコントロールゲ
ートは０Ｖに制御する。

【００４５】図６のように、消去を行わない全てのメモ
リセルトランジスタのコントロールゲートをー４Ｖにす
る場合、完全にディスターブをなくすことができる。し
かし、その場合には、前記サブデコーダ４のドライバＤ
ＲＶの少なくとも出力段を構成するＭＯＳトランジスタ
の耐圧（BVds0）が１４Ｖ＋｜−４Ｖ｜＝１８Ｖも必要
になる。ゲート耐圧を最低１４Ｖ程度に抑えるには、前
記ドライバＤＲＶを図９にようなＣＭＯＳ回路を用いて
構成すればよい。但し、普通のＣＭＯＳ回路に比べてト
ランジスタ数が増えてしまう。

【００４６】図７のように、消去対象ブロックにおける
消去非対象メモリセルトランジスタのコントロールゲー
ト電圧を０Ｖにする場合、図３の場合と同様に、消去非
選択ブロックではディスターブの虞は低減されるもの
の、消去対象ブロックにおける消去非対象メモリセルト
ランジスタはディスターブの虞がある。ただし、この場
合には、前記サブデコーダ４のドライバＤＲＶの少なく
とも出力段を構成するＭＯＳトランジスタの耐圧（BVds
0）は、14V以上あれば問題とはならない。

【００４７】このときの等価的なディスターブ時間（上
記計算と同じ条件）で計算すると、（128−1）×1×T×10000＝1270000T（T：一回の消去に
かかる時間）となる。このように、消去すべきメモリ素子を含まない
ブロック内のメモリセルトランジスタのコントロールゲ
ートを、メモリウエルと同じ負電圧とすることにより、
ディスターブ時間を等価的に１％以下（1270000T÷1638
30000T≒0.00775）にできる。

【００４８】〔消去動作時のディスターブ対策その３〕
消去動作時におけるディスターブの第３の軽減対策は、
図８に例示されるように、消去を行わないメモリセルト
ランジスタのコントロールゲートを、前記サブデコーダ
４のようなワードデコーダで電位固定せずに、解放状態
（オープン）にする。この場合、解放状態となるコント
ロールゲートの電圧は、メモリウエルとの容量結合によ
り、＜0Vとなる。このため、ディスターブ電圧が小さく
なり、ディスターブが軽減される。

【００４９】〔Ｘ系選択回路のための電圧変換回路〕図
１で説明したサブデコーダ４のドライバＤＲＶとして、
例えば図１３に示されるＣＭＯＳ・ＮＡＮＤゲート又は
図１４に示されるＣＭＯＳインバータ等を利用できる。
そのようなドライバＤＲＶに供給される動作電源及び制
御信号の電圧を消去動作において切換えるための電圧変
換回路の一例が、図１１及び図１２に示される。また、
図１５に示される前記選択ＭＯＳトランジスタＱ１，Ｑ
２の選択信号の電圧を切換える電圧変換回路の一例が図
１０に示される。

【００５０】例えば図１０に示される電圧変換回路１０
は図２及び図３で説明したように、消去選択・非選択に
おいてＭＯＳトランジスタＱ１，Ｑ２に供給すべき制御
信号の電圧を変換したりするのに用いられる。この電圧
変換回路１０は、制御信号φ１とその反転信号φ１Ｂを
受ける差動入力ＭＯＳトランジスタを備えたＣＭＯＳラ
ッチ回路と、そのラッチ回路の出力を受けるＣＭＯＳイ
ンバータによって構成される。この電圧変換回路１０の
動作電源はＶｃｃと−４Ｖである。制御信号φ１、φ１
Ｂの信号振幅は例えばＶｃｃ〜Ｖｓｓである。

【００５１】図１３及び図１４に示されるドライバＤＲ
Ｖの高電位側電源は、メモリ動作に応じて１４ＶとＶｃ
ｃを切換える図示しない回路から供給される。ドライバ
ＤＲＶの低電位側電源は図１２の電圧変換回路１２によ
ってＶｓｓ又は−４Ｖとされる。図１２の電圧変換回路
１２は制御信号φ２にしたがって出力電圧レベルを切換
え制御する。図１３及び図１４に示されるドライバＤＲ
Ｖの制御信号の電圧レベルは、図１１の電圧変換回路１
１によって１４Ｖ又は−４Ｖとされる。図１１の電圧変
換回路１１は制御信号φ３にしたがって出力電圧レベル
を切換え制御する。これにより、例えば図２及び図３に
示されるように消去を行わないメモリセルトランジスタ
のドレインまたはソースを０Vとするため、選択ＭＯＳ
トランジスタのゲート制御信号用の電圧変換回路１０
で、選択ＭＯＳトランジスタのゲートに選択的に負電圧
（―４Ｖ）を与えられるようにする。また、消去を行わ
ないメモリセルトランジスタのコントロールゲートを、
メモリウエルと同じ負電圧とするため、ドライバＤＲＶ
のＮＭＯＳトランジスタのソース側に電圧を供給するた
めの電圧変換回路１２と、ドライバＤＲＶの制御端子に
電圧を供給するための回路に、電圧変換回路１１を追加
して、負電圧が印加可能にされる。

【００５２】〔フラッシュメモリの全体構成〕図１６に
は上記図２で説明したフラッシュメモリの全体的なブロ
ック図が示される。図１６において２０で示されるもに
は前記メモリマット１に含まれる一つのブロックに対応
されるメモリアレイであり、このブロックのメモリアレ
イに対応されるメモリセルトランジスタのドレイン側に
配置された選択ＭＯＳトランジスタＱ２のアレイは２１
で示され、同様にそのメモリアレイ２０に対応されるメ
モリセルトランジスタのソース側に配置された選択ＭＯ
ＳトランジスタＱ１のアレイは２２で示される。その他
のブロックに関するメモリアレイ及び選択ＭＯＳトラン
ジスタのアレイについては紙面の表裏方向に配置されて
いるものと理解されたい。この例に従えば、メモリマッ
トは１２８個のブロックを有している。一つのメモリア
レイ２０は１２８本のワード線を有する。ビット線は各
ブロック共通で、例えば４０９６本設けられている。夫
々のビット線には前記センスラッチＳＬＴ（図１参照）
が設けられている。３４で示されるもにはそのようなセ
ンスラッチのアレイである。ビット線に設けられている
前記プリチャージ回路ＰＣ（図１参照）はセンスラッチ
アレイ３４に含まれている。

【００５３】ワードデコーダ２３は図１のサブデコーダ
４における一つのブロックに対応されるドライバＤＲＶ
のアレイである。図１６において２６〜２９で示される
ものは図１のメインデコーダ２に含まれるところのメモ
リブロック毎に設けられた電圧変換回路である。ブロッ
ク内制御回路３０は各ブロックに共通のアドレスデコー
ド論理及び電圧制御論理を有する。図１のメインデコー
ダ２はそのブロック内制御回路３０と各ブロックの電圧
変換回路２６〜２９によって構成されることになる。前
記電圧変換回路２６，２９には図１０に示される電圧変
換回路１０を適用することができる。前記電圧変換回路
２７，２８には図１２に示される電圧変換回路１２を適
用することができる。ワードデコーダ２３に含まれるド
ライバＤＲＶとして図１３又は図１４に示されるドライ
バを利用することができる。このとき、電圧変換回路１
２にける制御信号φ２、電圧変換回路１０における制御
信号φ１は夫々、ブロック内制御回路３０のアドレスデ
コード論理によるアドレス信号のデコード結果と動作モ
ードとに従ってその論理値が決定されることになる。

【００５４】図１６において２４及び２５で示されるも
のは図１で説明したゲートデコーダ３に対応され、各ブ
ロックに共通化されている。電圧変換回路２４はワード
デコーダ２３に含まれるドライバＤＲＶに供給すべき選
択信号のレベルを変換する。制御回路２５は、各ブロッ
クに共通のアドレスデコード論理及び電圧制御論理を有
し、アドレスデコード結果にしたがって１２８本中の１
本の選択信号を選択レベルにすると共に動作モードに応
じて電圧制御回路による動作を制御する。電圧変換回路
２４には図１１で説明した電圧変換回路１１を適用する
ことができる。このとき、電圧変換回路１１における制
御信号φ３は、制御回路２５のアドレスデコード論理に
よるアドレス信号のデコード結果と動作モードとに従っ
てその論理値が決定されることになる。

【００５５】３３で示されるものはメモリウエル及び前
記共通ソース線ＳＬの電圧制御回路である。特に制限さ
れないが、この例においてメモリウエルは各ブロックで
共通化されている。即ち、ブロック又は複数ブロック単
位でメモリウエルは分割されていない。

【００５６】３２で示されるものは動作に必要な各種動
作電源を生成する電源回路である。特に制限されない
が、このフラッシュメモリはＶｃｃとＶｓｓの単一電源
が外部の電源回路から供給され、これに基づいて電源回
路３２はチャージポンプ回路等によって内部で昇圧、降
圧した１２Ｖ、―４Ｖ等の動作電源を生成する。生成さ
れた電源はセンスラッチアレイ３４、電圧変換回路２５
〜２９、電圧制御回路３３に供給される。

【００５７】制御回路３１は、外部からアドレス信号、
メモリの動作モードを指示する制御コマンド、チップ選
択信号などのアクセス制御信号が供給され、また、外部
との間でデータの入出力を行う。制御回路３１は、アド
レスバッファ、データ入出力バッファ、Ｙ（カラム）系
選択回路及び制御ロジックを有する。制御ロジックはこ
れに供給されたコマンドを解読し、その解読結果に従っ
てフラッシュメモリの内部を制御するための各種制御信
号を生成する。制御回路３１のアドレスバッファに供給
されたＸ系アドレス信号はブロック内制御回路３０及び
制御回路２５に供給され、Ｘ系の選択動作に供される。
またアドレスバッファに供給されたＹ系アドレス信号は
Ｙ系選択回路回路に供給される。Ｙ系選択回路はセンス
ラッチでセンスされてラッチされた読み出しデータをア
ドレスデコード結果に従って選択し、外部に出力可能に
し、また、書込み動作では、外部から供給された書込み
データをアドレスデコード結果に従ってセンスラッチア
レイ３４のセンスラッチにラッチさせる。また、制御回
路３１はベリファイ動作における検出信号を前記センス
ラッチアレイ３４の各センスラッチから受け取って、ベ
リファイ動作の完了を判定する論理を有している。

【００５８】次に、図１６のフラッシュメモリにおける
消去、消去ベリファイ、書込み、書込みベリファイ及び
読み出し時の内部制御の態様について説明する。

【００５９】図１７は消去動作時の制御状態を示す。こ
れに示される状態は図２で説明した消去のための電圧印
加状態に対応される。図１７の（Ａ）は選択ブロックに
着目しており、非選択ブロックに対する電圧印加状態は
（Ｂ）に示される。

【００６０】図１８は消去ベリファイ動作時の制御状態
を示す。図１８の（Ａ）は選択ブロックに着目してお
り、非選択ブロックに対する電圧印加状態は（Ｂ）に示
される。消去ベリファイ時において、選択ワード線は
２．８Ｖ、非選択ワード線は０Ｖ、選択ブロックにおい
て選択ＭＯＳトランジスタＱ１，Ｑ２はＶｃｃによって
オン状態にされ、非選択ブロックにおいて選択ＭＯＳト
ランジスタＱ１，Ｑ２はＶｓｓ（＝０Ｖ）によってオフ
状態にされ、共通ソース線ＳＬ及びメモリウエル電位は
共に０Ｖにされる。

【００６１】図１９は書込み動作時の制御状態を示す。
図１９の（Ａ）は選択ブロックに着目しており、非選択
ブロックに対する電圧印加状態は（Ｂ）に示される。書
込み動作時において、選択ブロックの書込み選択ワード
線はー１０Ｖ、書込み非選択ワード線は２Ｖにされ、非
選択ブロックにワード線は０Ｖにされる。共通ソース線
及ぶメモリウエル電位は共に０Ｖにされる。

【００６２】図２０は書込みベリファイ動作時の制御状
態を示す。図２０の（Ａ）は選択ブロックに着目してお
り、非選択ブロックに対する電圧印加状態は（Ｂ）に示
される。書込みベリファイ時において、選択ワード線は
１．５Ｖ、非選択ワード線は０Ｖ、共通ソース線ＳＬ及
びメモリウエル電位は共に０Ｖにされる。

【００６３】図２１は読み出し動作時の制御状態を示
す。図２１の（Ａ）は選択ブロックに着目しており、非
選択ブロックに対する電圧印加状態は（Ｂ）に示され
る。読み出し動作時において、選択ワード線は２Ｖ、非
選択ワード線は０Ｖ、共通ソース線ＳＬ及びメモリウエ
ル電位は共に０Ｖにされる。

【００６４】〔ファイルメモリシステム〕図２２には前
記フラッシュメモリを用いたファイルメモリシステムの
一例ブロック図が示されている。９０で示されるもの
は、特に制限されないが、ＰＣカード化されたフラッシ
ュメモリカードであり、ＡＴＡ（AT Attachment）カー
ドの一種とされる。このフラッシュメモリカード９０は
特に制限されないがＩＤＥ（Integrated Device Electr
onics）に準拠した標準バス９１を介してパーソナルコ
ンピュータ等のコンピュータ９９に図示を省略するコネ
クタを介して着脱自在に装着可能にされる。

【００６５】フラッシュメモリカード９０は、バスイン
タフェース部９２、ライトバッファ９３、ＥＣＣ回路９
４、マイクロコンピュータ９５、フラッシュメモリ９６
及び管理テーブルメモリ９７を有し、それらは内部バス
９８に共通接続されている。

【００６６】前記バスインタフェース部９２はＡＴＡカ
ード等の仕様に準拠するように標準バス９１との間での
インタフェース制御を行う。ライトバッファ９３は標準
バス９１から供給される書込みデータを一時的に蓄える
データバッファであ、フラッシュメモリ９６にはライト
バッファ９３に蓄えられたデータが書き込まれる。前記
ＥＣＣ回路９４はフラッシュメモリ９６に格納されたデ
ータの精度を向上させるためのエラー検出及びえら訂正
機能を有する回路である。前記管理テーブルメモリ９７
は例えばフラッシュメモリやＥＥＰＲＯＭのような電気
的に書き換え可能な半導体メモリによって構成され、セ
クタ管理テーブルと書き換え回数管理テーブルが形成さ
れている。セクタ管理テーブルにはフラッシュメモリ９
６の不良アドレス等が書き込まれる。特にフラッシュメ
モリの場合、書き込み/消去を繰り返して行なううちに
メモリセルの特性が劣化するのでそのようなアドレスを
保持することが必要である。書き換え回数管理テーブル
はフラッシュメモリ９６におけるメモリセルの書き換え
回数を例えばフラッシュメモリのブロック毎に管理する
情報を保有する。フラッシュメモリのメモリセルの特性
は所定の書き換え回数の範囲内で保証されている。前記
マイクロコンピュータ９５はフラッシュメモリカード９
０に対するアクセス要求に従ってカード内部を全体的に
制御し、例えばフラッシュメモリに対する動作の指示や
前記コマンドを発行してフラッシュメモリ９６をアクセ
ス制御したり管理テーブルメモリ９７を制御する。

【００６７】フラッシュメモリ９６は、メモリウエルを
負電圧とする消去が実現され、周辺回路には極めて高い
耐圧性能を要求せず、また、メモリウエルを分割しなく
ても消去非対象メモリセルトランジスタに対するディス
ターブが緩和され、結果として、チップ面積の小型化並
びにデータに対する高い信頼性を保証することができ
る。したがて、データに対する高い信頼性を維持しつ
つ、フラッシュメモリカード９０の記憶容量を格段に大
きくすることができる。

【００６８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６９】例えば、読み出し、書込み、書込みベリフ
ァイ、消去、及び消去ベリファイの具体的な電圧値は上
記実施例に限定されず適宜に変更可能である。また、メ
モリセルトランジスタのレイアウト構成は所謂ＡＮＤ型
の他に、ＮＯＲ型、ＮＡＮＤ型等のレイアウトを採用す
ることも可能である。また、本発明はフラッシュメモリ
という称呼には限定されず電気的消去及び書き込み可能
な半導体不揮発性記憶装置に広く適用することができ
る。本発明は更に、マイクロコンピュータ、データプロ
セッサ、マイクロプロセッサのオンチップメモリとして
も実現することができる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７１】すなわち、電気的消去及び書込み可能な半
導体不揮発性記憶装置に対する消去において、メモリマ
ットが形成されるメモリウエルを負の電圧として、デコ
ーダ等の周辺回路に過大な耐圧を要求しなくても済むよ
うにするとき、消去を行わないメモリセルトランジスタ
のドレインまたはソースを例えば０Vにし、或いは、消
去を行わないメモリセルトランジスタのゲートをメモリ
ウエルと同じ負電圧にする。したがって、メモリウエル
を分割しなくても、ディスターブを軽減することができ
る。換言すれば、消去時のメモリウエルを負の電圧とし
て、ゲート電圧を低くし、レイアウト面積を小さくする
ことができるとともに、消去非選択メモリセルトランジ
スタが弱い消去状態に曝されるというディスターブを、
実用上問題とならない程度に軽減することができる。

【図面の簡単な説明】

【図１】本発明の一例に係るフラッシュメモリにおける
メモリマットの詳細及びそのＸ系選択回路の一例を示す
回路図である。

【図２】フラッシュメモリにおいて消去非選択ブロック
にけるメモリセルトランジスタＭＣのソースを０Ｖにす
る消去動作の説明図である。

【図３】フラッシュメモリにおいて消去非選択ブロック
にけるメモリセルトランジスタＭＣのドレインを０Ｖに
する消去動作の説明図である。

【図４】図２と図３の消去動作の優劣を示すための説明
図である。

【図５】メモリセルトランジスタに光を当てることによ
りディスターブを軽減する場合の説明図である。

【図６】消去非対象メモリセルトランジスタのコントロ
ールゲートをメモリウエルと同じ負電圧としてディスタ
ーブを軽減する対象を全ての消去非対象メモリセルトラ
ンジスタとする場合の説明図である。

【図７】消去非対象メモリセルトランジスタのコントロ
ールゲートをメモリウエルと同じ負電圧としてディスタ
ーブを軽減する対象を消去対象メモリセルトランジスタ
を含まないブロック内のメモリセルトランジスタとする
場合の説明図である。

【図８】消去非対象メモリセルトランジスタのコントロ
ールゲートを、サブデコーダのようなワードデコーダで
電位固定せずに解放状態にしてｂディスターブを軽減す
る消去の説明図である。

【図９】ＣＭＯＳ回路におけるトランジスタの耐圧を低
くするための一例回路図である。

【図１０】Ｖｃｃと−４Ｖを切換える電圧変換回路の一
例回路図である。

【図１１】１４Ｖと−４Ｖを切換える電圧変換回路の一
例回路図である。

【図１２】Ｖｓｓと−４Ｖを切換える電圧変換回路の一
例回路図である。

【図１３】サブデコーダに含まれるドライバＤＲＶとし
てＣＭＯＳ・ＮＡＮＤゲートを採用するとき図１１及び
図１２の電圧変換回路との関係を示す説明図である。

【図１４】サブデコーダに含まれるドライバＤＲＶとし
てＣＭＯＳインバータを採用するとき図１１及び図１２
の電圧変換回路との関係を示す説明図である。

【図１５】図１０に示される電圧変換回路及びドライバ
とメモリアレイのブロックとの関係を示す説明図であ
る。

【図１６】図２で説明したフラッシュメモリの全体的な
一例ブロック図である。

【図１７】図１６のフラッシュメモリにおける消去動作
時の制御状態を示す説明図である。

【図１８】図１６のフラッシュメモリにおける消去ベリ
ファイ動作時の制御状態を示す説明図である。

【図１９】図１６のフラッシュメモリにおける書込み動
作時の制御状態を示す説明図である。

【図２０】図１６のフラッシュメモリにおける書込みベ
リファイ動作時の制御状態を示す説明図である。

【図２１】図１６のフラッシュメモリにおける読み出し
動作時の制御状態を示す説明図である。

【図２２】フラッシュメモリを用いたファイルメモリシ
ステムの一例ブロック図である。

【図２３】メモリウエルを０Ｖにして消去を行う場合の
一例を示す説明図である。

【図２４】高耐圧ＭＯＳトランジスタと耐圧が比較的低
くて済むＭＯＳトランジスタとの比較するレイアウト図
である。

【図２５】ＭＯＳトランジスタのゲート酸化膜の厚さと
ＭＯＳトランジスタの動作速度との関係の一例を示す説
明図である。

【図２６】メモリウエルを負の電圧とすることによりメ
モリセルトランジスタのコントロールゲートにかける電
圧を低くして消去を行うことを示す説明図である。

【図２７】消去時におけるフラッシュメモリセルの選択
ワード線電圧とメモリウエル電圧との関係によってチッ
プ面積がどのように増大されるかを例示的に示す説明図
である。

【図２８】ウエル電圧を０Ｖにした場合には消去動作に
おいて消去非選択ワード線に接続するメモリセルは弱い
消去が行われないことを示す説明図である。

【図２９】ウエル電圧に−４Ｖを採用した場合には消去
動作において消去非選択ワード線に接続するメモリセル
は弱い消去が行われる虞のあることを示す説明図であ
る。

【図３０】メモリウエル電圧とディスターブ電圧との関
係の傾向を示す説明図である。

【符号の説明】

１メモリマット２メインデコーダ３ゲートデコーダ４サブデコーダＭＣメモリセルトランジスタＷＬワード線ＢＬビット線ＳＬソース線ＳＬＴセンスラッチＰＣプリチャージ回路Ｑ１，Ｑ２選択ＭＯＳトランジスタＱ３消去動作時にソースを接地電位から分離するため
のトランジスタ２０メモリアレイ２３ワードデコーダ２４電圧変換回路２５制御回路２６〜２９電圧変換回路３０ブロック内制御回路３１制御回路３２電源回路３３電圧制御回路

Claims

【特許請求の範囲】

【請求項１】ソース、ドレイン及びコントロールゲー
トを持ち、電気的消去及び書き込み可能な不揮発性の複
数個のメモリセルトランジスタを有するメモリマットが
メモリウエルに形成され、メモリセルトランジスタに対
する消去動作時に、前記メモリウエルを負電圧に制御す
る半導体不揮発性記憶装置において、消去動作動作時に、消去選択とされるメモリセルトラン
ジスタのコントロールゲートを消去非選択のメモリセル
トランジスタのコントロールゲートに与えられる第１の
電圧よりも高い第２の電圧に制御すると共に、消去非選
択のメモリセルトランジスタのソース又はドレインの一
方を前記第１電圧と同じ電圧に制御し、他方をフローテ
ィングに制御する制御手段を設けて成るものであること
を特徴とする半導体不揮発性記憶装置。
【請求項２】前記消去非選択のメモリセルトランジス
タのソースに前記第１電圧を与え、第１の電圧は接地電
位であることを特徴とする請求項１記載の半導体不揮発
性記憶装置。
【請求項３】ソース、ドレイン及びコントロールゲー
トを持ち、電気的消去及び書き込み可能な不揮発性の複
数個のメモリセルトランジスタを有するメモリマットが
メモリウエルに形成され、メモリセルトランジスタに対
する消去動作時に、前記メモリウエルを負電圧に制御す
る半導体不揮発性記憶装置であって、前記メモリマットは、メモリセルトランジスタのコント
ロールゲートが結合された複数本のワード線毎に、複数
個メモリセルトランジスタのソースが第１の選択トラン
ジスタを介してソース線に共通接続されると共に前記複
数個メモリセルトランジスタのドレインが第２の選択ト
ランジスタを介して対応するビット線に接続されたブロ
ックを複数個有し、消去動作動作時に、前記ビット線を前記負電圧に、前記
ソース線を第１の電圧に制御し、消去選択とされるメモ
リセルトランジスタのコントロールゲートを消去非選択
のメモリセルトランジスタのコントロールゲートに与え
られる第１の電圧よりも高い第２の電圧に制御すると共
に、消去選択とされるメモリセルトランジスタを含むブ
ロックの第２の選択トランジスタをオンにし、消去選択
とされるメモリセルトランジスタを含むブロックの第１
の選択トランジスタをオフにし、全て消去非選択のメモ
リセルトランジスタを含むブロックの第２の選択トラン
ジスタをオフにし、全て消去非選択とされるメモリセル
トランジスタを含むブロックの第１の選択トランジスタ
をオンにする制御手段を含んで成るものであることを特
徴とする半導体不揮発性記憶装置。
【請求項４】前記ソース線は接地電位に直結され、第
１の電圧は接地電位であることを特徴とする請求項３記
載の半導体不揮発性記憶装置。
【請求項５】前記メモリウエルは単一のメモリウエル
であることを特徴とする請求項１乃至４の何れか１項記
載の半導体不揮発性記憶装置。
【請求項６】ソース、ドレイン及びコントロールゲー
トを持ち、電気的消去及び書き込み可能な不揮発性の複
数個のメモリセルトランジスタを有するメモリマットが
メモリウエルに形成され、メモリセルトランジスタに対
する消去動作時に、前記メモリウエルを負電圧に制御す
る半導体不揮発性記憶装置において、消去動作動作時に、消去選択とされるメモリセルトラン
ジスタのコントロールゲートを消去非選択のメモリセル
トランジスタのコントロールゲートに与えられる第１の
電圧よりも高い第２の電圧に制御すると共に、消去非選
択のメモリセルトランジスタのコントロールゲートに与
えられる前記第１の電圧を前記負電圧に制御し、消去非
選択のメモリセルトランジスタのソース及びドレインを
前記第１電圧と同じ電圧に制御する制御手段を設けて成
るものであることを特徴とする半導体不揮発性記憶装
置。
【請求項７】ソース、ドレイン及びコントロールゲー
トを持ち、電気的消去及び書き込み可能な不揮発性の複
数個のメモリセルトランジスタを有するメモリマットが
メモリウエルに形成され、メモリセルトランジスタに対
する消去動作時に、前記メモリウエルを負電圧に制御す
る半導体不揮発性記憶装置であって、前記メモリマットは、メモリセルトランジスタのコント
ロールゲートが結合された複数本のワード線毎に、複数
個メモリセルトランジスタのソースが第１の選択トラン
ジスタを介してソース線に共通接続されると共に前記複
数個メモリセルトランジスタのドレインが第２の選択ト
ランジスタを介して対応するビット線に接続されたブロ
ックを複数個有し、消去動作動作時に、前記ビット線及びソース線を前記負
電圧に、前記第１及び第２の選択トランジスタをオン、
消去非選択とされるブロックの全てのメモリセルトラン
ジスタのコントロールゲートに前記負電圧に等しい第１
の電圧を与え、消去選択とされるブロックにおいて消去
選択とされるメモリセルトランジスタのコントロールゲ
ートを消去非選択のメモリセルトランジスタのコントロ
ールゲートに与えられる第３の電圧よりも高い第２の電
圧に制御し、第３の電圧は前記第１の電圧よりも高いこ
とを特徴とする半導体不揮発性記憶装置。
【請求項８】請求項１乃至７の何れか１項に記載の半
導体不揮発性記憶装置と、この半導体不揮発性記憶装置
をバスを介してアクセス制御する制御手段とを備えて成
るものであることを特徴とするデータ処理システム。