JP6122478B1

JP6122478B1 - 不揮発性半導体記憶装置

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Publication number: JP6122478B1
Application number: JP2015207736A
Authority: JP
Inventors: 矢野　勝; 勝矢野
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2015-10-22
Filing date: 2015-10-22
Publication date: 2017-04-26
Anticipated expiration: 2035-10-22
Also published as: KR20170047152A; CN106611618B; JP2017079088A; TWI585777B; US20170117046A1; TW201715519A; US9672922B2; CN106611618A; KR101746758B1

Abstract

【課題】低消費電力化、高速化、小型化を図ることができる改良されたレイアウト構成を有する不揮発性半導体記憶装置を提供する。【解決手段】本発明のフラッシュメモリは、ＮＡＮＤ型のストリングが形成されたメモリアレイ１１０を含む。メモリアレイ１１０は、複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含み、１つのブロックが複数のＮＡＮＤ型のストリングを含む。複数のローカルビット線は、１つのグローバルブロック内の複数のブロックの各々に共通であり、複数のグローバルビット線は、複数のグローバルブロックに共通であり、１つのグローバルビット線とｎ本のローカルビット線との間の選択的に接続する接続手段を含む。読出し動作またはプログラム動作を行うときに、１つのグローバルビット線がｎ本のローカルビット線によって共有される。【選択図】図２

Description

本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型のストリングを有する記憶装置のメモリアレイの構成に関する。

フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリはさらに、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。

ＮＡＮＤ型のフラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したブロックを複数配置さいたメモリアレイを備えている。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、ビット線側選択トランジスタを介してビット線に接続され、他方の端部は、ソース線側選択トランジスタを介してソース線に接続される。

図１は、従来のフラッシュメモリのビット線選択回路の構成例を示す図である（特許文献１）。同図に示すように、ビット線選択回路１０は、偶数ビット線GBL_eと奇数ビット線GBL_oをページバッファ／センス回路に接続するための第１の選択部１２と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに所定のバイアス電圧を印加する第２の選択部１４とを含んで構成される。第１の選択部１２は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数選択トランジスタGBL_eおよび奇数選択トランジスタGBL_oの共通ノードN1とセンス回路との間に接続されたビット線選択トランジスタBLSとを有する。第１の選択部１２を構成するトランジスタSEL_e、SEL_o、BLSは、ページバッファ／センス回路などの周辺回路を構成するＰウエル内に形成されたＮＭＯＳトランジスタであり、これらのトランジスタは、高電圧（HV）で動作可能な高耐圧トランジスタである。

例えば、ページ読出しの場合、偶数ビット線GBL_eが選択されるとき、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数ビット線GBL_oが非選択とされ、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数ビット線GBL_eが非選択とされ、偶数選択トランジスタSEL_eがオフする。

第２の選択部１４は、偶数ビット線GBL_eと仮想電位VPREとの間に接続された偶数バイアストランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアストランジスタYSEL_oとを有する。これらのトランジスタは、メモリセルが形成されるＰウエル内に形成されるＮＭＯＳトランジスタであり、低電圧（LV）で動作可能な低耐圧トランジスタである。仮想電位VPREには、動作状態に応じたバイアス電圧またはプリチャージ電圧が供給される。例えば、ページ読出しの際に、選択された偶数ビット線GBL_eの偶数バイアストランジスタYSEL_eがオフし、非選択の奇数ビット線GBL_oの奇数バイアストランジスタYSEL_oがオンし、仮想電位VPREにシールド電位が供給される。また、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eにシールド電位が供給される。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルに、書込み禁止電圧が供給される。第２の選択部１４を構成するトランジスタをメモリセルと共通のウエル内に形成することで、ビット線選択回路の占有面積を削減し、フラッシュモリの小型化を図っている。

特許５５５０６０９号公報

今後、ＩｏＴ（Internet of Things）等が普及するにつれ、電子機器の電力消費の抑制や、電子機器間の高速データ通信の必要性が生じる。これに伴い、電子機器に搭載されるフラッシュメモリにも、低消費電力化、高速化、小型化がさらに求められる。上記した特許文献１のレイアウト構成は、１つの解決手段ではあるが、この構成では不十分であり、さらなる改良が図られたフラッシュメモリが必要である。

本発明は、このような従来の課題を解決するものであり、低消費電力化、高速化、小型化を図ることができる改良されたメモリアレイ構成を有する不揮発性半導体記憶装置を提供することを目的とする。

本発明に係る不揮発性半導体記憶装置は、複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含み、１つのブロックが複数のＮＡＮＤ型のストリングを含む、メモリアレイと、１つのグローバルブロック内の複数のブロックの各々に共通に接続された複数のローカルビット線と、複数のグローバルブロックに共通の複数のグローバルビット線と、１つのグローバルビット線とｍ本（ｍは、２以上の整数）のローカルビット線との間の選択的な接続を行う接続手段と、グローバルブロック内の選択されたブロックについて、選択ページの読出しまたはプログラムが行われるとき、前記接続手段によって１つのグローバルビット線がｍ本のローカルビット線によって共有される。

好ましくは前記接続手段は、複数のローカルビット線を時分割的に前記グローバルビット線に接続する。好ましくは前記接続手段は、複数のグローバルブロックの各々に設けられる。好ましくは前記ローカルビット線は、複数の偶数ローカルビット線と複数の奇数ローカルビット線とを含み、前記接続手段は、複数の偶数ローカルビット線をグローバルビット線に選択的に接続する偶数接続手段と、複数の奇数ローカルビット線をグローバルビット線に接続する奇数接続手段とを含む。好ましくは前記偶数接続手段は、複数の偶数ローカルビット線を時分割的に前記グローバルビット線に接続し、前記奇数接続手段は、複数の奇数ローカルビット線を時分割的に前記グローバルビット線に接続する。好ましくは前記接続手段はさらに、複数の偶数ローカルビット線にバイアス電圧を供給する偶数供給手段と、複数の奇数ローカルビット線にバイアス電圧を供給する奇数供給手段とを含む。好ましくは偶数ローカルビット線の読出しを行うとき、前記奇数供給手段は、奇数ローカルビット線にシールド電圧を供給し、奇数ローカルビット線の読出しを行うとき、前記偶数供給手段は、偶数ローカルビット線にシールド電圧を供給する。

好ましくは前記接続手段は、第１の接続手段と第２の接続手段とを含み、第１の接続手段は、前記偶数接続手段と前記偶数供給手段とを含み、第２の接続手段は、前記奇数接続手段と前記奇数供給手段とを含み、第１の接続手段は、グローバルブロックの一方の端部側に配置され、第２の接続手段は、グローバルブロックの他方の端部側に配置され、第１の接続手段と第２の接続手段との間に複数のブロックが配置される。好ましくは第１の接続手段は、複数の偶数ローカルビット線を共通に選択する第１の偶数選択トランジスタと、複数の偶数ローカルビット線の各々を選択する第２の偶数選択トランジスタとを含み、第２の偶数選択トランジスタは第１の偶数選択トランジスタに直列に接続され、第２の接続手段は、複数の奇数ローカルビット線を共通に選択する第１の奇数選択トランジスタと、複数の奇数ローカルビット線の各々を選択する第２の奇数選択トランジスタとを含み、第２の奇数選択トランジスタは第１の奇数選択トランジスタに直列に接続される。好ましくは前記グローバルブロックの複数のブロック、第２の偶数選択トランジスタ、および第２の奇数選択トランジスタは、基板上に形成された第１の導電型の第１のウエル領域内に形成され、第１の偶数選択トランジスタおよび第１の奇数選択トランジスタは、第１のウエル領域と分離された第１導電型の第２のウエル領域内に形成される。好ましくは不揮発性半導体記憶装置はさらに、アドレス情報に基づきメモリアレイの中からグローバルブロックを選択するグローバルブロック選択手段と、アドレス情報に基づき選択されたグローバルブロックの中からブロックを選択するブロック選択手段と、複数のグローバルビット線に接続され、読み出されたデータまたはプログラムすべきデータを保持する保持手段とを有する。好ましくは前記ｍは、４または８である。

本発明によれば、複数のグローバルブロックに共通のグローバルビット線と、グローバルブロック内の複数のブロックに共通のローカルビット線とに分離し、１つのグローバルビット線をｍ本のローカルビット線によって共有するようにしたので、低消費電力化、高速化、小型化を図ることができる。

従来のフラッシュメモリのビット線選択回路の構成を示す図である。本発明の実施例に係るフラッシュメモリの概略構成を示す図である。本実施例のメモリアレイの全体構成を示す図である。メモリセルの等価回路図である。本実施例に係るメモリアレイのグローバルブロックの概略構成を示す図である。本実施例に係るグローバルブロック内に形成されたスイッチ回路部の回路構成を示す図である。図７（Ａ）は、本実施例に係るグローバルブロックの概略構成を示す断面図、図７（Ｂ）は、ローカルビット線とブロックとの接続関係を示す断面図である。図８（Ａ）は、本実施例の行デコーダによるグローバルブロックの選択の構成例を示す図、図８（Ｂ）は、本実施例の行デコーダによるブロックの選択の構成例を示す図である。本実施例のフラッシュメモリの消去時のバイアス条件を示すテーブルである。本実施例のフラッシュメモリの読出し時のバイアス条件を示すテーブルである。本実施例の偶数ページの読出し動作のタイミングチャートである。本実施例の奇数ページの読出し動作のタイミングチャートである。本実施例のフラッシュメモリのプログラム時のバイアス条件を示すテーブルである。本実施例の偶数ページのプログラムのタイミングチャートである。本実施例の奇数ページのプログラムのタイミングチャートである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図２は、本発明の実施例に係るＮＡＮＤ型のフラッシュメモリの構成を示すブロック図である。本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、…Ｃｎを供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきグローバルブロックやワード線の選択等を行う行デコーダ１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

図３に、メモリアレイ１１０の詳細を示す。本実施例のメモリアレイ１１０は、２つのメモリバンクまたはメモリプレーン１１０Ａ、１１０Ｂに分割される。メモリプレーン１１０Ａは、行駆動回路２００Ａに結合され、メモリプレーン１１０Ｂは、行駆動回路２００Ｂに結合され、行デコーダ１６０は、２つのメモリプレーン１１０Ａ、１１０Ｂに共通に結合される。また、図に示す例では、メモリプレーン１００Ａの上端側にページバッファ／センス回路１７０Ａが配置され、メモリバンク１１０Ｂの上端側に、ページバッファ／センス回路１７０Ｂが配置されるが、ページバッファ／センス回路１７０Ａ、１７０Ｂは、メモリプレーン１１０Ａ、１１０Ｂの下端側に配置されてもよい。

メモリプレーン１１０Ａは、列方向に配置された複数のグローバルブロックGBLKを含み、同様に、メモリプレーン１１０Ｂも、列方向に配置された複数のグローバルブロックGBLKを含む。１つのグローバルブロックGBLKはさらに複数のブロックを含む。図示する例では、１つのメモリプレーン１１０Ａ（１１０Ｂ）は、列方向に８つのグローバルブロックGBLKを含み、１つのグローバルブロックGBLKはさらに１２８個のブロックBLKを含む。

１つのブロックBLKには、図４に示すように、複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、複数の直列接続されたメモリセルと、メモリセルの一方の端部に接続されたソース線側選択トランジスタと、メモリセルの他方の端部に接続されたビット線側選択トランジスタとを有する。図に示す例では、１つのＮＡＮＤストリングは、直列に接続された６４個のメモリセルを含む。すなわち、１つのブロックは、６４ページ×ｐビットを含む。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図５は、グローバルブロックの概略構成を示す平面図である。上記したように、１つのメモリプレーン１１０Ａ（１１０Ｂ）は、列方向に配列された８個のグローバルブロックG_BLK1〜G_BLK8を含む。１つのグローバルブロックは、列方向に配列された１２８個のブロックに加えて、第１スイッチ回路部２２０と第２スイッチ回路部２３０を含む。第１スイッチ回路部２２０は、グローバルブロックの上端側に配置され、第２スイッチ回路部２３０は、その下端側に配置され、第１スイッチ回路部２２０と第２スイッチ回路部２３０との間に１２８このブロックが配置される。複数のグローバルブロックG_BLK1〜G_BLK8上方には、ｎビットのグローバルビット線GBLが形成され、グローバルビット線GBL1〜GBLnの各々は、８個のグローバルブロックG_BLK1〜G_BLK8に共通であり、かつ各グローバルブロックの第１スイッチ回路部２２０および第２スイッチ回路部２３０にコンタクトを介して電気的に接続される。

次に、第１スイッチ回路部２２０および第２スイッチ回路部２３０の詳細を図６に示す。同図は、一部の構成として、ｉ番目のグローバルブロックG_BLKiと、その上方を延在するｉ番目のグローバルビット線GBLiと、ｉ＋１番目のグローバルビット線GBLi+1を例示している。グローバルビット線GBLiに関連する構成と、グローバルビット線GBLi+1に関連する構成は、同一であるので、以下では、グローバルビット線GBLiについて説明する。

グローバルブロックG_BLKiは、列方向に１２８個のブロックを含み、１つのブロックは、図４に示すように、６４WL×ｐビットのメモリセルを含み、１つのワード線WLに偶数と奇数の２ページが割り当てられるため、１つのブロックは１２８ページを有することになる。各ブロックの各ＮＡＮＤストリングは、列方向に延びる各ローカルビットLBLを介して結合される。１つのローカルビット線LBLは、１２８個のブロックに共通である。ここで、ローカルビット線を偶数と奇数で区別する場合には、偶数ローカルビット線をLBL_e、奇数ローカルビット線をLBL_oで表す。

本例では、１つのグローバルビット線GBLiは、２本の偶数ローカルビット線LBL_eと２本の奇数ローカルビット線LBL_oに選択的に接続され、言い換えれば、１つのグローバルビット線は、４本のローカルビット線によって共有される。各グローバルビット線GBLには、ページバッファ／センス回路１７０が接続される。例えば、グローバルビット線GBLがｎ本であるとき、ｎ個のページバッファ／センス回路１７０がグローバルビット線GBLに接続される。ここには図示しないが、１つのページバッファ／センス回路１７０は、１つのグローバルビット線GBLによって共有されるローカルビット線の数（図６の例では、４つ）に対応するラッチ回路を備え、４つのラッチ回路は、４つのローカルビット線LBLを介してメモリセルから読み出されたデータをそれぞれ保持し、あるいは４つのローカルビット線LBLを介してメモリセルにプログラムすべきデータをそれぞれ保持する。

第１スイッチ回路部２２０は、Ｎチャンネル型のＭＯＳトランジスタQe、Qe1、Qe2、Qvoを含む。トランジスタQeは、グローバルビット線GBLiと偶数ローカルビット線LBL_e1、LBL_e2との間に接続され、そのゲートには選択線SEL_LBLeが接続され、トランジスタQeは、偶数ローカルビット線線LBL_e1、LBL_e2を共通に選択する。トランジスタQe1は、ローカルビット線LBL_e1とトランジスタQeとの間に直列に接続され、そのゲートには選択線SEL_e1が接続され、トランジスタQe1は、偶数ローカルビット線線LBL_e1を選択する。トランジスタQe2は、ローカルビット線LBL_e2とトランジスタQeとの間に直列に接続され、そのゲートには選択線SEL_e2が接続される。トランジスタQe2は、偶数ローカルビット線線LBL_e2を選択する。トランジスタQvoは、仮想電源線VIR_oと奇数ローカルビット線LBL_o1、LBL_o2との間に接続され、それらのゲートには選択線SEL_VIRoが共通に接続される。トランジスタQvoは、奇数ローカルビット線LBL_o1、LBL_o2に動作状態に応じたバイアス電圧を共通に供給する。

第２スイッチ回路部２３０は、Ｎチャンネル型のＭＯＳトランジスタQo、Qo1、Qo2、Qveを含む。トランジスタQoは、グローバルビット線GBLiと奇数ローカルビット線LBL_o1、LBL_o2との間に接続され、そのゲートには選択線SEL_LBLoが接続され、トランジスタQoは、奇数ローカルビット線線LBL_o1、LBL_o2を共通に選択する。トランジスタQo1は、ローカルビット線LBL_o1とトランジスタQoとの間に直列に接続され、そのゲートには選択線SEL_o1が接続され、トランジスタQo1は、奇数ローカルビット線線LBL_o1を選択する。トランジスタQo2は、ローカルビット線LBL_o2とトランジスタQoとの間に直列に接続され、そのゲートには選択線SEL_o2が接続される。トランジスタQo2は、奇数ローカルビット線線LBL_o2を選択する。トランジスタQvoは、仮想電源線VIR_eと偶数ローカルビット線LBL_e1、LBL_e2との間に接続され、それらのゲートには選択線SEL_VIReが共通に接続される。トランジスタQveは、偶数ローカルビット線LBL_e1、LBL_e2に動作状態に応じたバイアス電圧を共通に供給する。

図７は、グローバルブロックの概略断面図である。１つの例では、Ｐ型のシリコン基板３００内にＮウエル３１０が形成され、Ｎウエル３１０内にＰウエル３２０が形成される。さらにＰ型の基板３００内には、Ｐウエル３２０とは分離したＰウエル３２２、３２４が形成される。Ｐウエル３２０には、１つのグローバルブロックG_BLKiの主要部が形成される。Ｐウエル３２０と分離されたＰウエル３２２には、第１スイッチ回路部２２０のトランジスタQeが形成され、Ｐウエル３２４には、第２スイッチ回路部２３０のトランジスタQoが形成される。好ましい態様では、Ｐウエル３２０に形成される各ブロックのメモリセル、第１スイッチ回路部２２０、および第２スイッチ回路部２３０の各トランジスタは、同一の製造プロセスを用いて形成することができる。それ故、第１スイッチ回路部２２０および第２スイッチ回路部２３０のトランジスタをメモリセルと同様に微細に加工することができる。一方、Ｐウエル３２２、３２４に形成されるトランジスタQe、Qoは、１つのグローバルビット線と４本のローカルビット線との間に結合され、このトランジスタQe、Qvは、消去動作時にグローバルブロックのＰウエル３２０が高電圧状態になったときに、グローバルビット線GBLが高電圧にならないように遮断される。また、Ｐウエル３２２、３２４の不純物濃度は、Ｐウエル３２０の不純物濃度と同じであってもよいし、必要に応じてそれと異なるものであってもよい。

ローカルビット線LBLは、各ブロックのビット線側選択トランジスタのドレインに接続され、このローカルビット線LBLは、例えば、１層目の金属ライン（Ｍ０）から構成される。また、第１スイッチ回路部２２０’とトランジスタQeとの間の相互接続、および第２スイッチ回路部２３０’とトランジスタQoとの間の相互接続は、ローカルビット線LBLと同様に、例えば、１層目の金属ラインＬ１、Ｌ２から構成される。仮想電源線VIR_o、VIR_eは、例えば、２層目の金属ライン（Ｍ１）から構成され、グローバルビット線GBLiは、例えば、３層目の金属ライン（Ｍ２）から構成される。特に、グローバルビット線GBLiを構成する金属ラインは、できるだけ抵抗が小さいものが望ましく、かつ隣接するグローバルビット線間の容量を小さくすることが望ましい。

図８（Ａ）は、グローバルブロックGBLiを選択するための行駆動回路２００の構成例を示している。行駆動回路２００は、各グローバルブロックの選択線SEL_LBLe、SEL_LBLoに接続された一対のＮ型のグローバルブロック選択トランジスタQ_GBe、Q_Gboを８組を含む。各組のグローバルブロック選択トランジスタQ_GBe、Q_Gboのゲートには、グローバルブロックを選択するための選択線G_SEL1、G_SEL2、…G_SEL8が行デコーダ１６０から供給される。行デコーダ１６０は、行アドレスＡｘに基づき、選択線G_SEL1、G_SEL2、…G_SEL8のいずれか１つをＨレベルにし（グローバルブロック選択トランジスタを導通）、それ以外をＬレベルにし（グローバルブロック選択トランジスタを非導通）、選択されたグローバルブロックの選択線SEL_LBLe、SEL_LBLoを行駆動回路２００の電圧供給部２１０に電気的に結合させる。電圧供給部２１０は、選択されたグローバルブロックの選択線SEL_LBLe、SEL_LBLoに動作状態に応じた電圧を供給する。

図８（Ｂ）は、グローバルブロック内のブロックを選択するための行駆動回路２００の構成例を示している。行駆動回路２００は、１２８組のＮＡＮＤゲート２１２、インバータ２１４およびレベルシフタ２１６を含む。ＮＡＮＤゲート２１２には、行デコーダ１６０からブロックを選択するための７本のデコード信号DEC1、DEC2、…DEC7が行デコーダ１６０から入力され、いずれか１つのＮＡＮＤゲート２１２の出力がＬレベルになる。ＮＡＮＤゲート２１２の出力は、インバータ２１４を介してレベルシフタ２１６をイネーブルし、ブロック選択線SEL_B0、SEL_B1、SEL_B2、…SEL_B127のいずれか１つがＨレベルに駆動される。ここには図示しないが、各ブロックは、Ｎ型のブロック選択トランジスタを含み、各ブロック選択トランジスタのゲートには、ブロックブロック選択線SEL_B0、SEL_B1、SEL_B2、…SEL_B127が接続される。また、行駆動回路２００は、図４に示す選択ゲート線SGS、DSG、ワード線W1〜WL64、ソース線SL、選択線SEL_e1、SEL_e2、SEL_VIRe、VIR_e、SEL_o1、SEL_o2、SEL_LBLo、仮想電源線VIR_o、SEL_VIRoに、動作状態に応じた電圧を供給する。

次に、本実施例のフラッシュメモリの動作について説明する。
消去動作
図９に、消去動作時の各部のバイアス条件を示す。選択されたグローバルブロックでは、グローバルビット線GBLi、選択線SEL_LBLe、SEL_LLBLoにVddが供給され、それ以外の選択線SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、LBLe、LBLoはフローティングにされ、Ｐウエルに消去電圧２０Ｖが印加される。また、非選択のグローバルブロックのSEL_LBLe、SEL_LBLoは、Ｌレベル（または０Ｖ）が供給され、それ以外の選択線はフローティングである。

選択されたブロックの全ワード線WLに０Ｖが印加され、選択線DSG、SGS、ソース線SLがフローティングにされ、非選択のブロックの全ワード線WL、選択線DSG、SGS、ソース線SLがフローティングにされる。こうして、本実施例のフラッシュメモリは、従来のフラッシュメモリと同様に、ブロック単位で一括消去される。

読出し動作
次に、読出し動作について説明する。好ましい態様として、本実施例のフラッシュメモリは、選択されたページの偶数ページと奇数ページの読み出しをシーケンシャルに行う。図１０に、偶数ページの読出しが行われるときの各部のバイアス条件を示し、図１１に、偶数ローカルビット線LBL_e1のメモリセルにデータ「１」が記憶され、偶数ローカルビット線LBL_e2のメモリセルにデータ「０」が記憶されているときの偶数ページの読出しのタイミングチャートを示す。

読出し動作は、プリチャージ期間と、ストリングの選択放電期間、センシング期間とを含む。先ず、プリチャージ期間の時刻ｔ１において、グローバルブロックを選択するためのグローバルブロック選択トランジスタQ_Gbe、Q_GBoがオン状態にされ（図８（Ａ））、電圧供給部２１０は、オン状態のグローバルブロック選択トランジスタQ_GBeを介してSEL_LBLeにＨレベルの電圧を供給し、グローバルブロック選択トランジスタQ_GBoを介して選択線SEL_LBLoに０Ｖを供給する。これによりトランジスタQeがオンされ、トランジスタQoがオフされる。また、ページバッファ／センス回路１７０は、全てのグローバルビット線GBLに、例えば、１．０Ｖのプリチャージ電圧を供給する。さらに、行駆動回路２００は、仮想電源線VIR_eに、例えば１．２Ｖのプリチャージ電圧を供給し、仮想電源線VIR_oに０Ｖを供給する。

次に、時刻ｔ２において、行駆動回路２００は、選択線SEL_VIRe、SEL_VIRoを一定期間、Ｈレベルに駆動する。これにより、トランジスタQve、Qvoがオンされ、２本の偶数ローカルビット線LBL_e1、LBL_e2が１．２Ｖにプリチャージされ、２本の奇数ローカルビット線LBL_o1、LBL_o2が０Ｖにされる。つまり、偶数ページの読出しが行われるとき、偶数ページは、接地された奇数ページによってシールドされ、ビット線間の容量結合によるノイズが抑制される。時刻ｔ３で、選択線SEL_VIRe、SEL_VIRoがＬレベルに駆動され、偶数ローカルビット線LBLeおよび奇数ローカルビット線LBLoが仮想電源線VIR_e、VIR_oから切り離され、プリチャージ期間が終了する。

次に、時刻ｔ４〜ｔ６においてストリングの選択的な放電が開始される。時刻ｔ４において、選択線DSGがVccに駆動され、ビット線側選択トランジスタがオンされる。選択ワード線WLおよび非選択ワード線WLには、データ「０」のメモリセルがオンすることができる電圧であるパス電圧Vpassが供給され、ソース線SLには０Ｖが供給される。これにより、選択されたブロックのストリングを構成するメモリセルが偶数ローカルビット線LBLeからの電荷によって充電される。

次に、時刻ｔ５において、選択ワード線WLが０Ｖに駆動される。次に、時刻ｔ６において、選択線SGSが０ＶからVccに駆動され、ソース線側選択トランジスタがオンされる。これにより、メモリセルのデータの記憶状態に応じて、ストリングおよび偶数ローカルビット線LBLeの電荷がソース線SLに放電される。ローカルビット線LBL_e1に接続された選択メモリセルにはデータ「１」が記憶されているため、選択メモリセルがオンし、ローカルビット線LBL_e1がGNDレベルに放電される。一方、ローカルビット線LBL_e2に接続された選択メモリセルにはデータ「０」が記憶されているため、選択メモリセルがオフし、ローカルビット線LBL_e2はプリチャージ電圧を保持する。こうして、ストリングの放電期間中に、偶数ローカルビット線LBL_e1、LBL_e2には、メモリセルの記憶状態に応じた電荷が保持される。

次に、時刻ｔ７〜ｔ１０において、センシングが行われる。時刻ｔ７〜ｔ８において、選択線SEL_e1がＨレベルに駆動される。この間、トランジスタQe1がオンされ、偶数ローカルビット線LBL_e1がグローバルビット線GBLに接続される。偶数ローカルビット線LBL_e1は０Ｖであるため、グローバルビット線GBLの電位も０Ｖに放電される。ページバッファ／センス回路１７０は、グローバルビット線GBLの電位または電流を検知し、その結果をラッチ回路に保持する。

時刻ｔ７〜ｔ８の期間、偶数ローカルビット線LBL_e1のセンシングが終了すると、ページバッファ／センス回路１７０は、時刻ｔ８〜ｔ９の間にグローバルビット線GBLを再びプリチャージする。次に、時刻ｔ９〜ｔ１０において、選択線SEL_e2がＨレベルに駆動される。この間、トランジスタQe2がオンされ、偶数ローカルビット線LBL_e2がグローバルビット線GBLに接続される。偶数ローカルビット線LBL_e2はプリチャージ電圧のままであるため、グローバルビット線GBLの電位もほとんど変化しない。ページバッファ／センス回路１７０は、グローバルビット線GBLの電位または電流を検知し、その結果をラッチ回路に保持する。

こうして、２本の偶数ローカルビット線LBL_e1、LBL_e2の選択メモリセルの読出しが終了すると、次に、２本の奇数ローカルビット線の読出しが行われる。図１２に、奇数ローカルビット線LBL_o1に接続されたメモリセルにデータ「０」が記憶され、奇数ローカルビット線LBL_o2に接続されたメモリセルにデータ「１」が記憶されたときの読出し動作のタイミングチャーを示す。これらの動作は、偶数ローカルビット線LBLeの読出しのとき同様に行われる。

プログラム動作
次に、プログラム動作について説明する。好ましい態様として、本実施例のフラッシュメモリは、選択されたページの偶数ページと奇数ページのプログラムをシーケンシャルに行う。図１３に、偶数ページのプログラムが行われるときの各部のバイアス条件を示し、図１４に、偶数ローカルビット線LBL_e1のメモリセルにデータ「０」が記憶され、偶数ローカルビット線LBL_e2のメモリセルにデータ「１」が記憶されているときの偶数ページのプログラムのタイミングチャートを示す。

プログラム動作は、プリチャージ期間と、ストリングの選択放電期間、プログラム期間とを含む。先ず、プリチャージ期間の時刻ｔ１において、グローバルブロックを選択するためのグローバルブロック選択トランジスタQ_GBe、Q_GBoがオン状態にされ（図８（Ａ））、電圧供給部２１０は、オン状態のグローバルブロック選択トランジスタQ_GBeを介してSEL_LBLeにＨレベルの電圧を供給し、グローバルブロック選択トランジスタQ_GBoを介して選択線SEL_LBLoに０Ｖを供給する。これによりトランジスタQeがオンされ、トランジスタQoがオフされる。ページバッファ／センス回路１７０は、全てのグローバルビット線GBLに０Ｖを供給する。さらに、行駆動回路２００は、仮想電源線VIR_e、VIRoに、例えば２．４Ｖのプリチャージ電圧を供給する。また、選択線DSGがVccに駆動され、ビット線側トランジスタがオンされ、選択線SGSが０Ｖに駆動され、ソース線側トランジスタがオフされる。選択ワード線WLおよび非選択ワード線WLは、パス電圧Vpassに駆動される。また、ソース線SLは、Vccが供給される

次に、時刻ｔ２において、行駆動回路２００は、選択線SEL_VIRe、SEL_VIRoをＨレベルに駆動する。これにより、トランジスタQveが一斉にオンされ、２本の偶数ローカルビット線LBL_e1、LBL_e2が２．４Ｖにプリチャージされ、また、トランジスタQvoがオンされ、２本の奇数ローカルビット線LBL_o1、LBL_o2も２．４Ｖにプリチャージされる。つまり、偶数ページのプログラムが行われるとき、偶数ページは、同電位にプリチャージされた奇数ページによってシールドされ、ビット線間の容量結合によるノイズが抑制される。時刻ｔ３で、選択線SEL_VIReがＬレベルに駆動され、偶数ローカルビット線LBLeが仮想電源線VIR_eから切り離され、プリチャージ期間が終了する。なお、奇数ローカルビット線LBLoは、仮想電源線VIR_oと接続された状態を維持する。

次に、時刻ｔ４〜ｔ８においてストリングの選択的な放電が開始される。ページバッファ／センス回路１７０は、プログラムデータを保持しており、１つのグローバルビット線GBLに接続された１つのページバッファ／センス回路１７０は、４ビット分のプログラムデータを保持している。

時刻ｔ４において、ページバッファ／センス回路１７０は、最初のビットのプログラムデータに応じた電圧をグローバルビット線GBLに設定する。偶数ローカルビット線LBL_e1に接続されたメモリセルはデータ「０」、即ち、プログラムであるため、ページバッファ／センス回路１７０は、グローバルビット線GBLに０Ｖをセットする。次いで、時刻ｔ４〜ｔ５の期間、選択線SEL_e1がＨレベルに駆動される。これにより、トランジスタQe1がオンされ、偶数ローカルビット線LBL_e1がグローバルビット線GBLに接続され、偶数ローカルビット線LBL_e1が０Ｖに放電される。

次に、時刻ｔ６において、ページバッファ／センス回路１７０は、次のビットのプログラムデータに応じた電圧をグローバルビット線GBLに設定する。偶数ローカルビット線LBL_e2に接続されたメモリセルには、プログラムデータ「１」がプログラムされるため、すなわちプログラム禁止であるため、グローバルビット線GBLは、書込み禁止のために２．４Ｖがセットされる。時刻ｔ７〜ｔ８において、選択線SEL_e2がＨレベルに駆動される。これにより、トランジスタQe2がオンされ、偶数ローカルビット線LBL_e2がグローバルビット線GBLに接続されるが、偶数ローカルビット線LBL_e1は、ほぼ２．４Ｖのままである。こうして、偶数ローカルビット線LBL_e1、LBL_e2にプログラムデータが保持される。

次に、時刻ｔ９〜ｔ１０において、プログラムが実行される。すなわち、選択ワード線には、約１５〜２０Ｖのプログラム電圧が印加される。これにより、偶数ローカルビット線LBL_e1に接続された選択メモリセルにデータ「０」がプログラムされ、偶数ローカルビット線LBL_e2に接続された選択メモリセルにデータ「１」が保持される。

こうして、２本の偶数ローカルビット線LBL_e1、LBL_e2の選択メモリセルへのプログラムが終了すると、次に、２本の奇数ローカルビット線LBL_o1、LBL_o2へのプログラムが行われる。図１５に、奇数ローカルビット線LBL_o1に接続されたメモリセルにデータ「１」がプログラムされ、奇数ローカルビット線LBL_o2に接続されたメモリセルにデータ「０」がプログラムされるときのプログラム動作のタイミングチャーを示す。ストリングの選択放電が行われるとき、ページバッファ／センス回路１７０は、３ビット目のプログラムデータ、および４ビット目のプログラムデータに応じた電圧をグローバルビット線GBLに設定する。その他のプログラム動作は、偶数ローカルビット線LBLeのプログラムのとき同様に行われる。

このように本実施例によれば、１つのグローバルビット線と複数のローカルビット線とを分離し、読出し／プログラム動作時、選択されたグローバルブロック内のローカルビット線の充放電を行えばよいため、消費電力化の低減を図ることができる。さらに、選択されたグローバルブロック内のローカルビット線にデータに応じた電荷を一時的に保持し、そのローカルビット線を時分割的にグローバルビット線に接続することで、読出し動作およびプログラム動作の高速化を図ることができる。さらに、メモリプレーン内に複数のグローバルブロックを形成し、各グローバルブロック内に複数のブロックを形成するようにしたので、メモリアレイの高集積化を図ることができる。

上記実施例では、１つのグローバルビット線GBLに、２本の偶数ローカルビット線と２本の奇数ローカルビット線とが共通に接続される構成を示したが、本発明は、このような構成に限定されるものではない。例えば、１つのグローバルビット線GBLに、ｍ本以上（ｍは、３以上の自然数）の偶数ローカルビット線および奇数ローカルビット線を共通に接続することができる。例えば、１つのグローバルビット線に、４本の偶数ローカルビット線および４本の奇数ローカルビット線を接続すれば、１つのローカルビット線が８本のローカルビット線によって共用される。共有するローカルビット線の数の増加は、それらのローカルビット線によって保持される電荷（データ）の数の増加を意味し、複数のローカルビット線を高速で時分割的にグローバルビット線に接続することで、さらに読出し動作およびプログラム動作の高速化を図ることができる。

上記実施例では、１つのグローバルビット線に、複数の偶数ローカルビット線と複数の奇数ローカルビット線を共通に接続する例を示したが、本発明は、このような構成に限定されるものではない。偶数ビット線または奇数ビット線に分けて読出しまたはプログラムを行わない場合には、１つのグローバルビット線に、偶数または奇数を問わない単なる複数のローカルビットを共通に接続し、１つのグローバルビット線を複数のローカルビット線によって共有するようにしてもよい。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：行デコーダ
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：行駆動回路
２１０：電圧供給部
２２０：第１スイッチ回路部
２３０：第２スイッチ回路部

Claims

複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含み、１つのブロックが複数のＮＡＮＤ型のストリングを含む、メモリアレイと、
１つのグローバルブロック内の複数のブロックの各々に共通に接続された複数のローカルビット線と、
複数のグローバルブロックに共通の複数のグローバルビット線と、
１つのグローバルビット線とｍ本（ｍは、４以上の整数）ローカルビット線との間の選択的な接続を行う接続手段とを有し、
ｍ本のローカルビット線は、複数の偶数ローカルビット線と、偶数ローカルビット線と交互に配置される複数の奇数ローカルビット線とを含み、
前記接続手段は、各グローバルブロックの一方の端部側に配置された第１の接続手段と、他方の端部側に配置された第２の接続手段とを有し、
第１の接続手段は、複数の偶数ローカルビット線をグローバルビット線に選択的に接続する偶数接続手段と、複数の奇数ローカルビット線にバイアス電圧を供給する奇数供給手段とを含み、第２の接続手段は、複数の奇数ローカルビット線をグローバルビット線に接続する奇数接続手段と、複数の偶数ローカルビット線にバイアス電圧を供給する偶数供給手段とを含み、
グローバルブロック内の選択されたブロックについて、選択ページの読出しまたはプログラムが行われるとき、前記接続手段によって１つのグローバルビット線がｍ本のローカルビット線によって共有される、不揮発性半導体記憶装置。
前記接続手段は、複数のグローバルブロックの各々に設けられる、請求項１に記載の不揮発性半導体記憶装置。
前記偶数接続手段は、複数の偶数ローカルビット線を時分割的に前記グローバルビット線に接続し、前記奇数接続手段は、複数の奇数ローカルビット線を時分割的に前記グローバルビット線に接続する、請求項１に記載の不揮発性半導体記憶装置。
偶数ローカルビット線の読出しを行うとき、前記奇数供給手段は、奇数ローカルビット線にシールド電圧を供給し、奇数ローカルビット線の読出しを行うとき、前記偶数供給手段は、偶数ローカルビット線にシールド電圧を供給する、請求項１に記載の不揮発性半導体記憶装置。
第１の接続手段は、複数の偶数ローカルビット線を共通に選択する第１の偶数選択トランジスタと、複数の偶数ローカルビット線の各々を選択する第２の偶数選択トランジスタとを含み、第２の偶数選択トランジスタは第１の偶数選択トランジスタに直列に接続され、第２の接続手段は、複数の奇数ローカルビット線を共通に選択する第１の奇数選択トランジスタと、複数の奇数ローカルビット線の各々を選択する第２の奇数選択トランジスタとを含み、第２の奇数選択トランジスタは第１の奇数選択トランジスタに直列に接続される、請求項１に記載の不揮発性半導体記憶装置。
前記グローバルブロックの複数のブロック、第２の偶数選択トランジスタ、および第２の奇数選択トランジスタは、基板上に形成された第１の導電型の第１のウエル領域内に形成され、第１の偶数選択トランジスタおよび第１の奇数選択トランジスタは、第１のウエル領域と分離された第１導電型の第２のウエル領域内に形成される、請求項５に記載の不揮発性半導体記憶装置。
不揮発性半導体記憶装置はさらに、選択されたブロックの選択ページの読出しを行う読出し手段を含み、
前記読出し手段は、プリチャージ動作、ストリングの選択放電動作、センシング動作を制御する、請求項１ないし６いずれか１つに記載の不揮発性半導体記憶装置。
前記プリチャージ動作において、偶数ローカルビット線の読出しを行うとき、前記偶数供給手段が偶数ローカルビット線にプリチャージ電圧を供給し、奇数ローカルビット線の読出しを行うとき、前記奇数供給手段が奇数ローカルビット線にプリチャージ電圧を供給する、請求項７に記載の不揮発性半導体記憶装置。
前記プリチャージ動作において、グローバルビット線にプリチャージ電圧を供給する、請求項７または８に記載の不揮発性半導体記憶装置。
前記選択放電動作において、選択されたワード線に読出し電圧を印加し、非選択ワード線にパス電圧を印加し、ビット線側トランジスタおよびソース線側トランジスタを導通させ、プリチャージされたローカルビット線の選択的放電を行い、ローカルビット線にメモリセルに記憶されたデータに応じた電位を保持させる、請求項７に記載の不揮発性半導体記憶装置。
前記センシング動作において、選択されたローカルビット線をグローバルビット線に接続する、請求項７に記載の不揮発性半導体記憶装置。
不揮発性半導体記憶装置はさらに、選択されたブロックの選択ページのプログラムを行うプログラム手段を含み、
前記プログラム手段は、プリチャージ動作、ストリングの選択放電動作、プログラミング動作を制御する、請求項１ないし１１いずれか１つに記載の不揮発性半導体記憶装置。
前記プリチャージ動作において、偶数ローカルビット線のプログラムを行うとき、前記偶数供給手段および前記奇数供給手段は、偶数ローカルビット線および奇数ローカルビット線にプリチャージ電圧を供給する、請求項１２に記載の不揮発性半導体記憶装置。
前記プリチャージ動作において、奇数ローカルビット線のプログラムを行うとき、前記偶数供給手段および前記奇数供給手段は、偶数ローカルビット線および奇数ローカルビット線にプリチャージ電圧を供給する、請求項１２に記載の不揮発性半導体記憶装置。
前記プリチャージ動作において、ビット線側選択トランジスタが導通され、ソース線側選択トランジスタが非導通にされ、選択ワード線および非選択ワード線にパス電圧が印加される、請求項１３または１４に記載の不揮発性半導体記憶装置。
前記選択放電動作において、グローバルビット線にプログラムすべきデータに応じた電圧を供給し、偶数ローカルビット線のプログラムを行うとき、偶数ローカルビット線をグローバルビット線に時分割的に接続させ、偶数ローカルビット線を選択的に放電させ、奇数ローカルビット線のプログラムを行うとき、奇数ローカルビット線をグローバルビット線に時分割的に接続させ、奇数ローカルビット線を選択的に放電させる、請求項１２に記載の不揮発性半導体記憶装置。
前記プログラミング動作において、選択ワード線にプログラミング電圧を印加する、請求項１２に記載の不揮発性半導体記憶装置。
不揮発性半導体記憶装置はさらに、前記選択手段によって選択されたブロック単位でデータを消去する消去手段を含む、請求項１ないし１７いずれか１つに記載の不揮発性半導体記憶装置。
不揮発性半導体記憶装置はさらに、
アドレス情報に基づきメモリアレイの中からグローバルブロックを選択するグローバルブロック選択手段と、
アドレス情報に基づき選択されたグローバルブロックの中からブロックを選択するブロック選択手段と、
複数のグローバルビット線に接続され、読み出されたデータまたはプログラムすべきデータを保持する保持手段とを有する、請求項１ないし１７いずれか１つに記載の不揮発性半導体記憶装置。
前記ｍは、４または８である、請求項１に記載の不揮発性半導体記憶装置。