JP2007133927A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】低電力動作を可能とする半導体記憶装置及びその制御方法を提供すること。
【解決手段】半導体記憶装置3は、メモリセルMCがマトリクス状に配置されたメモリセルアレイ11と、同一列にある前記メモリセルMCを共通接続する複数の第1ビット線LBLと、複数の前記第1ビット線LBLを共通接続する複数の第2ビット線GBLと、前記第2ビット線GBL毎に設けられ、前記第2ビット線LBLと前記第1ビット線GBLとの接続を制御し、且つ前記メモリセルMCから前記第1ビット線LBLに読み出されたデータに応じて前記第2ビット線GBLの電位を制御する第1センスアンプ17と、前記第2ビット線GBL及び前記第1センスアンプ17を介して前記第1ビット線LBLをプリチャージし、且つ前記メモリセルMCからデータを読み出した際に前記第2ビット線GBLの電位を増幅する第2センスアンプ50とを具備する。
【選択図】 図5
【解決手段】半導体記憶装置3は、メモリセルMCがマトリクス状に配置されたメモリセルアレイ11と、同一列にある前記メモリセルMCを共通接続する複数の第1ビット線LBLと、複数の前記第1ビット線LBLを共通接続する複数の第2ビット線GBLと、前記第2ビット線GBL毎に設けられ、前記第2ビット線LBLと前記第1ビット線GBLとの接続を制御し、且つ前記メモリセルMCから前記第1ビット線LBLに読み出されたデータに応じて前記第2ビット線GBLの電位を制御する第1センスアンプ17と、前記第2ビット線GBL及び前記第1センスアンプ17を介して前記第1ビット線LBLをプリチャージし、且つ前記メモリセルMCからデータを読み出した際に前記第2ビット線GBLの電位を増幅する第2センスアンプ50とを具備する。
【選択図】 図5
Description
この発明は、半導体記憶装置及びその制御方法に関する。例えば、フローティングゲートとコントロールゲートとを有するMOSトランジスタを含む不揮発性半導体記憶装置に関する。
従来から、半導体メモリの読み出し方式として、ビット線を所定のプリチャージ電位に設定し、メモリセルからデータを読み出した結果ビット線がディスチャージされたか否かによってデータを判定する方式が知られている。本方式は半導体メモリに広く用いられ、フラッシュメモリ(例えば非特許文献1参照)にも用いられている。
またデータのセンス方式として、ローカルセンスアンプとグローバルセンスアンプとを組み合わせて用いる方式が知られている。本方式であると、複数のローカルビット線毎に1つのローカルセンスアンプが設けられ、ローカルセンスアンプ毎にグローバルセンスアンプが設けられ、複数のグローバルビット線毎にグローバルセンスアンプが設けられる。そして、ローカルセンスアンプによってローカルビット線がプリチャージされる。
しかし上記センス方式であると、選択されたグローバルビット線に対応するローカルセンスアンプだけでなく、非選択とされたグローバルビット線に対応するローカルセンスアンプも活性化される。すなわち、データの読み出しが不要なローカルビット線もプリチャージされる。そのため、プリチャージの際には大電流がメモリセルアレイに供給されることとなり、非常に多くの電力を消費するという問題があった。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
この発明の目的は、低電力動作を可能とする半導体記憶装置及びその制御方法を提供することにある。
この発明の一態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記メモリセルを共通接続する複数の第1ビット線と、複数の前記第1ビット線を共通接続する複数の第2ビット線と、前記第2ビット線毎に設けられ、前記第2ビット線と前記第1ビット線との接続を制御し、且つ前記メモリセルから前記第1ビット線に読み出されたデータに応じて前記第2ビット線の電位を制御する第1センスアンプと、前記第2ビット線及び前記第1センスアンプを介して前記第1ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第2ビット線の電位を増幅する第2センスアンプとを具備する。
またこの発明の一態様に係る半導体記憶装置の制御方法は、ビット線が第1ビット線と第2ビット線とに階層化され、前記第1ビット線にメモリセルが接続され、複数の前記第1ビット線毎に第1センスアンプが設けられ、前記第1センスアンプ毎に前記第2ビット線が設けられ、複数の前記第2ビット線毎に第2センスアンプが設けられた半導体記憶装置の制御方法であって、いずれかの前記第2ビット線が前記第2センスアンプに接続されるステップと、前記第1センスアンプが前記第2ビット線といずれかの前記第1ビット線とを接続するステップと、前記第2センスアンプが、前記第2ビット線と前記第1センスアンプとを介して前記第1ビット線をプリチャージするステップと、前記プリチャージの後、前記第1センスアンプが前記第2ビット線と前記第1ビット線とを非接続とするステップと、前記第2ビット線と前記第1ビット線とが非接続とされた後、前記プリチャージされた前記第1ビット線に前記メモリセルからデータを読み出すステップと、前記第1ビット線に“1”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を変動させ、前記第1ビット線に“0”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を前記プリチャージ時の電位に維持するするステップとを具備する。
本発明によれば、低電力動作を可能とする半導体記憶装置及びその制御方法を提供出来る。
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第1の実施形態に係る半導体記憶装置及びその制御方法について図1を用いて説明する。図1は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI1は、CPU2及び2Trフラッシュメモリ3を備えている。CPU2は、フラッシュメモリ3との間で、データの授受を行う。フラッシュメモリ3は、メモリセルアレイ10、ロウデコーダ20、カラムデコーダ30、カラムセレクタ40、グローバルセンスアンプ50、電圧発生回路60、入出力バッファ70、及びライトステートマシーン80を備えている。LSI1には、外部から電圧Vcc1(1.25〜1.65V)が与えられている。
図2はメモリセルアレイ10のブロック図である。図示するようにメモリセルアレイ10は、複数のメモリセルブロック11、Y−セレクタ12、及びローカルセンスアンプ群13を備えている。Yセレクタ12は、個々のメモリセルブロック11毎に設けられている。ローカルセンスアンプ群13は、2個のメモリセルブロック11毎に設けられている。そして、複数のメモリセルブロック11を共通に接続するようにして、例えば16本のグローバルビット線GBL0〜GBL15が設けられている。またメモリセルアレイ10内には、グローバルビット線GBL0〜GBL15と直交する方向に沿ったm本のワード線WL0〜WL(m−1)及びセレクトゲート線SG0〜SG(m−1)が設けられている。個々のメモリセルブロック11には、それぞれ8本のワード線及びセレクトゲート線が配置される。従って、あるメモリセルブロック11にはワード線WL0〜WL7及びセレクトゲート線SG0〜SG7が配置され、それに隣接するメモリセルブロック11にはワード線WL8〜WL15及びセレクトゲート線SG8〜SG15が配置される。なお、グローバルビット線の本数は必ずしも16本である必要はなく、例えば8本や32本など、必要に応じて設けられれば良い。同様に各メモリセルブロック11に配置されるワード線及びセレクトゲート線の数も必ずしも8本である必要なく、例えば16本やまたは32本などであっても良い。
次にメモリセルブロック11の構成について図3を用いて説明する。図3はメモリセルブロック11の回路図であり、特にワード線WL0〜WL7及びセレクトゲート線SG0〜SG7を含むメモリセルブロック11について示している。他のメモリセルブロック11の構成も、割り当てられるワード線及びセレクトゲート線が異なる以外は図3と同様である。
図示するように、メモリセルブロック11はグローバルビット線と同じ数のメモリセルグループ14を有している。メモリセルグループ14は、(8×4)個のメモリセルMCを備えている。メモリセルMCは2Trフラッシュセルであり、その各々は、電流経路が直列接続されたメモリセルトランジスタMT及び選択トランジスタSTを有している。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタMTごとに分離されている。そして、メモリセルトランジスタMTのソース領域が選択トランジスタSTのドレイン領域に接続されている。
同一行にあるメモリセルトランジスタMTの制御ゲートは、同一のワード線WL0〜WL7のいずれかに共通接続されている。同一行にある選択トランジスタSTのゲートは、同一のセレクトゲート線SG0〜SG7のいずれかに共通接続されている。また、同一列にあるメモリセルトランジスタMTのドレインは、同一のローカルビット線LBL0〜LBL3のいずれかに共通接続されている。
ローカルビット線LBL0〜LBL3は、個々のメモリセルグループ毎に設けられ、お互いは電気的に分離されている。ワード線及びセレクトゲート線は、同一メモリセルブロック11内にある全てのメモリセルグループ11間を共通接続する。そして、同一メモリセルブロック11内にある全ての選択トランジスタSTのソースは、ソース線SLに共通接続されている。
従って、図3の例であると、グローバルビット線の数は16本であるから、メモリセルグループ14も16個設けられる。従って、ローカルビット線LBL0〜LBL3はそれぞれ16本ずつ存在する。なお、1個のメモリセルグループ14に含まれるローカルビット線の数も4本に限らず、2本や8本などであっても良い。
上記メモリセルブロック11の断面構成について図4を用いて説明する。図4は、グローバルビット線に沿った方向の、メモリセルブロック11の断面図である。図示するように、p型半導体基板90の表面領域内にn型ウェル領域91が形成され、n型ウェル領域91の表面領域内にp型ウェル領域92が形成されている。p型ウェル領域92上にはゲート絶縁膜93が形成され、ゲート絶縁膜93上に、メモリセルトランジスタMT及び選択トランジスタSTのゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタSTのゲート電極は、ゲート絶縁膜93上に形成された多結晶シリコン層94、多結晶シリコン層94上に形成されたゲート間絶縁膜95、及びゲート間絶縁膜95上に形成された多結晶シリコン層96を有している。ゲート間絶縁膜95は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。
メモリセルトランジスタMTにおいては、多結晶シリコン層94はフローティングゲート(FG)として機能する。他方、多結晶シリコン層96は、グローバルビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート(ワード線WL)として機能する。
選択トランジスタSTにおいては、多結晶シリコン層94、96はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層94、96が、セレクトゲート線SGとして機能する。なお、多結晶シリコン層94のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタSTの多結晶シリコン層96の電位は、一定の電位、またはフローティングの状態とされる。
ゲート電極間に位置するp型ウェル領域92表面内には、n+型不純物拡散層97が形成されている。不純物拡散層97は隣接するトランジスタ同士で共用されており、ソース(S)またはドレイン(D)として機能する。
p型ウェル領域92上には、上記メモリセルトランジスタMT及び選択トランジスタSTを被覆するようにして、層間絶縁膜98が形成されている。層間絶縁膜98中には、2つの選択トランジスタST、STが共有する不純物拡散層(ソース)97に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜98上には、コンタクトプラグCP1に接続される金属配線層99が形成されている。金属配線層99はソース線SLとして機能する。また層間絶縁膜98中には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層(ドレイン)97に達するコンタクトプラグCP2が形成されている。そして層間絶縁膜98上に、コンタクトプラグCP2に接続される金属配線層100が形成されている。
層間絶縁膜98上には、金属配線層99、100を被覆するようにして、層間絶縁膜101が形成されている。そして層間絶縁膜101中に、金属配線層100に達するコンタクトプラグCP3が形成されている。そして、層間絶縁膜101上には、複数のコンタクトプラグCP3に共通に接続された金属配線層102が形成されている。金属配線層102はローカルビット線LBLとして機能する。そして層間絶縁膜101上には、金属配線層102を被覆するようにして層間絶縁膜103が形成されている。層間絶縁膜103上には、グローバルビット線GBLとして機能する金属配線層104が形成され、更に金属配線層104を被覆するようにして層間絶縁膜105が形成されている。
次に図5を用いて、メモリセルアレイ内に含まれるY−セレクタ12及びローカルセンスアンプ群13、並びにカラムセレクタ40の構成について説明する。図5はY−セレクタ12、ローカルセンスアンプ群13、及びカラムセレクタ40の回路図である。まずY−セレクタ12について説明する。
前述のように、Y−セレクタ12は個々のメモリセルブロック11毎に設けられている。図5に示すようにY−セレクタ12は、対応するメモリセルブロック11に含まれるメモリセルグループ毎に設けられた読み出し用選択回路15を備えている。すなわち、Y−セレクタ12は、対応するメモリセルブロック11におけるローカルビット線LBL0〜LBL3の一組毎に設けられた読み出し用選択回路15を備えている。換言すれば、読み出し用選択回路15は、個々のグローバルビット線毎に設けられる。従って、グローバルビット線が16本ある場合には、Y−セレクタ12は16個の読み出し用選択回路15を有する。読み出し用選択回路15は、ローカルビット線LBL0〜LBL3の各々毎に設けられたnチャネルMOSトランジスタ16−0〜16−3を備えている。MOSトランジスタ16−0〜16−3の電流経路の一端は、対応するメモリセルグループ14のローカルビット線LBL0〜LBL3にそれぞれ接続され、他端は共通接続される。この共通接続されたノードを、以下ノードN10と呼ぶことにする。同一のグローバルビット線GBLに対応し且つ隣接するY−セレクタ12のノードN10は、互いに接続されている。MOSトランジスタ16−0〜16−3のゲートはそれぞれ、Y−セレクタ12毎に読み出し用カラム選択線RCSL0〜RCSL3に共通接続されている。
次にローカルセンスアンプ群13について説明する。前述の通り、ローカルセンスアンプ群13は隣接する2個のメモリセルブロック毎、すなわち隣接する2個のY−セレクタ12毎に設けられている。そじて図5に示すようにローカルセンスアンプ群13は、対応するY−セレクタ12内のノードN10毎に設けられたローカルセンスアンプ17を備えている。すなわち、ローカルセンスアンプ17の数はグローバルビット線の本数と同じである。そしてローカルセンスアンプ17は、対応するノードN10と、グローバルビット線GBL0〜GBL15のいずれかとを接続する。従って、グローバルビット線GBL0〜GBL15は、それぞれに対応づけられて設けられたローカルセンスアンプ17によってノードN10に接続され、ノードN10は読み出し用選択回路15によってローカルビット線LBL0〜LBL3のいずれかに接続される。また同一のローカルセンスアンプ群13内に含まれるローカルセンスアンプ17は、同一のリセット信号線LBLRST、センス信号線LSAON、及び接続信号線CNLBLに共通接続されている。
次にカラムセレクタ40について説明する。カラムセレクタ40は、グローバルビット線GBL0〜GBL15のいずれかを選択する。図5に示すようにカラムセレクタ40は、グローバルビット線GBL0〜GBL15毎に設けられたnチャネルMOSトランジスタ41−0〜41−15を備えている。MOSトランジスタ41−0〜41−15の電流経路の一端はそれぞれグローバルビット線GBL0〜GBL15に接続され、他端はグローバルセンスアンプ50に接続され、ゲートはそれぞれカラム選択線CSL0〜CSL15に接続されている。
図6はローカルセンスアンプ17の一構成例を示す回路図である。図示するようにローカルセンスアンプ17は、nチャネルMOSトランジスタ110〜113及びインバータ114を備えている。MOSトランジスタ110は、ドレインがノードN10に接続され、ソースがグローバルビット線GBLに接続され、ゲートが接続信号線CNLBLに接続されている。MOSトランジスタ111は、ドレインがMOSトランジスタ110のソース(グローバルビット線)に接続され、ソースがMOSトランジスタ112のドレインに接続され、ゲートがインバータ114の出力ノードに接続されている。MOSトランジスタ112は、ソースが接地され、ゲートがセンス信号線LSAONに接続されている。MOSトランジスタ113は、ドレインがノードN10及びインバータ114の入力ノードに接続され、ソースが接地され、ゲートがリセット信号線LBLRSTに接続されている。
図1に戻って説明を続ける。ロウデコーダ20は、書き込み時において、ロウアドレス信号RAに基づいてワード線WL0〜WL(m−1)のいずれかを選択し、選択したワード線に電圧を供給する。またロウデコーダ20は、読み出し時においてロウアドレス信号RAに基づいてセレクトゲート線SG0〜SG(m−1)のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。更にロウデコーダ20は、メモリセルが形成されている半導体基板(p型ウェル領域92)に電圧を供給する。
カラムデコーダ30は、読み出し時において、カラムアドレス信号CAに基づいて、いずれかのメモリセルブロック11に対応する読み出し用カラム選択線RCSL0〜RCSL3のいずれかを選択し、選択した読み出し用カラム選択線に電圧を供給する。また、いずれかのメモリセルブロック11に対応するローカルセンスアンプ17に接続される各信号線LBLRST、LSAON、CNLBLを選択して電圧を供給する。更に、カラム選択線CSL0〜CSL15のいずれかを選択して電圧を供給する。
カラムセレクタ40は、カラム選択線CSL0〜CSL15に与えられた電圧に応じて、グローバルビット線GBL0〜GBL15のいずれかをグローバルセンスアンプ50に接続する。
グローバルセンスアンプ50は、読み出し時においてグローバルビット線及びローカルビット線をプリチャージすると共に、読み出したデータを増幅する。
電圧発生回路60は正のチャージポンプ回路及び負のチャージポンプ回路を有している。そして、外部から与えられる電圧Vcc1に基づいて正電圧VPP(例えば12V)及び負電圧VBB(例えば−7V)を発生する。正電圧VPP及び負電圧VBBは、ロウデコーダ20やメモリセルアレイ10等に供給される。
入出力バッファ70は、グローバルセンスアンプ50で増幅した読み出しデータを保持し、更にCPU2へ出力する。また入出力バッファ70は、CPU2より受け取った書き込みデータ及びアドレス信号を保持する。そしてカラムアドレス信号CAをカラムデコーダ30に供給し、ロウアドレス信号RAをロウデコーダ20に供給する。
ライトステートマシーン80は、CPU2から与えられる命令信号に基づいて、フラッシュメモリ3に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
次に、上記構成の2Trフラッシュメモリの動作について説明する。以下では説明の簡単化のために、ワード線WL0に接続されたメモリセルブロック11内の電圧関係についてのみ説明する。なお、メモリセルMCのフローティングゲートに電子が注入されてメモリセルMCの閾値電圧が正である状態を“0”データ、フローティングゲートに電子が注入されておらずメモリセルMCの閾値電圧が負である状態を“1”データと定義する。
<書き込み動作>
まずデータの書き込み動作について図7を用いて説明する。図7は書き込み動作時におけるメモリセルブロック11の回路図である。データは、いずれか1本のワード線に共通接続された複数のメモリセル(これを1ページと呼ぶ)に対して一括して書き込まれる。なお、1つのメモリセルグループにおいて、ローカルビット線LBL0〜LBL3に接続された全てのメモリセルに対してデータが書き込まれても良いし、いずれか1本または2本のローカルビット線に接続されたメモリセルにのみ書き込まれる構成であっても良い。図7では、ワード線WL0とローカルビット線LBL0とに接続されたメモリセルMCに“0”データを書き込み、ワード線WL0とローカルビット線LBL3とに接続されたメモリセルMCに“1”データを書き込む場合を示している。
まずデータの書き込み動作について図7を用いて説明する。図7は書き込み動作時におけるメモリセルブロック11の回路図である。データは、いずれか1本のワード線に共通接続された複数のメモリセル(これを1ページと呼ぶ)に対して一括して書き込まれる。なお、1つのメモリセルグループにおいて、ローカルビット線LBL0〜LBL3に接続された全てのメモリセルに対してデータが書き込まれても良いし、いずれか1本または2本のローカルビット線に接続されたメモリセルにのみ書き込まれる構成であっても良い。図7では、ワード線WL0とローカルビット線LBL0とに接続されたメモリセルMCに“0”データを書き込み、ワード線WL0とローカルビット線LBL3とに接続されたメモリセルMCに“1”データを書き込む場合を示している。
まずデータの書き込みにあたり、ライトステートマシーン80の命令に従って電圧発生回路60が正電圧VPP及び負電圧VBBを発生する。
またCPU2から与えられた書き込みデータがローカルビット線LBL0、LBL3に与えられる。“0”データが書き込まれるメモリセルMCが接続されるローカルビット線LBL0には負電圧VBBが与えられる。他方、“1”データが書き込まれるメモリセルMCが接続されるローカルビット線LBL3には0Vが与えられる。
そしてロウデコーダ20がワード線WL0を選択し、正電圧VPPをワード線WL0に印加する。その他の非選択ワード線WL1〜WL7には0Vが与えられる。更にロウデコーダ20は、全セレクトゲート線SG0〜SG7に負電圧VBBを与えると共に、メモリセルが形成されているp型ウェル領域92の電位VPWをVBBとする。ソース線SLの電位はフローティングの状態とされる。
その結果、ローカルビット線LBL0及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分である(VPP−VBB=19V)ため、FN tunnelingによってフローティングゲートに電子が注入される。よって、メモリセルMCの閾値は負から正に変化する。すなわち“0”データが書き込まれる。他方、ローカルビット線LBL3及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分でない(VPP=12V)ため、フローティングゲートに電子は注入されない。よってメモリセルMCは負の閾値を維持する。すなわち“1”データが書き込まれる。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
<消去動作>
次にデータの消去動作について図8を用いて説明する。図8は消去動作時におけるメモリセルブロック11の回路図である。データは、p型ウェル領域92を共用する全てのメモリセルから一括して消去される。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
次にデータの消去動作について図8を用いて説明する。図8は消去動作時におけるメモリセルブロック11の回路図である。データは、p型ウェル領域92を共用する全てのメモリセルから一括して消去される。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
消去にあたり、電圧発生回路60が正電圧VPP及び負電圧VBBを発生する。そしてロウデコーダ20は、全ワード線WL0〜WL7にVBBを印加し、全セレクトゲート線SG0〜SG7を電気的にフローティングの状態とし、更にVPWとして正電圧VPPを与える。なお、ソース線と全ローカルビット線LBL0〜LBL3も電気的にフローティングとされる。
その結果、メモリセルトランジスタMTのフローティングゲートから電子がFN tunnelingによってウェル領域92に引き抜かれる。これにより、ワード線WL0〜WL7に接続された全てのメモリセルMCのデータが消去され、閾値電圧が負となる。このようにして、一括してデータが消去される。なお、セレクトゲート線SG0〜SG7に対して正電圧VPPが印加されても良い。この場合には、選択トランジスタSTのゲート絶縁膜93にかかる電圧ストレスを抑制出来る。
<読み出し動作>
次に読み出し動作について図9を用いて説明する。図9は、読み出し時におけるメモリセルブロック11の回路図である。図9では、ワード線WL0に接続されたメモリセルからデータを読み出す場合について説明する。
次に読み出し動作について図9を用いて説明する。図9は、読み出し時におけるメモリセルブロック11の回路図である。図9では、ワード線WL0に接続されたメモリセルからデータを読み出す場合について説明する。
まず、データを読み出すべきメモリセルMCが接続されたローカルビット線LBL0〜LBL3のいずれかは、所定のプリチャージ電位に達するまでプリチャージされる。そして、ロウデコーダ20がセレクトゲート線SG0を選択して、セレクトゲート線SG0に正電圧Vcc2(例えば3V)を印加する。正電圧Vcc2は、外部から与えられる電圧であっても良いし、電圧発生回路60が発生する電圧であっても良い。全ワード線WL0〜WL7、ソース線SL、及びウェル電位VPWは0Vとされる。
すると、セレクトゲート線SG0に接続された選択トランジスタSTがオン状態となる。従って、プリチャージされたローカルビット線に接続されたメモリセルのうち、選択ワード線WL0に接続されているメモリセルトランジスタMTに書き込まれているデータが“1”であれば、ローカルビット線からソース線に電流が流れる。他方、書き込まれているデータが“0”であれば、電流は流れない。そして、メモリセルMCに電流が流れることによるローカルビット線の電位変化を、ローカルセンスアンプが増幅する結果、グローバルビット線の電荷が放電され、それをグローバルセンスアンプ50が増幅する。
以上のようにして、データの読み出し動作が行われる。
以上のようにして、データの読み出し動作が行われる。
<読み出し動作の詳細>
次に、上記読み出し動作について、図5、図6、図10、及び図11を用いて詳細に説明する。図10は読み出し動作時のフローチャートであり、図11は読み出し動作時における各種信号のタイミングチャートである。
次に、上記読み出し動作について、図5、図6、図10、及び図11を用いて詳細に説明する。図10は読み出し動作時のフローチャートであり、図11は読み出し動作時における各種信号のタイミングチャートである。
以下、ワード線WL0、セレクトゲート線SG0、ローカルビット線LBL0、及びグローバルビット線GBL0に接続されたメモリセルMCからデータを読み出す場合を例に説明する。なお、データを読み出すべきメモリセルを選択メモリセルと呼び、選択メモリセルを含むメモリセルブロック11及びメモリセルグループ14をそれぞれ選択メモリセルブロック11及び選択メモリセルグループ14と呼ぶことにする。また選択メモリセルが接続されたローカルビット線を選択ローカルビット線と呼ぶ。更に、選択メモリセルブロック11に対応して設けられたY−セレクタ12及びローカルセンスアンプ群13を、それぞれ選択Y−セレクタ12及び選択ローカルセンスアンプ群13と呼ぶことにする。
まずカラムデコーダ30は、選択Y−セレクタ12に接続された読み出し用カラム選択線RCSL0を“H”レベル、読み出し用カラム選択線RCSL1〜RCSL3を“L”レベルとする。また、非選択Y−セレクタ12に接続された全ての読み出し用カラム選択線RCSL0〜RCSL3を“L”レベルとする。その結果、選択Y−セレクタ12内においてMOSトランジスタ16−0がオン状態、MOSトランジスタ16−1〜16−3がオフ状態となり、非選択Y−セレクタ12内において全てのMOSトランジスタ16−0〜16−3がオフ状態となる。またカラムデコーダ30は、選択ローカルセンスアンプ群13に接続された接続信号線CNLBLを“H”レベルとし、非選択ローカルセンスアンプ群13に接続された接続信号線CNLBLを“L”レベルとする。これにより、選択ローカルセンスアンプ群13に含まれるローカルセンスアンプ17において、MOSトランジスタ110がオン状態となる。その結果、選択メモリセルブロック11内における各メモリセルグループ14に接続された16本のローカルビット線LBL0は、ローカルセンスアンプ17を介してそれぞれグローバルビット線GBL0〜GBL15に電気的に接続される(ステップS10、時刻t0)。またカラムデコーダ30は、選択ローカルセンスアンプ群13に接続されたセンス信号線LSAONを“L”レベルとする。従って、選択ローカルセンスアンプ群13内に含まれる各ローカルセンスアンプ17におけるMOSトランジスタ112はオフ状態とされる。
更にこの時点においてカラムデコーダ30は、少なくとも選択ローカルセンスアンプ群13に接続されたリセット信号線LBLRSTを“H”レベルとする。その結果、選択ローカルセンスアンプ群13内に含まれる各ローカルセンスアンプ17において、MOSトランジスタ113がオン状態とされる。その結果、選択ローカルビット線LBL0及びグローバルビット線GBL0〜GBL15は0Vにセットされる(リセットされる)。また上記期間において、カラムアドレス信号CA及びロウアドレス信号RAが、入出力バッファ70からカラムデコーダ30及びロウデコーダ20へ与えられる。
次にグローバルセンスアンプ50がグローバルビット線GBL0及び選択ローカルビット線LBL0のプリチャージを開始する(ステップS11)。すなわち、カラムデコーダ30は、カラム選択線CSL0を“H”レベル、CSL1〜CSL15を“L”レベルとして、カラムセレクタ40内のMOSトランジスタ41−0をオン状態、MOSトランジスタ41−1〜41−15をオフ状態とする。その結果、グローバルセンスアンプ50と、選択ローカルビット線LBL0とが、グローバルビット線GBL0を介して電気的に接続される。更に、2Trフラッシュメモリ3の備えるクロック発生回路またはCPU2によって与えられるクロック信号CLKに応答して(時刻t1)、プリチャージ信号/PREが“L”レベルとされる(時刻t2)。プリチャージ信号/PREは、プリチャージを行う際にアサート(“L”レベル)される信号である。これにより、グローバルセンスアンプ50は、グローバルセンスアンプ50に電気的に接続されたグローバルビット線GBL0及び選択ローカルビット線LBL0をプリチャージする。この際、MOSトランジスタ41−1〜41−15はオフ状態とされているので、グローバルビット線GBL1〜GBL15及び非選択ローカルビット線はプリチャージされない。勿論、プリチャージを行っている期間、リセット信号線LBLRSTは“L”レベルとされる。
プリチャージを行っている間の、選択ローカルビット線LBL0に関するローカルセンスアンプ17の様子を図12に示す。図示するように、ノードN10とグローバルビット線GBL0とは、MOSトランジスタ110に接続される。またMOSトランジスタ111のソース電位はフローティング状態である。またMOSトランジスタ111のゲートにはプリチャージ電位の反転信号が入力されるので、MOSトランジスタ111はオフ状態である。
グローバルビット線GBL0及び選択ローカルビット線LBL0がプリチャージ電位Vpreに達した後(ステップS12)、クロック信号CLKに応答してプリチャージ信号/PREがネゲート(“H”レベル)され、プリチャージは終了する。そして、選択ローカルセンスアンプ群13に接続された接続信号線CNLBLが“L”レベルとされる(ステップS12、時刻t4)。これにより、選択ローカルセンスアンプ群13内に含まれるローカルセンスアンプ17において、MOSトランジスタ110がオフ状態となる。その結果、選択ローカルビット線LBL0とグローバルビット線GBL0とは電気的に非接続とされる(ステップS14)。引き続きカラムデコーダ30は、選択ローカルセンスアンプ群13に接続されたセンス信号線LSAONを“H”レベルとする(ステップS15)。その結果、選択ローカルセンスアンプ群13内に含まれるローカルセンスアンプ17において、MOSトランジスタ112がオン状態となる。
そして、ロウデコーダ20がロウアドレス信号RAに基づいて、セレクトゲート線SG0を選択する(ステップS16)。すなわち、セレクトゲート線SG0には電圧Vcc2が印加される。ワード線WL0には0Vが印加される。なおセレクトゲート線SG0の選択動作は、例えば時刻t1以前に行われていても良い。
以上によりデータのメモリセルMCからの読み出しが開始される(ステップS17)。選択ローカルビット線LBL0に読み出されたデータが“1”データである場合(ステップS18)、選択ローカルビット線LBL0の電位はプリチャージ電位から低下する。従って、ある時点(図11では時刻t5)でインバータ114の出力は“H”レベルに反転する。その結果、MOSトランジスタ111はオン状態となり(ステップS19)、グローバルビット線GBL0の電位は0Vとなる(ステップS20)。
逆に、選択ローカルビット線LBL0に読み出されたデータが“0”データである場合(ステップS18)、選択ローカルビット線LBL0の電位はプリチャージ電位を維持する。従ってインバータ114の出力は“L”レベルのままであり、MOSトランジスタ111もオフ状態を維持する(ステップS21)。そのため、グローバルビット線GBL0の電位もプリチャージ電位で維持される(ステップS22)。
データの読み出しを行っている間の、選択ローカルビット線LBL0に関するローカルセンスアンプ17の様子を図13に示す。図示するように、MOSトランジスタ112がオン状態とされているので、MOSトランジスタ111のソース電位は0Vとされる。そして、MOSトランジスタ111のゲートは、ノードN10の電位の反転信号によって制御される。従って、ノードN10の電位がプリチャージ電位である場合、グローバルビット線GBL0は、MOSトランジスタ111、112の電流経路を介して接地電位に接続される。
その後、グローバルセンスアンプ50は、グローバルビット線GBL0に読み出されたデータを増幅・反転して、出力信号SAOUTとして入出力バッファ70へ出力する。
上記のように、この発明の第1の実施形態に係るフラッシュメモリであると、下記(1)の効果が得られる。
(1)読み出し動作時における消費電力を低減出来る。
本実施形態に係るフラッシュメモリであると、読み出し時において、選択メモリセルMCが接続されたローカルビット線のみがプリチャージされ、その他の非選択ローカルビット線はプリチャージされない。従って、プリチャージ時における消費電力を削減出来る。この点について、ローカルセンスアンプ17によってローカルビット線をプリチャージする場合と対比しつつ、以下詳細に説明する。図14は、ローカルセンスアンプ17によってローカルビット線をプリチャージする場合のフラッシュメモリの、Y−セレクタ12、ローカルセンスアンプ群13、カラムセレクタ40、及びグローバルセンスアンプ50の回路図であり、特にグローバルビット線GBL0、GBL1に関する構成を示している。
(1)読み出し動作時における消費電力を低減出来る。
本実施形態に係るフラッシュメモリであると、読み出し時において、選択メモリセルMCが接続されたローカルビット線のみがプリチャージされ、その他の非選択ローカルビット線はプリチャージされない。従って、プリチャージ時における消費電力を削減出来る。この点について、ローカルセンスアンプ17によってローカルビット線をプリチャージする場合と対比しつつ、以下詳細に説明する。図14は、ローカルセンスアンプ17によってローカルビット線をプリチャージする場合のフラッシュメモリの、Y−セレクタ12、ローカルセンスアンプ群13、カラムセレクタ40、及びグローバルセンスアンプ50の回路図であり、特にグローバルビット線GBL0、GBL1に関する構成を示している。
図14において、個々のローカルセンスアンプ17がローカルビット線のプリチャージを行う。プリチャージを行うため、プリチャージ回路17は本実施形態に係る図6の構成において次のような変形が加えられる。
・MOSトランジスタ110が廃される。
・MOSトランジスタ112のゲートにプリチャージ信号/PREが入力される。
・ゲートに/PREが入力され、ソースが電源電圧VDDに接続され、ドレインがMOSトランジスタ113のドレインに接続されたMOSトランジスタ115が付加される。
・ゲートがVDDに接続され、ドレインがノードN10に接続され、ソースがMOSトランジスタ113のドレインに接続されたMOSトランジスタ116が付加される。
図14に示す構成において、プリチャージ信号/PREがアサートされることでプリチャージが開始される。この際、プリチャージ信号/PREは1つのローカルセンスアンプ群13に含まれる複数のローカルセンスアンプ17間で共通に使用される。従って、プリチャージ信号/PREがアサートされると、同一のローカルセンスアンプ群13に含まれる全てのローカルセンスアンプ17がプリチャージを行う。例えば図14に示すように、グローバルビット線GBL0に対応したメモリセルグループ14からデータを読み出す場合、グローバルビット線GBL0に対応したローカルビット線LBL0だけでなく、その他のグローバルビット線GBL1〜GBL15に対応したローカルビット線LBL0もプリチャージされる。そしてグローバルビット線GBL1〜GBL15に対応したローカルビット線LBL0は、プリチャージの不要なローカルビット線である。このように、プリチャージの必要なローカルビット線は1本であるにもかかわらず、15本のローカルビット線がプリチャージされる。従って、プリチャージ時の消費電力が大きくなる。また、消費電力が大きいため、電源電圧の降下を防止するために電源配線を十分に太くする必要があり、フラッシュメモリの面積が増大する問題もある。勿論、プリチャージ信号/PREをデコードすることによって、選択メモリセルMCに接続されたローカルビット線のみをプリチャージすることも考え得るが、この場合にはデコード回路が新たに必要になり、やはりフラッシュメモリの面積が増大する。
・MOSトランジスタ110が廃される。
・MOSトランジスタ112のゲートにプリチャージ信号/PREが入力される。
・ゲートに/PREが入力され、ソースが電源電圧VDDに接続され、ドレインがMOSトランジスタ113のドレインに接続されたMOSトランジスタ115が付加される。
・ゲートがVDDに接続され、ドレインがノードN10に接続され、ソースがMOSトランジスタ113のドレインに接続されたMOSトランジスタ116が付加される。
図14に示す構成において、プリチャージ信号/PREがアサートされることでプリチャージが開始される。この際、プリチャージ信号/PREは1つのローカルセンスアンプ群13に含まれる複数のローカルセンスアンプ17間で共通に使用される。従って、プリチャージ信号/PREがアサートされると、同一のローカルセンスアンプ群13に含まれる全てのローカルセンスアンプ17がプリチャージを行う。例えば図14に示すように、グローバルビット線GBL0に対応したメモリセルグループ14からデータを読み出す場合、グローバルビット線GBL0に対応したローカルビット線LBL0だけでなく、その他のグローバルビット線GBL1〜GBL15に対応したローカルビット線LBL0もプリチャージされる。そしてグローバルビット線GBL1〜GBL15に対応したローカルビット線LBL0は、プリチャージの不要なローカルビット線である。このように、プリチャージの必要なローカルビット線は1本であるにもかかわらず、15本のローカルビット線がプリチャージされる。従って、プリチャージ時の消費電力が大きくなる。また、消費電力が大きいため、電源電圧の降下を防止するために電源配線を十分に太くする必要があり、フラッシュメモリの面積が増大する問題もある。勿論、プリチャージ信号/PREをデコードすることによって、選択メモリセルMCに接続されたローカルビット線のみをプリチャージすることも考え得るが、この場合にはデコード回路が新たに必要になり、やはりフラッシュメモリの面積が増大する。
しかし本実施形態に係る構成であると、グローバルセンスアンプ50によってプリチャージが行われる。図15は、本実施形態に係るフラッシュメモリの、Y−セレクタ12、ローカルセンスアンプ群13、カラムセレクタ40、及びグローバルセンスアンプ50の回路図であり、特にグローバルビット線GBL0、GBL1に関する構成を示している。図示するように、カラムセレクタ40によって、グローバルセンスアンプ50には選択ローカルセンスアンプ群13のみが接続される。そしてY−セレクタ12によって、ローカルビット線LBL0のみがローカルセンスアンプ17に接続される。すなわち、グローバルセンスアンプ50は、グローバルビット線GBL0、センスアンプ17、及びMOSトランジスタ16−0を介して、選択メモリセルが接続されたローカルビット線LBL0にのみ電気的に接続され、その他のローカルビット線には接続されない。従って、不要なローカルビット線がプリチャージされず、消費電力を削減出来る。そして、消費電力を削減出来ることによって、電源配線の太さは従来と同様にすることが出来る。更に、プリチャージ信号のデコードも不要であるので、デコード回路の面積が増加することなく上記効果が得られる。
また、ローカルセンスアンプ17の構成も簡略化出来る。本実施形態に係るローカルセンスアンプ17は、図14に示す構成におけるMOSトランジスタ115が不要である。なぜなら、本実施形態ではグローバルセンスアンプ50がプリチャージを行うからである。更に、グローバルセンスアンプ50によって供給される電圧はクランプされているため、図14におけるMOSトランジスタ116も不要である。
(2)読み出し動作を高速化出来る(その1)
本実施形態に係る読み出し方法であると、プリチャージが終了すると接続信号線CNLBLが“L”レベルとされ、グローバルビット線とローカルビット線とが電気的に非接続とされる。従って、選択メモリセルMCについて見れば、グローバルビット線に存在する容量は無視出来る。そのため、選択メモリセルMCは、ローカルビット線上の電荷のみをディスチャージすれば良く(“1”データである場合)、読み出し動作が高速化される。
本実施形態に係る読み出し方法であると、プリチャージが終了すると接続信号線CNLBLが“L”レベルとされ、グローバルビット線とローカルビット線とが電気的に非接続とされる。従って、選択メモリセルMCについて見れば、グローバルビット線に存在する容量は無視出来る。そのため、選択メモリセルMCは、ローカルビット線上の電荷のみをディスチャージすれば良く(“1”データである場合)、読み出し動作が高速化される。
またグローバルビット線の電位は、インバータ114及びMOSトランジスタ111、112によって制御される。すなわち、インバータ114の出力が“H”レベルの場合には、MOSトランジスタ111がオン状態となる。そして、MOSトランジスタ111、112によって、グローバルビット線の電位が0Vに近づく。この際、MOSトランジスタ111(及び112)のトランジスタサイズ(より具体的には例えばゲート幅)がメモリセルに含まれるトランジスタよりも大きくしておくことで、MOSトランジスタ111(112)の電流駆動能力をメモリセルのそれよりも大きく出来る。その結果、グローバルビット線の電位を高速に0Vに近づけることができ、読み出し動作を高速化出来る。
次にこの発明の第2の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第1の実施形態で説明したフラッシュメモリにおけるグローバルセンスアンプ50の構成に関するものである。図16は、本実施形態に係るフラッシュメモリの備えるグローバルセンスアンプの回路図である。なお、グローバルセンスアンプ50以外の構成は上記第1の実施形態と同様であるので説明は省略する。
図示するようにグローバルセンスアンプ50は、pチャネルMOSトランジスタ51、nチャネルMOSトランジスタ52、54、及びインバータ53、55を備えている。MOSトランジスタ51は、ゲートにプリチャージ信号/PREが入力され、ソースが電源電圧VDDに接続され、ドレインがMOSトランジスタ52のドレインに接続されている。MOSトランジスタ52は、ゲートがインバータ53の出力ノードに接続され、ドレインがインバータ53、55の入力ノードに接続されている。MOSトランジスタ54は、ゲート及びドレインがインバータ53の低電圧側電源電圧ノードに接続され、ソースが接地電位に接続されている。そして、インバータ55の出力がグローバルセンスアンプ50の出力SAOUTとなり、インバータ53、55の入力ノードがカラムセレクタ40に接続される。
インバータ53は、pチャネルMOSトランジスタ57及びnチャネルMOSトランジスタ58を備えている。MOSトランジスタ57、68のゲートは共通接続され、この共通接続ノードがインバータ53の入力ノードとして機能する。MOSトランジスタ57、58のドレインは共通接続され、この共通接続ノードがインバータ53の出力ノードとして機能する。MOSトランジスタ57のソースは、インバータ57の高電圧側電源電圧ノードであり、例えば電源電圧VDDに接続される。MOSトランジスタ58のドレインは、インバータ53の低電圧側電源電圧ノードであり、MOSトランジスタ54のゲート及びドレインに接続される。従って、MOSトランジスタ54は機能としてはダイオードと等価であり、インバータ53の低電圧側電源電圧ノードはダイオードを介して接地されていると言うことが出来る。
上記構成のグローバルセンスアンプ50はプリチャージ時、プリチャージ信号/PREが“L”レベルとされることでグローバルビット線及びローカルビット線のプリチャージを行う。そしてグローバルビット線の電位が0Vから上昇していくと、いずれかの時点でインバータ53の入力ノードの電位がインバータ53の閾値電圧を超える。その結果、インバータ53の出力が“H”レベルから“L”レベルに反転する。その結果、MOSトランジスタ52がオフ状態となり、プリチャージが終了する。
本実施形態に係るグローバルセンスアンプの構成によれば、上記第1の実施形態で説明した(1)、(2)の効果に加えて、下記(3)の効果が得られる。
(3)読み出し動作を高速化出来る(その2)。
本実施形態に係る構成であると、インバータ53の低電圧側電源電圧ノードと、低電圧側電源電圧との間にダイオードが設けられている。このダイオードの存在により、インバータ53の反転閾値、すなわちプリチャージ完了判定閾値が上昇され、その結果読み出し動作を高速化出来る。この点につき、以下説明する。
(3)読み出し動作を高速化出来る(その2)。
本実施形態に係る構成であると、インバータ53の低電圧側電源電圧ノードと、低電圧側電源電圧との間にダイオードが設けられている。このダイオードの存在により、インバータ53の反転閾値、すなわちプリチャージ完了判定閾値が上昇され、その結果読み出し動作を高速化出来る。この点につき、以下説明する。
グローバルセンスアンプ50によってプリチャージを行う場合、MOSトランジスタ51から与えられるプリチャージ電圧(VDD)は、グローバルセンスアンプ50内のMOSトランジスタ52、カラムセレクタ40内のMOSトランジスタ41−0〜41−15のいずれか、ローカルセンスアンプ17内のMOSトランジスタ110、及びY−セレクタ12内のMOSトランジスタ16−0〜16−3のいずれかを介してローカルビット線に与えられる。従って、この場合にはローカルセンスアンプ17によってプリチャージを行う場合に比べてプリチャージ能力が劣る。また接続信号線CNLBLの制御信号及びY−セレクタ12のデコード信号には伝搬遅延がある。そのため、ローカルビット線がプリチャージ電位まで十分にプリチャージされる前に、グローバルビット線の電位がインバータ53の閾値電圧よりも高くなる。すると、インバータ53の出力はプリチャージを抑制する方向に機能する(インバータ53の出力がVDDよりも低くなる)。従って、Y−セレクタ12がいずれかのローカルビット線を選択することにより電荷がグローバルビット線からローカルビット線に移動していく時点では、インバータ53の出力がVDDよりも低くなる。そのため、この時点におけるグローバルセンスアンプ50のプリチャージ能力は低下しており、ローカルビット線のプリチャージに時間がかかる。
しかし本実施形態に係る構成であると、ダイオード接続されたMOSトランジスタ54の閾値分だけ、インバータ53の反転閾値が高い。従って、ローカルビット線が十分にプリチャージされるまで、インバータ53の出力がVDDよりも低下することを抑制出来る。すなわち、グローバルセンスアンプ50のプリチャージ能力の低下を抑制出来、プリチャージ時間を短縮出来る。その結果、読み出し動作を高速化出来る。
図17は、インバータ53の入出力特性の一例であり、横軸に入力電圧、縦軸に出力電圧をプロットしたものである。図17では、参考のためにMOSトランジスタ54を設けない場合の入出力特性についても示している。図示するように本実施形態に係るインバータ53の入出力特性は、MOSトランジスタ54を設けない場合に比べて、出力反転閾値が上昇(図17では0.25V)している。またダイオードを設けることで、インバータ53(特にMOSトランジスタ58の)の漏れ電流を効果的に抑制出来る。従って、図17おいて領域A1で示したように、従来(領域A10)に比べて入出力特性の矩形性が高い。すなわち従来に比べて、入力電圧が上昇しても出力電圧が低下しにくく、グローバルセンスアンプ50のプリチャージ能力を向上出来る。
なお、上記実施形態ではインバータ53の閾値電圧を上昇させる手段としてダイオードを用いたが、同様の効果を得られるその他の素子、例えば抵抗素子なども使用出来る。インバータの閾値電圧を変化させる手法としてそのほかに、MOSトランジスタ57、58のゲート幅の比率を変化させることも考え得るが、この手法では閾値電圧を大幅に変化させることが困難である。従って、ダイオードを用いることが好ましい。
次にこの発明の第3の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第1、第2の実施形態におけるローカルセンスアンプ17の構成を改良したものである。図18は本実施形態に係るローカルセンスアンプ17の回路図である。なお、グローバルセンスアンプ50以外の構成は上記第1の実施形態と同様であるので説明は省略する。
本実施形態に係るローカルセンスアンプ17の構成は、上記第1の実施形態で説明した図6の構成において、インバータ114をNOR型回路に変更したものである。図18に示すように、インバータ17はnチャネルMOSトランジスタ110、111、113及びNORゲート119を備えている。MOSトランジスタ110は、ゲートに接続信号線CNLBLが接続され、ドレインがノード10に接続され、ソースが対応するグローバルビット線に接続されている。MOSトランジスタ111は、ゲートがNORゲート119の出力ノードに接続され、ドレインが対応するグローバルビット線に接続され、ソースが接地されている。MOSトランジスタ113は、ゲートがリセット信号線LBLRSTに接続され、ドレインがノード10及びNORゲート119の入力ノードに接続され、ソースが接地されている。
NORゲート119は、pチャネルMOSトランジスタ115、116及びnチャネルMOSトランジスタ117、118を備えている。MOSトランジスタ115は、ゲートがセンス信号線LSAONに接続され、ソースが電源電位(例えばVcc2)に接続され、ドレインがMOSトランジスタ116のソースに接続されている。MOSトランジスタ116、117は、ゲートがNORゲート119の入力ノードとして機能し、ドレインがNORゲート119の出力ノードとして機能する。MOSトランジスタ117のソースは接地されている。MOSトランジスタ118は、ゲートがセンス信号線LSAONに接続され、ドレインがNORゲート119の出力ノードとして機能し、ソースが接地されている。
上記構成において、プリチャージ時には、接続信号線CNLBL及びセンス信号線LSAONが“H”レベルとされる。その結果、MOSトランジスタ110、118がオン状態とされ、MOSトランジスタ111、115がオフ状態とされる。データの読み出し時には、接続信号線CNLBL及びセンス信号線LSAONが“L”レベルとされる。その結果、MOSトランジスタ110、118がオフ状態とされ、MOSトランジスタ115がオン状態とされる。そして、読み出しデータが“1”データである場合には、MOSトランジスタ116がオン状態となり、NORゲート119の出力は“H”レベルとなる。その結果MOSトランジスタ111がオン状態となり、グローバルビット線の電位がディスチャージされる。他方、読み出しデータが“0”データである場合には、MOSトランジスタ117がオン状態となり、NORゲート119の出力は“L”レベルとなる。その結果MOSトランジスタ111がオフ状態となり、グローバルビット線の電位はプリチャージ電位を維持する。
本実施形態に係る構成であると、上記第1、第2の実施形態で説明した(1)乃至(3)の効果に加えて、下記(4)の効果が得られる。
(4)ローカルセンスアンプの動作信頼性を向上出来る。
本実施形態に係る構成であると、上記第1の実施形態で説明したローカルセンスアンプ17のインバータ114をNORゲート119に置換している。インバータを用いる場合、状況によっては電源電圧ノードから接地電位ノードに向かって貫通電流が流れることがある。しかし、NORゲート119を用いることで貫通電流が流れることを防止でき、ローカルセンスアンプ17の動作信頼性を向上出来る。
(4)ローカルセンスアンプの動作信頼性を向上出来る。
本実施形態に係る構成であると、上記第1の実施形態で説明したローカルセンスアンプ17のインバータ114をNORゲート119に置換している。インバータを用いる場合、状況によっては電源電圧ノードから接地電位ノードに向かって貫通電流が流れることがある。しかし、NORゲート119を用いることで貫通電流が流れることを防止でき、ローカルセンスアンプ17の動作信頼性を向上出来る。
次にこの発明の第4の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第3の実施形態におけるデコード回路の配置方法に関する。図19は、本実施形態に係るフラッシュメモリ3の一部領域のブロック図である。
本実施形態に係るフラッシュメモリ3は、第1の実施形態で説明した構成において、更にセンスアンプデコーダ21を備えている。センスアンプデコーダ21は、第1の実施形態で説明したロウデコーダ20の機能のうち、接続信号線CNLBL及びセンス信号線LSAONの選択動作を行う。そして図19に示すように、センスアンプデコーダ21はメモリセルアレイ10を挟んで相対するように配置されている。換言すれば、ロウデコーダ20は、グローバルビット線GBL15よりもグローバルビット線GBL0に接続されるメモリセルを速く選択出来るように配置される。他方、センスアンプデコーダ21は、グローバルビット線GBL0よりもグローバルビット線GBL15に接続されるローカルセンスアンプ17を速く選択出来るように配置される。
本実施形態に係る半導体記憶装置によれば、上記第1乃至第3の実施形態で説明した(1)乃至(4)の効果に加えて、下記(5)の効果が得られる。
(5)読み出し動作を高速化出来る(その3)。
本効果につき図20を用いて説明する。図20はメモリセルブロック11、Y−セレクタ12、ローカルセンスアンプ群13、ロウデコーダ20、及びセンスアンプデコーダ21のブロック図である。本実施形態に係る構成であると、セレクトゲート線を選択する機能ブロック(ロウデコーダ20)と、接続信号線CNLBL及びセンス信号線LSAONを選択する機能ブロック(センスアンプデコーダ21)とが分離されている。そして、これらの機能ブロックは、メモリセルアレイ10を挟んで、ワード線に沿った方向で相対するようにして配置されている。
(5)読み出し動作を高速化出来る(その3)。
本効果につき図20を用いて説明する。図20はメモリセルブロック11、Y−セレクタ12、ローカルセンスアンプ群13、ロウデコーダ20、及びセンスアンプデコーダ21のブロック図である。本実施形態に係る構成であると、セレクトゲート線を選択する機能ブロック(ロウデコーダ20)と、接続信号線CNLBL及びセンス信号線LSAONを選択する機能ブロック(センスアンプデコーダ21)とが分離されている。そして、これらの機能ブロックは、メモリセルアレイ10を挟んで、ワード線に沿った方向で相対するようにして配置されている。
すると、図20に示すようにロウデコーダ20に最も近いグローバルビット線はグローバルビット線GBL0であり、最も遠いグローバルビット線はグローバルビット線GBL15である。従って、メモリセルMCを選択する際には、グローバルビット線GBL0に接続されるメモリセルMCが最も速く選択され、グローバルビット線GBL15に接続されるメモリセルMCが最も遅く選択される。よって、グローバルビット線GBL0に接続されるメモリセルMCが最も速くローカルビット線のディスチャージを開始し、グローバルビット線GBL15に接続されるメモリセルMCが最も遅くローカルビット線のディスチャージを開始する。
また、センスアンプデコーダ21に最も近いグローバルビット線はグローバルビット線GBL15であり、最も遠いグローバルビット線はグローバルビット線GBL0である。従って、グローバルビット線とローカルビット線との接続を切断する際には、グローバルビット線GBL15が最も速く切断され、グローバルビット線GBL0が最も遅く切断される。同様に、ローカルセンスアンプ17内のMOSトランジスタ112は、グローバルビット線GBL15に対応するMOSトランジスタ112が最も速くオン状態とされ、グローバルビット線GBL0に対応するMOSトランジスタ112が最も遅くオン状態とされる。すなわち、ローカルビット線のプリチャージの終了、及びローカルセンスアンプ17がデータ読み出し状態に移行するタイミングは、グローバルビット線GBL0に対応するものよりも、グローバルビット線GBL15に対応するものの方が速い。
従って、セレクトゲート線の選択信号の伝搬遅延が、接続信号線CNLBL及びセンス信号線LSAONの選択信号の伝搬遅延によって相殺され、信号の伝搬遅延による動作速度の低下を抑制出来る。
次にこの発明の第5の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第3の実施形態においてロウデコーダ20及びカラムデコーダ30を読み出し系と書き込み系とに分割し、更に上記第4の実施形態を適用したものである。図21は、本実施形態に係るフラッシュメモリ3のブロック図である。
図示するように本実施形態に係る構成では、上記第1の実施形態で説明したロウデコーダ20として、読み出し用ロウデコーダ22及び書き込み用ロウデコーダ23を備えている。またカラムデコーダ30として、接続信号線デコーダ24、センス信号線デコーダ25、リセット信号線デコーダ26、読み出し用カラムデコーダ27、及び書き込み用カラムデコーダ28を備えている。その他の構成は図1と同様である。
書き込み用ロウデコーダ23は、ロウアドレス信号RAに基づいて、書き込み時及び消去時においてワード線WL0〜WL(m−1)を選択し、選択ワード線に正電圧VPPまたは負電圧VBBを印加する。またメモリセルアレイ10が形成されているp型ウェル領域92に電圧を印加する。読み出し用ロウデコーダ24は、ロウアドレス信号RAに基づいて、読み出し時においてセレクトゲート線SG0〜SG(m−1)を選択し、選択セレクトゲート線に正電圧Vcc2を印加する。接続信号線デコーダ24、センス信号線デコーダ25、リセット信号線デコーダ26は、接続信号線CNLBL、センス信号線LSAON、及びリセット信号線LBLRSTをそれぞれ制御する。読み出し用カラムデコーダ27は、カラムアドレス信号CAに基づいて、読み出し時において読み出し用カラム選択線RCSLのいずれかを選択する。書き込み用カラムデコーダ28は、カラムアドレス信号CAに基づいて、書き込み時にY−セレクタ12を制御する。書き込み用カラムデコーダ28の選択動作については後述する。
上記構成において、読み出し用ロウデコーダ22はワード線に沿った方向でメモリセルブロック11を挟んで書き込み用ロウデコーダ23と相対するように配置されている。また、接続信号線デコーダ24及びセンス信号線デコーダ25は書き込み用ロウデコーダ23に近接して配置される。すなわち、接続信号線デコーダ24及びセンス信号線デコーダ25は、ワード線に沿った方向でメモリセルアレイ10を挟んで読み出し用ロウデコーダ22と相対するように配置されている。図21の例であると、フラッシュメモリ3は2つのメモリセルアレイ10を備えている。そして書き込み用ロウデコーダ23、書き込み用カラムデコーダ28、接続信号線デコーダ24、及びセンス信号線デコーダ25は2つのメモリセルアレイ10間に配置され、2つのメモリセルアレイ10の選択動作を行う。
次に本実施形態に係るフラッシュメモリの備えるY−セレクタ12の構成について図22を用いて説明する。図22はメモリセルブロック11及びY−セレクタ12の回路図である。メモリセルブロック11の構成は、上記第1の実施形態と同様である。なお図22では、1本のローカルビット線に接続されるメモリセルMCの数は4個であるが、この数は一例に過ぎない。
図示するようにY−セレクタ12は、第1の実施形態で説明した読み出し用選択回路12の他に、書き込み用選択回路120及び書き込み禁止用選択回路130を備えている。書き込み用選択回路120及び書き込み禁止用選択回路130は、読み出し用選択回路12と同様にメモリセルグループ14毎に設けられている。
書き込み用選択回路120の各々は、4つのMOSトランジスタ121−0〜121−3を備えている。MOSトランジスタ121−0〜121−3の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ121−0と121−1の電流経路の他端が共通接続され、MOSトランジスタ121−2と121−3の電流経路の他端が共通接続されている。このMOSトランジスタ121−0と121−1の共通接続ノードをノードN20、MOSトランジスタ121−2と121−3の共通接続ノードをN30と以下では呼ぶこととする。MOSトランジスタ121−0〜121−3のゲートは、書き込み用カラム選択線WCSL0、WCSL1のいずれかに接続されている。同一行にある書き込み用選択回路120に含まれるMOSトランジスタ121−0、121−2は、同一の書き込み用カラム選択線WCSL0に接続され、同一行にある書き込み用選択回路120に含まれるMOSトランジスタ121−1、121−3は、同一の書き込み用カラム選択線WCSL1に接続される。書き込み用カラム選択線WCSL0、WCSL1は、書き込み時において書き込み用カラムデコーダ28によって選択される。
書き込み用選択回路120内のノードN20、N30は、それぞれ書き込み用グローバルビット線WGBL0〜WGBL31のいずれかに接続されている。書き込み用グローバルビット線WGBL0〜WGBL31のそれぞれは、同一列にある書き込み用選択回路120のノードN20同士、またはノードN30同士を共通接続する。そして、書き込み時において書き込みデータが書き込み用グローバルビット線WGBL0〜WGBL31に与えられる。
次に書き込み禁止用選択回路130の構成について説明する。書き込み禁止用選択回路130の各々は、4つのMOSトランジスタ131−0〜131−3を備えている。MOSトランジスタ131−0〜131−3の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ131−0〜131−3の電流経路の他端には書き込み禁止電圧VPIが共通に印加される。MOSトランジスタ131−0〜131−3のゲートは、書き込み禁止用カラム選択線ICSL0、ICSL1のいずれかに接続されている。同一行にある書き込み禁止用選択回路130に含まれるMOSトランジスタ131−0、131−2のゲートは、同一の書き込み用カラム選択線ICSL0に接続され、同一行にある書き込み禁止用選択回路130に含まれるMOSトランジスタ131−1、131−3のゲートは、同一の書き込み用カラム選択線ICSL1に接続される。書き込み禁止用カラム選択線ICSL0、ICSL1は、書き込み時において書き込み用カラムデコーダ28によって選択される。
なお、上記第1の実施形態で説明したグローバルビット線GBL0〜GBL15は、データの読み出しの際に用いられ、書き込み時には用いられない読み出し用グローバルビット線RGBLとして機能する。
次に読み出し用ロウデコーダ22及び書き込み用ロウデコーダ23の構成について図23を用いて説明する。図23は、読み出し用ロウデコーダ22、書き込み用ロウデコーダ23、及びメモリセルアレイ10の回路図である。書き込み用ロウデコーダ23は、書き込み時において、メモリセルアレイが形成されたp型ウェル領域92及び全てのセレクトゲート線SG0〜SG(m−1)に負電位VBBを印加する。また消去時において、全ワード線に負電位VBBを印加すると共に、p型ウェル領域92に正電圧VPPを印加する。読み出し用ロウデコーダ22は、読み出し時においてセレクトゲート線SG0〜SG(m−1)のいずれかを選択し、選択セレクトゲート線に正電位Vcc2を印加する。
上記読み出し用ロウデコーダ22及び書き込み用ロウデコーダ23の構成について説明する。まず、読み出し用ロウデコーダ22の構成について説明する。読み出し用ロウデコーダ22は、アドレスデコード部152及びスイッチ素子群151を備えている。アドレスデコード部152は、セレクトゲート線SG毎に設けられ、電源電圧Vcc2で動作し、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路153を備えている。ロウアドレスデコード回路153は、NANDゲート154及びインバータ155を有している。NANDゲート154は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。そして、インバータ155がNAND演算結果を反転してロウアドレスデコード信号として出力する。
スイッチ素子群151は、nチャネルMOSトランジスタ156を有している。MOSトランジスタ156は、セレクトゲート線SG0〜SG(m−1)毎に設けられている。そして、インバータ155の出力が、MOSトランジスタ156の電流経路を介して、セレクトゲート線SG0〜SG(m−1)に与えられる。なお、MOSトランジスタ156のゲートには、制御信号ZISOGが入力される。そして、制御信号ZISOGによって、書き込み動作及び消去動作時には、MOSトランジスタ156はオフ状態とされ、読み出し動作時にはオン状態とされる。
次に、書き込み用ロウデコーダ23の構成について説明する。書き込み用ロウデコーダ23は、アドレスデコード部140及びスイッチ素子群141を備えている。アドレスデコード部140は、ワード線WL0〜WL(m−1)毎に設けられ、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路142を備えている。ロウアドレスデコード回路142は、NANDゲート143及びインバータ144を有している。NANDゲート143は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。そして、インバータ144がNAND演算結果を反転してロウアドレスデコード信号として出力する。NANDゲート143及びインバータ144の電源電圧はVCGNWノード及びVCGPWノードから与えられる。VCGNWノードには0Vまたは正電圧VPPが印加される。またVCGPWノードには0Vまたは負電圧VBBが印加される。
スイッチ素子群141は、nチャネルMOSトランジスタ145を有している。MOSトランジスタ145はセレクトゲート線SG0〜SG(m−1)毎に設けられている。そしてMOSトランジスタ145の電流経路を介してセレクトゲート線SG0〜SG(m−1)はVSGPWノードに接続される。VSGPWノードには負電圧VBBが印加される。
次に、上記構成の2Trフラッシュメモリの動作について説明する。以下では、上記第1の実施形態と異なる点についてのみ説明する。
<書き込み動作>
データの書き込みは、同一のワード線に接続された複数のメモリセルMCについて一括して行われる。但し、同一のメモリセルブロックBLKのうちで同時にデータが書き込まれるメモリセルは、ローカルビット線LBL0、LBL1のいずれかに接続されたメモリセルと、ローカルビット線LBL2、LBL3のいずれかに接続されたメモリセルの2つである。以下、図22において書き込み用グローバルビット線WGBL0、WGBL1に接続されるメモリセルグループに着目して、ワード線WL0及びローカルビット線LBL0、LBL2に接続されたメモリセルトランジスタMTにデータを書き込む場合を例に説明する。
データの書き込みは、同一のワード線に接続された複数のメモリセルMCについて一括して行われる。但し、同一のメモリセルブロックBLKのうちで同時にデータが書き込まれるメモリセルは、ローカルビット線LBL0、LBL1のいずれかに接続されたメモリセルと、ローカルビット線LBL2、LBL3のいずれかに接続されたメモリセルの2つである。以下、図22において書き込み用グローバルビット線WGBL0、WGBL1に接続されるメモリセルグループに着目して、ワード線WL0及びローカルビット線LBL0、LBL2に接続されたメモリセルトランジスタMTにデータを書き込む場合を例に説明する。
まず書き込み禁止電圧VPIとして0Vが与えられる。そして、書き込み用ロウデコーダ23によってワード線WL0が選択され、選択ワード線WL0に正電圧VPPが印加される。またVSGPWノードには負電圧VBBが与えられる。そして書き込み用ロウデコーダ23においてMOSトランジスタ145がオン状態とされることによって、VSGPWノードから、全セレクトゲート線SG0〜SG(m−1)に負電位VBBが印加される。更に、書き込み用ロウデコーダ23によってp型ウェル領域92に負電位VBBが印加される。なお、書き込み時において信号ZISOGは“L”レベルとされており、読み出し用ロウデコーダ22のロウアドレスデコード回路152は、セレクトゲート線から電気的に分離されている。
また、選択ワード線WL0を含むメモリセルブロック11に対応する書き込み用選択回路120に接続された2本の書き込み用カラム選択線のうち、書き込み用カラム選択線WCSL0が、書き込み用カラムデコーダ28によって選択される。これにより、書き込み用選択回路120内のMOSトランジスタ121−0、121−2がオン状態とされる。その結果、書き込み用グローバルビット線WGBL0とローカルビット線LBL0とが電気的に接続され、書き込み用グローバルビット線WGBL1とローカルビット線LBL2とが電気的に接続される。
また、選択ワード線WL0を含まないメモリセルブロック11に対応する書き込み用選択回路120に接続された書き込み用カラム選択線は全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロック11に対応する書き込み用選択回路120内のMOSトランジスタ121−0〜121−3はオフ状態とされる。
更に読み出し用カラムデコーダ27は、全ての読み出し用カラム選択線RCSL0〜RCSL(4m−1)を非選択とする。これにより、全ての読み出し用カラムセレクタRCS内のMOSトランジスタ310〜313はオフ状態とされる。従って、読み出し用グローバルビット線RGBLとローカルビット線LBL0〜LBL3とは、電気的に分離されている。
更に、非選択とされるローカルビット線LBL1、LBL3に接続されるMOSトランジスタ131−1、131−3をオン状態とすべく、書き込み用カラムデコーダ28は書き込み禁止用カラム選択線ICSL1を“H”レベル(Vcc2)とする。選択ローカルビット線LBL0、LBL2に対応するMOSトランジスタ131−0、131−2に接続される書き込み禁止用カラム選択線ICSL0は“L”レベルとされ、MOSトランジスタ131−0、131−2はオフ状態である。その結果、非選択ローカルビット線LBL1、LBL3には書き込み禁止電圧VPI=0Vが印加される。
上記の結果、書き込み用選択回路120内のMOSトランジスタ121−0を介して、書き込み用グローバルビット線WGBL0から、ローカルビット線LBL0に書き込みデータ(VBBまたは0V)が与えられる。更に、MOSトランジスタ121−2を介して、書き込み用グローバルビット線WGBL1から、書き込みデータ(VBBまたは0V)が与えられる。
<読み出し動作>
次に読み出し動作について説明する。読み出し動作時には、書き込み用カラムデコーダ28は全ての書き込み用カラム選択線WCSL0、WCSL0を非選択とし、全ての書き込み禁止用カラム選択線ICSL0、ICSL1を非選択とする。その結果、ローカルビット線LBL0〜LBL3は、書き込み用グローバルビット線及び書き込み禁止電圧VPIと非接続とされる。
次に読み出し動作について説明する。読み出し動作時には、書き込み用カラムデコーダ28は全ての書き込み用カラム選択線WCSL0、WCSL0を非選択とし、全ての書き込み禁止用カラム選択線ICSL0、ICSL1を非選択とする。その結果、ローカルビット線LBL0〜LBL3は、書き込み用グローバルビット線及び書き込み禁止電圧VPIと非接続とされる。
そして、読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ZISOGが“H”レベルとされ、読み出し用ロウデコーダ22のMOSトランジスタ156がオン状態とされる。そして読み出し用ロウデコーダ22はセレクトゲート線SG0を選択(“H”レベル:Vcc2)する。また、書き込み用ロウデコーダ23は全てのワード線WL0〜WL(m−1)を非選択(0V)とし、且つp型ウェル領域92の電位VPWを0Vとする。更に、ソース線の電位が0Vとされる。なお、読み出し時において信号WSGは“L”レベルとされ、VSGPWノードとセレクトゲート線とは電気的に分離されている。
その他の動作は第1の実施形態で説明したとおりである。
その他の動作は第1の実施形態で説明したとおりである。
<消去動作>
次に消去動作について説明する。消去動作にあたっては、MOSトランジスタ16−0〜16−3、121−0〜121−3、131−0〜131−3の全てがオフ状態とされる。そして書き込み用ロウデコーダ23は、全てのワード線WL0〜WL(m−1)に負電圧VBBを印加する。更に、p型ウェル領域92に正電位VPPを印加する。なお、消去時においては信号ZISOG、WSGは“L”レベルとされている。
次に消去動作について説明する。消去動作にあたっては、MOSトランジスタ16−0〜16−3、121−0〜121−3、131−0〜131−3の全てがオフ状態とされる。そして書き込み用ロウデコーダ23は、全てのワード線WL0〜WL(m−1)に負電圧VBBを印加する。更に、p型ウェル領域92に正電位VPPを印加する。なお、消去時においては信号ZISOG、WSGは“L”レベルとされている。
その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFN tunnelingによってp型ウェル領域92に引き抜かれる。これにより、全てのメモリセルMCのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、p型ウェル領域92とのカップリングによってほぼVPPにまで上昇する。勿論、セレクトゲート線SG0〜SG(m−1)にVSGPWノードから負電圧VBBを印加しても良い。
上記のように、ロウデコーダが書き込み用と読み出し用とに分割された構成にも、上記第1乃至第4の実施形態が適用出来る。
次にこの発明の第6の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第1乃至第5の実施形態に係るLSIのテスト動作のための構成に関するものである。図24は、フラッシュメモリ3の一部領域のブロック図である。
図示するように、グローバルセンスアンプ50の出力ノードSAOUTは、テスト用モニタ端子60に接続されている。テスト用モニタ端子60は、フラッシュメモリ3の動作をテストする際に、例えばメモリセルMCに流れるセル電流を測定するために用いられる。
本実施形態に係る構成であると、上記第1乃至第4の実施形態で説明した(1)乃至(5)の効果に加えて、下記(6)の効果が得られる。
(6)LSIの面積増加を抑制しつつ、テスト動作を簡略化出来る。
グローバルセンスアンプだけでなくローカルセンスアンプを用いる場合、ローカルセンスアンプを用いない場合に比べてテスト動作が複雑化するのが通常である。これは、ローカルセンスアンプがプリチャージを行う機能を有することに起因する。例えばテスト動作時にセル電流を測定する際などの場合、グローバルビット線は使用出来ない。そのため、ローカルセンスアンプに外部出力用のトランジスタと外部出力用の金属配線とが設けられ、このトランジスタと金属配線を用いてテスト用の信号の入出力が行われる。従って、テストの為の新たな回路が必要となり、LSIの面積増加の原因となる。
(6)LSIの面積増加を抑制しつつ、テスト動作を簡略化出来る。
グローバルセンスアンプだけでなくローカルセンスアンプを用いる場合、ローカルセンスアンプを用いない場合に比べてテスト動作が複雑化するのが通常である。これは、ローカルセンスアンプがプリチャージを行う機能を有することに起因する。例えばテスト動作時にセル電流を測定する際などの場合、グローバルビット線は使用出来ない。そのため、ローカルセンスアンプに外部出力用のトランジスタと外部出力用の金属配線とが設けられ、このトランジスタと金属配線を用いてテスト用の信号の入出力が行われる。従って、テストの為の新たな回路が必要となり、LSIの面積増加の原因となる。
しかし本実施形態に係る構成であると、グローバルセンスアンプ50によってプリチャージを行う。従って、テスト時においてもグローバルビット線を使用してテスト信号を与える/読み出すことが出来る。例えばセル電流を読み出す場合、セル電流はY−セレクタ12、ローカルセンスアンプ17、及びグローバルビット線を介してテスト用モニタ端子60に読み出される。すなわち、通常のデータの読み出し動作と同様の手法を用いてテストを行うことが出来る。従ってテストの為の新たな回路を追加する必要が無いため、LSIの面積増加を抑制しつつ、テスト動作を簡略化できる。
次にこの発明の第7の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において、2Trフラッシュメモリの代わりに3Tr−NAND型フラッシュメモリを用いたものである。図25は、3Tr−NAND型フラッシュメモリのメモリセルブロック11の回路図である。なお、メモリセルブロック11以外の構成は第1乃至第6の実施形態で説明したとおりであるので説明は省略する。
図示するようにメモリセルブロック11は、マトリクス状に配置された(m×n)個のメモリセルMCを備えている。メモリセルMCは、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタST1、ST2とを有している。メモリセルトランジスタMTの電流経路は、選択トランジスタST1、ST2の電流経路間に接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。また選択トランジスタST1、ST2も、半導体基板上にゲート絶縁膜を介在して形成された第1多結晶シリコン層と、第1多結晶シリコン層上にゲート間絶縁膜を介在して形成された第2多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタST1のソース領域がメモリセルトランジスタMTのドレイン領域に接続され、メモリセルトランジスタMTのソース領域が、選択トランジスタST2のドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタST1のドレイン領域、または選択トランジスタST2のソース領域を共有している。
同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WL(m−1)のいずれかに共通接続される。また、同一行にあるメモリセルMCの選択トランジスタST1のゲートは、セレクトゲート線SGD0〜SGD(m−1)のいずれかに共通接続され、選択トランジスタST2のゲートは、セレクトゲート線SGS0〜SGS(m−1)のいずれかに共通接続されている。また、同一列にあるメモリセルMCの選択トランジスタST1のドレイン領域は、ローカルビット線LBL0〜LBL3のいずれかに共通接続されている。そしてメモリセルMCの選択トランジスタST2のソース領域はソース線SLに共通接続される。
上記のような3Tr−NAND型フラッシュメモリの場合であっても、上記第1乃至第6の実施形態が適用出来る。
次にこの発明の第8の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において2Trフラッシュメモリの代わりにNAND型フラッシュメモリを用いたものである。図26は、NAND型フラッシュメモリのメモリセルブロックの回路図である。なお、メモリセルブロック11以外の構成は第1乃至第6の実施形態で説明したとおりであるので説明は省略する。
メモリセルブロック11は、マトリクス状に配置された複数個のNANDセルを有している。NANDセルの各々は、8個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタMTの一端側のドレイン領域が選択トランジスタST1のソース領域に接続され、他端側のソース領域が選択トランジスタST2のドレイン領域に接続されている。すなわち、NANDセルは、3Tr−NAND型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタMTの数を複数にしたものである。
同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0〜WL7のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタST1のドレインはローカルビット線LBL0〜LBL3のいずれかに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。なお、選択トランジスタST1、ST2は必ずしも両方必要ではない。NANDセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
上記のようなNAND型フラッシュメモリであっても、上記第1乃至第6の実施形態が適用出来る。
次にこの発明の第9の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第8の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムLSIに係るものである。図27は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI400は、MCU401、I/O回路405、及び同一半導体基板上に形成されたNAND型フラッシュメモリ402、3Tr−NAND型フラッシュメモリ403並びに2Trフラッシュメモリ404を備えている。
NAND型フラッシュメモリ402は、画像データや映像データを保存するストレージ用のメモリとして用いられる。NAND型フラッシュメモリ402の構成は上記第8の実施形態で説明したとおりである。
3Tr−NAND型フラッシュメモリ403は、LSI400へアクセスするためのIDコードやセキュリティコードを保持する。3Tr−NAND型フラッシュメモリ403の構成は、上記第7の実施形態で説明したとおりである。
2Trフラッシュメモリ404は、MCU401が動作するためのプログラムデータを保持する。2Trフラッシュメモリ404の構成は上記第1乃至第6の実施形態で説明した通りである。
MCU401は、外部から入力される各種のコマンドに応答して、2Trフラッシュメモリ404から読み出したプログラムに基づいた処理を行う。この際MCU401は、SRAM(Static Random Access Memory)などを介することなく、直接2Trフラッシュメモリ404にアクセスする。MCU401の行う処理の例としては、NAND型フラッシュメモリ402に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更にMCU401は、NAND型フラッシュメモリ402に保持されるデータに外部からアクセスされた場合、3Tr−NAND型フラッシュメモリ403から所定のデータを読み出す。そしてMCU401は、読み出したデータと、外部から入力されるIDコードやセキュリティコードと照合し、一致した場合にNAND型フラッシュメモリ402へのアクセスを許可する。NAND型フラッシュメモリ402へのアクセスが許可されると、外部(ホスト)からNAND型フラッシュメモリ402内のデータへのアクセスが行われる。すなわち、MCU401は、外部から受け取ったコマンドに応答してNAND型フラッシュメモリ402へトリガをかけ、データの読み出し(書き込み)を行う。
I/O回路405は、LSI400と外部との信号の授受を制御する。
上記構成のシステムLSI400において、NAND型フラッシュメモリ402、403、404が備えるメモリセルトランジスタMT及び選択トランジスタST1、ST2、STは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各MOSトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタMTのフローティングゲート及び制御ゲート、並びに選択トランジスタのセレクトゲートは、3つのフラッシュメモリ402〜404間で同一となる。このような製造方法であると、1つのフラッシュメモリを形成するのに必要な工程数によって、3つのフラッシュメモリのメモリセルアレイを形成出来る。
2Trフラッシュメモリ402は、書き込み及び消去時に正電圧と負電圧を用いている。従って、2Trフラッシュメモリ402が有するロウデコーダに使用されるMOSトランジスタは、NAND型フラッシュメモリ402や3Tr−NAND型フラッシュメモリ403が有するロウデコーダに使用されるMOSトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、2Trフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。
また2Trフラッシュメモリ404は、MCU401が動作するためのプログラムデータを保持する。2Trフラッシュメモリ404は高速動作が可能である。従って、MCU401がRAMなどを介さずにデータを2Trフラッシュメモリ404から直接読み出すことが出来る。その結果RAMなどが不要となり、システムLSIの構成を簡略化出来ると共に、動作速度を向上できる。
また、3Tr−NAND型フラッシュメモリ403は、IDコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更/更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、3Tr−NAND型フラッシュメモリ403は、消去単位がNAND型フラッシュメモリ402ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、3Tr−NAND型フラッシュメモリ403は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
また従来、NAND型フラッシュメモリを有するLSIであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、NAND型フラッシュメモリ402内のブロックを制御するファームウェアプログラムを2Trフラッシュメモリ404に保持させ、MCU401によって上記制御を行わせれば良いからである。MCU401は、本来行う作業(外部装置の制御やNAND型フラッシュメモリ402に入力されるデータの計算処理など)の間の時間を使って、上記制御を行えば良い。勿論、MCU401の能力と、本来MCU401が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてNAND型フラッシュメモリ402の制御を行っても良い。
上記のように、この発明の第1乃至第9の実施形態に係る半導体記憶装置及びその制御方法であると、ローカルセンスアンプとグローバルセンスアンプとを用いた半導体メモリにおいて、グローバルセンスアンプによってプリチャージを行っている。これにより、不要なローカルビット線をプリチャージせず、必要なローカルビット線のみプリチャージ出来る。従って、半導体メモリの消費電力を削減できる。なお、上記実施形態ではフラッシュメモリの場合を例に挙げて説明したが、ビット線のプリチャージ及びディスチャージによってデータを読み出す半導体メモリ全般に適用でき、例えばDRAM、MRAM、強誘電体メモリなどにも適用出来る。
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図28にメモリカードの例を示した。図28に示した様に、メモリカード900は、上記実施形態で説明したフラッシュメモリ3(2Trフラッシュメモリ、3Tr−NAND型フラッシュメモリまたはNAND型フラッシュメモリ)を有している。フラッシュメモリ3は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
メモリカード900に搭載されたフラッシュメモリ3に、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、信号線DATにコマンドが転送されている事を示すコマンドラインイネーブル信号線(CLE)、信号線DATにアドレスが転送されている事を示すアドレスラインイネーブル信号線(ALE)、及び、フラッシュメモリ10が動作可能か否かを示すレディービジー信号線(R/B)が接続される。
図29に別のメモリカードの例を示した。図28に示したメモリカードと異なる点は、フラッシュメモリ3を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ910を有している点である。
コントローラ910は、それぞれフラッシュメモリ3及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部(I/F)911、912と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部(MPU)913と、データを一時的に記憶するバッファーラム914と、誤り訂正符合を生成する誤り訂正部(ECC)915を有している。また、メモリカード900にはコマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続されている。
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
図30は、別のアプリケーションを示す。図30に示すように、前述したメモリカード900は、カードホルダー920に挿入され、図示せぬ電子機器に接続される。カードホルダー920は前出のコントローラ910の機能の一部を有していても良い。
図31に別のアプリケーションを示した。図示した様に、前述のメモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100、及びインターフェース回路1200を介してボード1300に接続される。ボード1300にはCPU1400やバス1500が搭載される。
図32に別のアプリケーションを示した。メモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100を介して、パーソナルコンピュータ2000に接続されている。
別のアプリケーションを図33、図34に示す。図示するように、ICカード2100にMCU2200が搭載され、MCU2200は、いずれかの実施態様に従ったフラッシュメモリ10と、その他の回路、例えばROM2300、RAM2400、及びCPU2500を備えている。ICカード2100は、MCU2200に接続され且つICカード2100に設けられたplane terminal 2600を介してMCU2200に接続可能である。CPU2500は、計算部2510と、フラッシュメモリ3、ROM2300及びRAM2400に接続された制御部2520を備えている。例えば、MPU2200はICカード2100の一方の面上に設けられ、plane connecting terminal 2600は他方の面に設けられている。
すなわち、この発明の第1乃至第9の実施形態に係る半導体記憶装置は、
1.メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルを共通接続する複数の第1ビット線と、
複数の前記第1ビット線を共通接続する複数の第2ビット線と、
前記第2ビット線毎に設けられ、前記第2ビット線と前記第1ビット線との接続を制御し、且つ前記メモリセルから前記第1ビット線に読み出されたデータに応じて前記第2ビット線の電位を制御する第1センスアンプと、
前記第2ビット線及び前記第1センスアンプを介して前記第1ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第2ビット線の電位を増幅する第2センスアンプとを具備する。
2.上記1において、前記第2センスアンプは、プリチャージ電圧を前記第2ビット線に印加するプリチャージ回路と、前記第2ビット線と前記プリチャージ回路とを接続するスイッチ回路と、前記第2ビット線の電位を反転させ、該反転信号により前記スイッチ回路を制御するインバータと、前記インバータの反転閾値を制御する閾値制御回路とを備える。
3.上記1または2において、同一行にある前記メモリセルを共通接続するワード線と、
読み出し時においていずれかの前記ワード線を選択するロウデコーダと、
前記第1センスアンプの動作を制御するセンスアンプ制御回路とを更に備え、前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。
更にこの発明の実施形態に係る半導体記憶装置の制御方法は、
4.ビット線が第1ビット線と第2ビット線とに階層化され、前記第1ビット線にメモリセルが接続され、複数の前記第1ビット線毎に第1センスアンプが設けられ、前記第1センスアンプ毎に前記第2ビット線が設けられ、複数の前記第2ビット線毎に第2センスアンプが設けられた半導体記憶装置の制御方法であって、いずれかの前記第2ビット線が前記第2センスアンプに接続されるステップと、
前記第1センスアンプが前記第2ビット線といずれかの前記第1ビット線とを接続するステップと、
前記第2センスアンプが、前記第2ビット線と前記第1センスアンプとを介して前記第1ビット線をプリチャージするステップと、
前記プリチャージの後、前記第1センスアンプが前記第2ビット線と前記第1ビット線とを非接続とするステップと、
前記第2ビット線と前記第1ビット線とが非接続とされた後、前記プリチャージされた前記第1ビット線に前記メモリセルからデータを読み出すステップと、
前記第1ビット線に“1”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を変動させ、前記第1ビット線に“0”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を前記プリチャージ時の電位に維持するするステップとを具備する。
5.上記4において、前記第1ビット線にデータが読み出された後、前記第2ビット線の電位が、前記半導体記憶装置をテストする際に用いられる外部モニタ端子に読み出されるステップを更に備える。
6.上記1において、前記第1センスアンプは、前記第2ビット線を前記第1ビット線に接続する第1スイッチ回路と、前記第2ビット線を接地電位に接続する第2スイッチ回路と、前記第1ビット線の電位に応じて前記第2スイッチ回路の動作を制御する読み出し制御回路とを備える。
7.上記6において、前記第1スイッチ回路は、前記第1ビット線がプリチャージされる期間は前記第2ビット線を前記第1ビット線に接続し、前記メモリセルからデータを読み出す期間は非接続とし、
前記読み出し制御回路は、前記メモリセルから“1”データが読み出された際、前記第2スイッチ回路に前記第2ビット線と前記接地電位とを接続させる。
8.上記6において、前記第1センスアンプの動作を制御するセンスアンプ制御回路を更に備え、
前記第1スイッチ回路は、電流経路の一端が前記第2ビット線に接続され、他端が前記第1ビット線に接続され、ゲートが前記センスアンプ制御回路によって制御される第1MOSトランジスタを含み、
前記第2スイッチ回路は、電流経路の一端が前記第2ビット線に接続され、ゲートが前記読み出し制御回路によって制御される第2MOSトランジスタと、電流経路の一端が前記第2MOSトランジスタの電流経路の他端に接続され、他端が前記接地電位に接続され、ゲートが前記センスアンプ制御回路によって制御される第3MOSトランジスタとを含み、
前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。
9.上記6において、前記第2スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。
10.上記2において、前記インバータは、該インバータが動作するための高電圧電源及び低電圧電源がそれぞれ与えられる高電圧側電源端子及び低電圧側電源端子を備え、
前記閾値制御回路は、前記低電圧側電源端子と接地電位との間に接続されたダイオードを含む。
11.上記3において、前記第1センスアンプは、前記センスアンプ制御回路による制御に応じて前記第2ビット線を前記第1ビット線に接続する第1スイッチ回路と、前記センスアンプ制御回路による制御と、前記第1ビット線の電位とに応じて前記第2ビット線を接地電位に接続する第2スイッチ回路とを備える。
12.上記11において、前記センスアンプ制御回路は、前記第1ビット線がプリチャージされる期間は前記第2ビット線が前記第1ビット線に接続され、前記メモリセルからデータが読み出される期間は非接続とされるよう前記第1スイッチ回路を制御し、
前記第1ビット線がプリチャージされる期間は前記第2スイッチ回路を非動作状態とし、前記メモリセルからデータが読み出される期間は動作状態とし、
前記第2スイッチ回路は前記動作状態において、前記メモリセルから“1”データが読み出された際、前記第2ビット線を前記接地電位に接続する。
13.上記12において、前記第2スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。
更にこの発明の実施形態に係るメモリカードは、
14.上記1記載の半導体記憶装置を備える。
15.上記14において、前記半導体記憶装置を制御する制御回路を更に備える。
1.メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルを共通接続する複数の第1ビット線と、
複数の前記第1ビット線を共通接続する複数の第2ビット線と、
前記第2ビット線毎に設けられ、前記第2ビット線と前記第1ビット線との接続を制御し、且つ前記メモリセルから前記第1ビット線に読み出されたデータに応じて前記第2ビット線の電位を制御する第1センスアンプと、
前記第2ビット線及び前記第1センスアンプを介して前記第1ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第2ビット線の電位を増幅する第2センスアンプとを具備する。
2.上記1において、前記第2センスアンプは、プリチャージ電圧を前記第2ビット線に印加するプリチャージ回路と、前記第2ビット線と前記プリチャージ回路とを接続するスイッチ回路と、前記第2ビット線の電位を反転させ、該反転信号により前記スイッチ回路を制御するインバータと、前記インバータの反転閾値を制御する閾値制御回路とを備える。
3.上記1または2において、同一行にある前記メモリセルを共通接続するワード線と、
読み出し時においていずれかの前記ワード線を選択するロウデコーダと、
前記第1センスアンプの動作を制御するセンスアンプ制御回路とを更に備え、前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。
更にこの発明の実施形態に係る半導体記憶装置の制御方法は、
4.ビット線が第1ビット線と第2ビット線とに階層化され、前記第1ビット線にメモリセルが接続され、複数の前記第1ビット線毎に第1センスアンプが設けられ、前記第1センスアンプ毎に前記第2ビット線が設けられ、複数の前記第2ビット線毎に第2センスアンプが設けられた半導体記憶装置の制御方法であって、いずれかの前記第2ビット線が前記第2センスアンプに接続されるステップと、
前記第1センスアンプが前記第2ビット線といずれかの前記第1ビット線とを接続するステップと、
前記第2センスアンプが、前記第2ビット線と前記第1センスアンプとを介して前記第1ビット線をプリチャージするステップと、
前記プリチャージの後、前記第1センスアンプが前記第2ビット線と前記第1ビット線とを非接続とするステップと、
前記第2ビット線と前記第1ビット線とが非接続とされた後、前記プリチャージされた前記第1ビット線に前記メモリセルからデータを読み出すステップと、
前記第1ビット線に“1”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を変動させ、前記第1ビット線に“0”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を前記プリチャージ時の電位に維持するするステップとを具備する。
5.上記4において、前記第1ビット線にデータが読み出された後、前記第2ビット線の電位が、前記半導体記憶装置をテストする際に用いられる外部モニタ端子に読み出されるステップを更に備える。
6.上記1において、前記第1センスアンプは、前記第2ビット線を前記第1ビット線に接続する第1スイッチ回路と、前記第2ビット線を接地電位に接続する第2スイッチ回路と、前記第1ビット線の電位に応じて前記第2スイッチ回路の動作を制御する読み出し制御回路とを備える。
7.上記6において、前記第1スイッチ回路は、前記第1ビット線がプリチャージされる期間は前記第2ビット線を前記第1ビット線に接続し、前記メモリセルからデータを読み出す期間は非接続とし、
前記読み出し制御回路は、前記メモリセルから“1”データが読み出された際、前記第2スイッチ回路に前記第2ビット線と前記接地電位とを接続させる。
8.上記6において、前記第1センスアンプの動作を制御するセンスアンプ制御回路を更に備え、
前記第1スイッチ回路は、電流経路の一端が前記第2ビット線に接続され、他端が前記第1ビット線に接続され、ゲートが前記センスアンプ制御回路によって制御される第1MOSトランジスタを含み、
前記第2スイッチ回路は、電流経路の一端が前記第2ビット線に接続され、ゲートが前記読み出し制御回路によって制御される第2MOSトランジスタと、電流経路の一端が前記第2MOSトランジスタの電流経路の他端に接続され、他端が前記接地電位に接続され、ゲートが前記センスアンプ制御回路によって制御される第3MOSトランジスタとを含み、
前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。
9.上記6において、前記第2スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。
10.上記2において、前記インバータは、該インバータが動作するための高電圧電源及び低電圧電源がそれぞれ与えられる高電圧側電源端子及び低電圧側電源端子を備え、
前記閾値制御回路は、前記低電圧側電源端子と接地電位との間に接続されたダイオードを含む。
11.上記3において、前記第1センスアンプは、前記センスアンプ制御回路による制御に応じて前記第2ビット線を前記第1ビット線に接続する第1スイッチ回路と、前記センスアンプ制御回路による制御と、前記第1ビット線の電位とに応じて前記第2ビット線を接地電位に接続する第2スイッチ回路とを備える。
12.上記11において、前記センスアンプ制御回路は、前記第1ビット線がプリチャージされる期間は前記第2ビット線が前記第1ビット線に接続され、前記メモリセルからデータが読み出される期間は非接続とされるよう前記第1スイッチ回路を制御し、
前記第1ビット線がプリチャージされる期間は前記第2スイッチ回路を非動作状態とし、前記メモリセルからデータが読み出される期間は動作状態とし、
前記第2スイッチ回路は前記動作状態において、前記メモリセルから“1”データが読み出された際、前記第2ビット線を前記接地電位に接続する。
13.上記12において、前記第2スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。
更にこの発明の実施形態に係るメモリカードは、
14.上記1記載の半導体記憶装置を備える。
15.上記14において、前記半導体記憶装置を制御する制御回路を更に備える。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
1…システムLSI、2…CPU、3…フラッシュメモリ、10…メモリセルアレイ、11…メモリセルブロック、12…Y−セレクタ、13…ローカルセンスアンプ群、14…メモリセルグループ、15…読み出し用選択回路、16−0〜16−3、41−0〜41−15、51、52、54、57、58、110〜113、115〜118、121−0〜121−3、131−0〜131−3…MOSトランジスタ、17…ローカルセンスアンプ、19…NORゲート、20…ロウデコーダ、21…センスアンプデコーダ、22…読み出し用ロウデコーダ、23…書き込み用ロウデコーダ、24…接続信号線デコーダ、25…センス信号線デコーダ、26…リセット信号線デコーダ、27…読み出し用カラムデコーダ、28…書き込み用カラムデコーダ、30…カラムデコーダ、40…カラムセレクタ、50…グローバルセンスアンプ、53、55、114…インバータ、60…電圧発生回路、70…入出力バッファ、80…ライトステートマシーン、120…書き込み用選択回路、130…書き込み禁止用選択回路、160…テスト用モニタ端子
Claims (5)
- メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルを共通接続する複数の第1ビット線と、
複数の前記第1ビット線を共通接続する複数の第2ビット線と、
前記第2ビット線毎に設けられ、前記第2ビット線と前記第1ビット線との接続を制御し、且つ前記メモリセルから前記第1ビット線に読み出されたデータに応じて前記第2ビット線の電位を制御する第1センスアンプと、
前記第2ビット線及び前記第1センスアンプを介して前記第1ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第2ビット線の電位を増幅する第2センスアンプと
を具備することを特徴とする半導体記憶装置。 - 前記第2センスアンプは、プリチャージ電圧を前記第2ビット線に印加するプリチャージ回路と、
前記第2ビット線と前記プリチャージ回路とを接続するスイッチ回路と、
前記第2ビット線の電位を反転させ、該反転信号により前記スイッチ回路を制御するインバータと、
前記インバータの反転閾値を制御する閾値制御回路と
を備えることを特徴とする請求項1記載の半導体記憶装置。 - 同一行にある前記メモリセルを共通接続するワード線と、
読み出し時においていずれかの前記ワード線を選択するロウデコーダと、
前記第1センスアンプの動作を制御するセンスアンプ制御回路と
を更に備え、前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている
ことを特徴とする請求項1または2記載の半導体記憶装置。 - ビット線が第1ビット線と第2ビット線とに階層化され、前記第1ビット線にメモリセルが接続され、複数の前記第1ビット線毎に第1センスアンプが設けられ、前記第1センスアンプ毎に前記第2ビット線が設けられ、複数の前記第2ビット線毎に第2センスアンプが設けられた半導体記憶装置の制御方法であって、
いずれかの前記第2ビット線が前記第2センスアンプに接続されるステップと、
前記第1センスアンプが前記第2ビット線といずれかの前記第1ビット線とを接続するステップと、
前記第2センスアンプが、前記第2ビット線と前記第1センスアンプとを介して前記第1ビット線をプリチャージするステップと、
前記プリチャージの後、前記第1センスアンプが前記第2ビット線と前記第1ビット線とを非接続とするステップと、
前記第2ビット線と前記第1ビット線とが非接続とされた後、前記プリチャージされた前記第1ビット線に前記メモリセルからデータを読み出すステップと、
前記第1ビット線に“1”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を変動させ、前記第1ビット線に“0”データが読み出された場合、前記第1センスアンプが前記第2ビット線の電位を前記プリチャージ時の電位に維持するするステップと
を具備することを特徴とする半導体記憶装置の制御方法。 - 前記第1ビット線にデータが読み出された後、前記第2ビット線の電位が、前記半導体記憶装置をテストする際に用いられる外部モニタ端子に読み出されるステップを更に備えることを特徴とする請求項4記載の半導体記憶装置の制御方法。
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