KR101753251B1 - 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치 - Google Patents

음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치 Download PDF

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Abstract

본 발명은 메모리 셀을 안정적으로 동작시키기 위한 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 쓰기 동작 시에, 선택 메모리 셀에 쓰여질 데이터에 따라 선택 비트 라인 쌍 중에서 어느 하나, 비선택 워드 라인, 그리고 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압이 인가된다. 또한, 읽기 동작 시에, 선택 비트 라인 쌍의 와이-패스 게이트 그리고 감지 증폭기의 접지 노드에 음의 전압이 인가된다. 이러한 음의 전압을 인가하기 위해서 본 발명의 실시 예에 따른 음전압 레벨 쉬프터가 사용된다. 본 발명의 실시 예에 따르면, 선택 메모리 셀의 쓰기 마진 및 센싱 마진이 향상될 뿐만 아니라, 비선택 메모리 셀의 데이터 안정성 역시 향상될 것이다.

Description

음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE INCLUDING NEGATIVE VOLTAGE LEVEL SHIFTER}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리 셀을 안정적으로 동작시키기 위한 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터가 소멸되는 반면, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다.
휘발성 메모리 장치는 데이터의 기억 방식에 따라, 래치를 사용하여 데이터를 저장하는 에스램(Static Random Access Memory: SRAM)과 커패시터를 사용하여 데이터를 저장하는 디램(Dynamic Random Access Memory: DRAM)으로 크게 분류될 수 있다. 특히, 에스램(SRAM)은 디램(DRAM)에 비하여 집적도가 낮아서 메모리의 용량은 작지만, 주변 회로(peripheral circuit)의 구성이 간단하고 고속으로 동작하기 때문에, 컨트롤러의 캐시 메모리(cache memory)로 주로 사용된다.
반도체 제조 공정의 발전으로 인하여 반도체 소자가 미세화 되고 있다. 이는 반도체 소자의 기본 공정 특성의 산포를 증가시킨다. 예를 들면, 에스램(SRAM)에 있어서, 정적 노이즈 마진(Static Noise Margin: SNM), 쓰기 마진(Write Margin), 그리고 센스 마진(Sense Margin) 등과 같은 설계에 필요한 특성의 산포를 증가시킨다. 이러한 산포 증가는 반도체 제조 공정이 미세화되면 될수록 에스램(SRAM) 개발에 어려움을 야기시키고 메모리 셀의 안정성을 감소시켜, 결과적으로 수율 감소를 초래한다.
이러한 문제를 해결하기 위한 방법으로 공정 상의 산포를 개선하는 방법이 있으나, 이러한 방법을 통해 메모리 셀의 안정성을 높이고 수율을 증가시키는 것은 한계가 있다. 따라서, 최근에는 에스램(SRAM) 개발에 있어서 설계적인 방법(예를 들면, 셀 어레이 전압 조절, 비트 라인 전압 조절, 워드 라인 전압 조절, 접지 전압 조절 등)을 통해 에스램(SRAM) 메모리 셀의 안정성을 높이는 기법이 사용되고 있다.
본 발명의 목적은 메모리 셀을 안정적으로 동작시킬 수 있는 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 워드 라인들 그리고 비트 라인 쌍들에 각각 연결되는 메모리 셀들; 행 어드레스에 응답하여 상기 워드 라인들 중에서 어느 하나를 선택하는 행 디코더; 열 어드레스에 응답하여 상기 비트 라인 쌍들 중에서 어느 하나를 선택하는 열 디코더; 상기 행 디코더와 상기 열 디코더에 의해서 선택된 메모리 셀에 데이터를 기입하는 쓰기 드라이버; 그리고 쓰기 동작 시, 상기 선택된 메모리 셀의 비트 라인 쌍 중에서 어느 하나에 음의 전압이 인가되도록 상기 쓰기 드라이버를 제어하고, 상기 워드 라인들 중에서 비선택된 워드 라인들 각각에 음의 전압이 인가되도록 상기 행 디코더를 제어하고, 상기 비트 라인 쌍들 중에서 비선택된 비트 라인 쌍들 각각의 선택 스위치에 음의 전압이 인가되도록 상기 열 디코더를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 쓰기 동작 시 상기 음의 전압이 상기 선택된 메모리 셀의 비트 라인 쌍 중에서 어느 하나와, 상기 비선택된 워드 라인들과, 그리고 상기 비선택된 비트 라인 쌍들 각각의 선택 스위치에 동시에 인가된다.
실시 예에 있어서, 상기 쓰기 드라이버, 상기 행 디코더, 그리고 상기 열 디코더 각각은 음의 전압을 인가하기 위한 음전압 레벨 쉬프터를 포함한다.
실시 예에 있어서, 상기 쓰기 드라이버의 음전압 레벨 쉬프터는 상기 제어 로직으로부터 제공되는 쓰기 제어 신호 그리고 쓰기 데이터에 응답하여 상기 음의 전압을 인가한다.
실시 예에 있어서, 상기 행 디코더의 음전압 레벨 쉬프터는 상기 제어 로직으로부터 제공되는 행 어드레스에 응답하여 상기 음의 전압을 인가한다.
실시 예에 있어서, 상기 열 디코더의 음전압 레벨 쉬프터는 상기 제어 로직으로부터 제공되는 열 어드레스에 응답하여 상기 음의 전압을 인가한다.
실시 예에 있어서, 상기 음전압 레벨 쉬프터는, 입력 신호에 응답하여 전원단에 인가된 전압 또는 접지단에 인가된 전압을 제 1 신호로써 출력하는 로직 게이트 블럭; 상기 제 1 신호에 응답하여 제 2 신호를 출력하는 제 1 인버터; 상기 제 2 신호에 응답하여 제 3 신호를 출력하는 제 2 인버터; 상기 제 2 신호에 응답하여 제 1 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 1 스위칭 회로; 그리고 상기 제 3 신호에 응답하여 제 2 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 2 스위칭 회로를 포함하되, 상기 제 1 전압은 상기 제 2 전압보다 낮은 것을 특징으로 한다.
실시 예에 있어서, 상기 제 2 전압은 접지 전압인 것을 특징으로 한다.
실시 예에 있어서, 상기 로직 게이트 블럭은 복수의 로직 게이트들의 조합으로 구성된다.
실시 예에 있어서, 상기 제 1 스위칭 회로 그리고 상기 제 2 스위칭 회로 각각은 엔모스(NMOS) 트랜지스터인 것을 특징으로 한다.
실시 예에 있어서, 상기 선택 스위치들은 상기 비트 라인 쌍들 각각에 대응되고, 상기 열 디코더의 제어에 따라 상기 비트 라인 쌍들을 선택한다.
실시 예에 있어서, 상기 제어 로직은 상기 선택된 메모리 셀에 저장될 데이터에 따라 상기 선택된 메모리 셀의 비트 라인 쌍 중에서 어느 하나에 음의 전압이 인가되도록 제어한다.
본 발명의 다른 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치는, 워드 라인들 그리고 비트 라인 쌍들에 각각 연결되는 메모리 셀들; 행 어드레스에 응답하여 상기 워드 라인들 중에서 어느 하나를 선택하는 행 디코더; 열 어드레스에 응답하여 상기 비트 라인 쌍들 중에서 어느 하나를 선택하는 열 디코더; 상기 행 디코더와 상기 열 디코더에 의해서 선택된 메모리 셀에 저장된 데이터를 읽어오는 감지 증폭기; 그리고 읽기 동작 시, 상기 선택된 메모리 셀에 연결된 감지 증폭기의 접지단에 음의 전압이 인가되도록 제어하고, 상기 선택된 메모리 셀의 비트 라인 쌍을 선택하는 선택 스위치에 음의 전압이 인가되도록 상기 열 디코더를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 상기 음의 전압이 상기 선택된 메모리 셀에 연결된 감지 증폭기의 접지단 그리고 상기 선택된 메모리 셀의 비트 라인 쌍을 선택하는 선택 스위치에 동시에 인가되도록 제어한다.
실시 예에 있어서, 상기 감지 증폭기 그리고 상기 열 디코더 각각은 음의 전압을 인가하기 위한 음전압 레벨 쉬프터를 포함한다.
실시 예에 있어서, 상기 감지 증폭기의 음전압 레벨 쉬프터는 상기 제어 로직으로부터 제공되는 읽기 제어 신호에 응답하여 상기 음의 전압을 인가한다.
실시 예에 있어서, 상기 열 디코더의 음전압 레벨 쉬프터는 상기 제어 로직으로부터 제공되는 열 어드레스에 응답하여 상기 음의 전압을 인가한다.
실시 예에 있어서, 상기 음전압 레벨 쉬프터는, 입력 신호에 응답하여 전원단에 인가된 전압 또는 접지단에 인가된 전압을 제 1 신호로써 출력하는 로직 게이트 블럭; 상기 제 1 신호에 응답하여 제 2 신호를 출력하는 제 1 인버터; 상기 제 2 신호에 응답하여 제 3 신호를 출력하는 제 2 인버터; 상기 제 2 신호에 응답하여 제 1 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 1 스위칭 회로; 그리고 상기 제 3 신호에 응답하여 제 2 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 2 스위칭 회로를 포함하되, 상기 제 1 전압은 상기 제 2 전압보다 낮은 것을 특징으로 한다.
실시 예에 있어서, 상기 제 2 전압은 접지 전압인 것을 특징으로 한다.
실시 예에 있어서, 상기 로직 게이트 블럭은 복수의 로직 게이트들의 조합으로 구성된다.
본 발명의 실시 예에 따르면, 음전압 레벨 쉬프터를 통해 쓰기 드라이버, 감지 증폭기, 어드레스 디코더, 그리고 워드 라인에 음의 전압을 필요에 따라 인가함으로써 스태틱 랜덤 액세스 메모리 장치가 안정적으로 동작할 수 있다.
도 1은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1에 도시된 스태틱 랜덤 액세스 메모리 장치의 메모리 셀 어레이 그리고 패스 게이트를 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 쓰기 동작 시의 전압 레벨을 예시적으로 보여주는 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 음전압 레벨 쉬프터를 예시적으로 보여주는 회로도이다.
도 5는 음전압 레벨 쉬프터의 동작을 설명하기 위해서, 도 4에 도시된 낸드 게이트를 예시적으로 보여주는 회로도이다.
도 6a 내지 도 6c는 쓰기 동작 시 음의 전압을 인가하기 위한, 쓰기 드라이버, 행 디코더, 그리고 열 디코더의 음전압 레벨 쉬프터 각각을 예시적으로 보여주는 회로도이다.
도 7은 도 1에 도시된 스태틱 랜덤 액세스 메모리 장치의 와이-패스 게이트 그리고 감지 증폭기를 예시적으로 보여주는 회로도이다.
도 8은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 읽기 동작 시의 전압 레벨을 예시적으로 보여주는 타이밍도이다.
도 9a 및 도 9b는 읽기 동작 시 음의 전압을 인가하기 위한, 감지 증폭기 그리고 열 디코더의 음전압 레벨 쉬프터 각각을 예시적으로 보여주는 회로도이다.
도 10은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 그리고 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 1을 참조하면, 스태틱 랜덤 액세스 메모리 장치(static random access memory device, 100)는 제어 로직(control logic, 110), 감지 증폭기 및 쓰기 드라이버(sense amplifier and write driver, 120), 메모리 셀 어레이(memory cell array, 130), 행 디코더(row decoder, 140), 열 디코더(column decoder, 150), 그리고 와이-패스 게이트(Y-pass gate, 160)를 포함한다.
제어 로직(110)은 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스)의 제어 신호들(/CS, /OE, /WE)과 어드레스(ADD)에 응답하여 스태틱 랜덤 액세스 메모리 장치(100)의 제반 동작을 제어한다. 예를 들면, 제어 로직(110)은 스태틱 랜덤 액세스 메모리 장치(100)의 읽기 그리고 쓰기 동작을 제어할 것이다. 본 발명의 실시 예에 따르면, 제어 로직(110)은 쓰기 동작 시에 선택 비트 라인, 비선택 워드 라인, 그리고 비선택 비트 라인의 패스 게이트에 음의 전압이 인가되도록 제어할 것이다. 또한, 제어 로직(110)은 읽기 동작 시에 선택 비트 라인의 패스 게이트 그리고 감지 증폭기의 접지 노드에 음의 전압이 인가되도록 제어할 것이다.
감지 증폭기 및 쓰기 드라이버(120)는 데이터 입출력 버퍼(도시되지 않음)를 통해 데이터를 출력하고 입력 받는다. 감지 증폭기(121)는 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 비트 라인과 반전 비트 라인(이하, 반전 비트 라인은 '비트바 라인(bit bar line)'으로 칭함)의 전압차를 증폭하여 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 읽혀진 데이터는 데이터 입출력 버퍼를 통해 휘발성 메모리 장치의 외부로 출력된다. 또한, 쓰기 드라이버(122)는 복수의 메모리 셀들 중 선택된 메모리 셀에 데이터 입출력 버퍼를 통해 입력된 데이터를 기입한다. 이러한 감지 증폭기 및 쓰기 드라이버(120)의 동작은 제어 로직(110)의 제어에 따라 수행된다.
메모리 셀 어레이(130)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 6개의 트랜지스터로 구성된 래치(latch) 형태의 메모리 셀일 것이다. 예를 들면, 6개의 씨모스(CMOS) 트랜지스터로 구성되는 풀-씨모스(full-CMOS)형 에스램(SRAM) 셀일 것이다. 하지만, 메모리 셀이 6개의 트랜지스터로 구성된 풀-씨모스(full-CMOS)형 에스램(SRAM) 셀로 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 셀은 풀 업 트랜지스터들을 구성하는 소자에 따라 고부하 저항(high load resistor: LHR)형 또는 박막 트랜지스터(thin film transistor: TFT)형 에스램(SRAM) 메모리 셀일 수 있다.
메모리 셀 어레이(130)에 포함되는 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인 쌍들에 각각 연결된다. 복수의 메모리 셀들 중 어느 하나를 선택하기 위해서, 행 디코더(140)는 행 어드레스에 응답하여 복수의 워드 라인들 중에서 하나의 워드 라인을 선택한다. 또한, 메모리 셀들 중 어느 하나를 선택하기 위해서, 열 디코더(150)는 열 어드레스에 응답하여 복수의 비트 라인 쌍들 중에서 하나의 비트 라인 쌍을 선택한다. 와이-패스 게이트(160)는 열 디코더(150)의 제어 신호에 따라 선택되어, 복수의 비트 라인 쌍들 중 어느 하나와 데이터 라인 쌍을 서로 연결하거나, 복수의 비트 라인 쌍들 중 어느 하나와 감지 증폭기(121)를 연결한다. 즉, 와이-패스 게이트(160)는 복수의 비트 라인 쌍들 중 어느 하나를 선택하기 위한 선택 트랜지스터들로 구성된다.
행 디코더(140)에 의해서 선택된 워드 라인(selected WL)에 연결된 메모리 셀들 중에서, 열 디코더(150) 그리고 와이-패스 게이트(160)에 의해서 선택된 비트 라인 쌍(selected BL 그리고 BLB)에 연결된 메모리 셀을 선택 메모리 셀(selected memory cell)이라 한다. 행 디코더(140)에 의해서 선택된 워드 라인에 연결된 메모리 셀들 중에서, 열 디코더(150) 그리고 와이-패스 게이트(160)에 의해서 선택되지 않은 비트 라인 쌍(unselected BL 그리고 BLB)에 연결된 메모리 셀을 반 선택 메모리 셀(half selected memory cell)이라 한다. 그리고 행 디코더(140)에 의해서 선택되지 않은 워드 라인(unselected WL)에 연결된 메모리 셀들을 비선택 메모리 셀(unselected memory cell)이라 한다.
본 발명의 실시 예에 따르면, 쓰기 동작 시에, 쓰기 마진(write margin)을 향상 시키기 위해서 선택 비트 라인 쌍, 비선택 워드 라인, 그리고 비선택 비트 라인 쌍의 와이 패스 게이트에 음의 전압이 인가된다. 즉, 쓰기 동작 시에, 선택된 메모리 셀에 쓰여질 데이터에 따라 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 음의 전압이 인가된다. 또한, 쓰기 동작 시에, 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 인가된 음의 전압으로 인해 선택 비트 라인 쌍에 연결된 비선택 메모리 셀의 리텐션(retention) 특성이 저하되는 것을 방지하기 위해서, 비선택 워드 라인에 음의 전압이 인가된다. 또한, 쓰기 동작 시에, 데이터 라인 쌍 중에서 어느 하나의 데이터 라인에 인가된 음의 전압으로 인해 반 선택 메모리 셀의 리텐션 특성이 저하되는 것을 방지하기 위해서, 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압이 인가된다.
반면, 읽기 동작 시에, 센싱 특성을 향상시키기 위해서(예를 들면, 센싱 마진을 향상시키거나, 센싱 시간을 감소시키기 위해서) 선택 비트 라인 쌍의 와이-패스 게이트 그리고 감지 증폭기의 접지 노드에 음의 전압이 인가된다. 쓰기 동작 또는 읽기 동작 시에 사용되는 음의 전압은 스태틱 랜덤 액세스 메모리 장치(100)의 외부 장치에서 제공되거나, 스태틱 랜덤 액세스 메모리 장치(100) 내부의 전압 발생기(도시되지 않음)로부터 생성될 것이다. 외부 장치에서 제공되거나 전압 발생기로부터 생성된 음의 전압을 인가하기 위하여 음전압 레벨 쉬프터가 사용된다.
도 2는 도 1에 도시된 스태틱 랜덤 액세스 메모리 장치의 메모리 셀 어레이 그리고 와이-패스 게이트를 예시적으로 보여주는 회로도이다.
메모리 셀 어레이(130)에 포함되는 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인 쌍들에 각각 연결된다. 도 2를 참조하면, 메모리 셀 어레이(130)는 선택 비트 라인 쌍(BL0 그리고 BLB0)과 선택 워드 라인(WL0)에 연결된 선택 메모리 셀(111), 비선택 비트 라인 쌍(BLn 그리고 BLBn)과 선택 워드 라인(WL0)에 연결된 반 선택 메모리 셀(115), 그리고 비선택 워드 라인(WLm)에 연결된 비선택 메모리 셀들(116, 117)을 포함한다.
선택 메모리 셀(111)은 선택 워드 라인(WL0)과 데이터 입출력 경로인 선택 비트 라인 쌍(BL0 그리고 BLB0)에 연결된다. 선택 메모리 셀(111)은 제 1 패스 트랜지스터(PG), 제 2 패스 트랜지스터(PGB), 그리고 래치 회로(112)를 포함한다. 제 1 패스 트랜지스터(PG)의 게이트는 선택 워드 라인(WL0)에, 일단은 선택 비트 라인(BL0)에 연결된다. 제 1 패스 트랜지스터(PG)는 선택 워드 라인(WL0)이 논리 '하이'로 활성화되면 선택 비트 라인(BL0)과 제 1 데이터 저장 노드(Q)를 연결한다. 제 2 패스 트랜지스터(PGB)의 게이트는 선택 워드 라인(WL0)에, 일단은 선택 비트바 라인(BLB0)에 연결된다. 제 2 패스 트랜지스터(PGB)는 선택 워드 라인이 논리 '하이'로 활성화되면 선택 비트바 라인(BLB0)과 제 2 데이터 저장 노드(QB)를 연결한다. 래치 회로(112)는 제 1 패스 트랜지스터(PG)와 제 2 패스 트랜지스터(PGB) 사이에 연결되며, 데이터를 저장한다.
데이터를 저장하는 래치 회로(112)는 제 1 풀 업 트랜지스터(PU), 제 2 풀 업 트랜지스터(PUB), 제 1 풀 다운 트랜지스터(PD), 그리고 제 2 풀 다운 트랜지스터(PDB)를 포함한다. 제 1 풀 업 트랜지스터(PU)의 일단에는 메모리 셀의 전원 전압(VDDC)이 인가된다. 제 1 풀 업 트랜지스터(PU)의 타단은 제 1 패스 트랜지스터(PG)의 타단에 연결된다. 제 1 풀 다운 트랜지스터(PD)의 일단은 제 1 패스 트랜지스터(PG)의 타단에 연결된다. 제 1 풀 다운 트랜지스터(PD)의 타단에는 접지 전압이 인가된다. 제 1 풀 업 트랜지스터(PU) 그리고 제 1 풀 다운 트랜지스터(PD)는 제 2 데이터 저장 노드(QB)의 신호에 의해서 각각 제어되어 메모리 셀의 전원 전압(VDDC) 또는 접지 전압을 제 1 데이터 저장 노드(Q)로 공급한다.
그리고, 제 2 풀 업 트랜지스터(PUB)의 일단에는 메모리 셀의 전원 전압(VDDC)이 인가된다. 제 2 풀 업 트랜지스터(PUB)의 타단은 제 2 패스 트랜지스터(PGB)의 타단에 연결된다. 제 2 풀 다운 트랜지스터(PDB)의 일단은 제 2 패스 트랜지스터(PGB)의 타단에 연결된다. 제 2 풀 다운 트랜지스터(PDB)의 타단에는 접지 전압이 인가된다. 제 2 풀 업 트랜지스터(PUB) 그리고 제 2 풀 다운 트랜지스터(PDB)는 제 1 데이터 저장 노드(Q)의 신호에 의해서 각각 제어되어 메모리 셀의 전원 전압(VDDC) 또는 접지 전압을 제 2 데이터 저장 노드(QB)로 공급한다.
선택 메모리 셀(111)에 데이터가 저장될 때, 쓰기 마진(write margin)을 향상 시키기 위해서는 제 1 풀 업 트랜지스터(PU) 그리고 제 2 풀 업 트랜지스터(PUB)를 통해 흐르는 전류의 양을 감소시켜야 한다. 또는, 쓰기 마진을 향상 시키기 위해서는 제 1 패스 트랜지스터(PG) 또는 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양을 증가시켜야 한다. 제 1 패스 트랜지스터(PG) 또는 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양은 비트 라인 전압에 의해서 제어될 수 있다. 즉, 선택 비트 라인 쌍의 전압이 접지 전압보다 낮게 유지되면, 제 1 패스 트랜지스터(PG) 또는 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양은 증가할 것이다. 이러한 스태틱 랜덤 액세스 메모리 장치(도 1의 100 참조)의 쓰기 동작은 도 3를 참조하여 보다 구체적으로 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 쓰기 동작 시의 전압 레벨을 예시적으로 보여주는 타이밍도이다.
본 발명의 실시 예에 따르면, 쓰기 동작 시에, 쓰기 마진(write margin)을 향상 시키기 위해서 선택된 비트 라인 쌍에 음의 전압이 인가된다. 음의 전압은 쓰기 드라이버(도 1의 122 참조)를 통해 인가된다. 예를 들면, 쓰기 드라이버(122)는 선택 메모리 셀(111)에 쓰여질 데이터에 따라 선택된 비트 라인 쌍 중에서 어느 하나의 라인에 음의 전압을 선택적으로 인가한다.
데이터 '0'이 선택 메모리 셀(111)에 쓰여지는 경우, 쓰기 드라이버(122)는 데이터 라인(data line, DL)에 음의 전압(-ΔV)을 인가한다. 데이터 라인(DL)에 인가된 음의 전압은 선택 와이-패스 게이트 신호(WMUX0)가 활성화되면 패스 게이트(YPN0)를 통해 선택 비트 라인(BL0)에 전달된다. 즉, 선택 비트 라인(BL0)에 음의 전압(-ΔV)이 인가된다. 반면, 데이터 '1'이 선택 메모리 셀(111)에 쓰여지는 경우, 쓰기 드라이버(122)는 반전 데이터 라인(이하, 반전 데이터 라인은 '데이터바 라인(data bar line)'으로 칭함, DLB)에 음의 전압(-ΔV)을 인가한다. 데이터바 라인(DLB)에 인가된 음의 전압은 선택 와이-패스 게이트 신호(WMUX0)가 활성화되면 패스 게이트(YPBN0)를 통해 선택 비트바 라인(BLB0)에 전달된다. 즉, 선택 비트바 라인(BLB0)에 음의 전압(-ΔV)이 인가된다.
선택 메모리 셀(111)에 쓰여질 데이터에 따라 선택 비트 라인 쌍 중에서 어느 하나에 음의 전압이 선택적으로 인가되면, 선택 비트 라인 쌍에 대응되는 제 1 패스 트랜지스터(PG) 또는 제 2 패스 트랜지스터(PGB)를 통해 흐르는 전류의 양이 증가될 것이다. 제 1 패스 트랜지스터(PG) 또는 제 2 패스 트랜지스터(PGB)에 흐르는 전류의 양이 증가되면, 선택 메모리 셀(111)의 쓰기 마진이 향상될 것이다.
쓰기 마진을 향상시키기 위해서 선택 비트 라인 쌍에 음의 전압이 인가되면, 선택 메모리 셀(111)을 제외한 주변 셀들에 부작용(side effect)이 발생할 수 있다. 예를 들면, 선택 비트 라인 쌍에 음의 전압이 인가되면, 반 선택 메모리 셀(115) 또는 비선택 메모리 셀들(116 그리고 117)의 리텐션 특성이 저하될 수 있다. 반 선택 메모리 셀(115) 또는 비선택 메모리 셀들(116 그리고 117)의 리텐션 특성이 저하되면, 반 선택 메모리 셀(115) 또는 비선택 메모리 셀들(116 그리고 117)은 저장된 데이터 값이 변경되어 데이터 오류를 야기한다.
쓰기 동작 시에, 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 인가된 음의 전압으로 인해 선택 비트 라인 쌍에 연결된 비선택 메모리 셀(116)의 리텐션 특성이 저하되는 것을 방지하기 위해서, 비선택 워드 라인(WLm)에 음의 전압(-ΔV)이 인가된다. 비선택 워드 라인(WLm)에 음의 전압이 인가되면, 비선택 메모리 셀(116)의 제 1 패스 게이트 그리고 제 2 패스 게이트 각각의 게이트에 음의 전압(-ΔV)이 인가된다. 비선택 메모리 셀(116)의 제 1 패스 게이트 또는 제 2 패스 게이트의 소스 그리고 게이트 각각에 음의 전압(-ΔV)이 인가되기 때문에, 비선택 메모리 셀(116)의 제 1 패스 게이트 또는 제 2 패스 게이트는 턴 온 되지 않을 것이다. 따라서, 비선택 메모리 셀(116)의 데이터는 변경되지 않을 것이다.
또한, 쓰기 동작 시에, 데이터 라인 쌍 중에서 어느 하나의 데이터 라인에 인가된 음의 전압으로 인해서 반 선택 메모리 셀(115)의 리텐션 특성이 저하되는 것을 방지하기 위해서, 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압(-ΔV)이 인가된다. 즉, 비선택 와이-패스 게이트 신호(WMUXn)는 음의 전압(-ΔV)을 갖는다. 비선택 비트 라인 쌍에 연결된 패스 게이트들(YPNn 그리고 YPBNn)의 소스 그리고 게이트 각각에 음의 전압(-ΔV)이 인가되기 때문에, 비선택 비트 라인 쌍에 연결된 패스 게이트들(YPNn, YPBNn)은 턴 온 되지 않을 것이다. 이에 따라, 비선택 비트 라인 쌍(BLn 그리고 BLBn)은 프리차지된 전압 레벨로 유지될 것이다. 비선택 비트 라인 쌍(BLn 그리고 BLBn)이 프리차지된 전압 레벨로 유지되면, 반 선택 메모리 셀(115)의 제 1 패스 게이트 그리고 제 2 패스 게이트는 선택 워드 라인(WL0)이 활성화되더라도 턴 온 되지 않을 것이다, 따라서, 반 선택 메모리 셀(115)의 데이터는 변경되지 않을 것이다.
본 발명의 실시 예에 따르면, 쓰기 동작 시에, 선택 메모리 셀에 쓰여질 데이터에 따라 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인, 비선택 워드 라인, 그리고 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압이 인가된다. 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 음의 전압이 인가됨과 동시에, 비선택 워드 라인 그리고 비선택 비트 라인 쌍의 와이-패스 게이트에도 음의 전압이 인가될 것이다. 따라서, 선택 메모리 셀의 쓰기 마진이 향상될 뿐만 아니라, 비선택 메모리 셀의 데이터 안정성 역시 향상될 것이다.
도 4는 본 발명의 실시 예에 따른 음전압 레벨 쉬프터를 예시적으로 보여주는 회로도이다.
서로 다른 전압 레벨로 동작하는 두 로직 블럭들을 연결하기 위하여 레벨 쉬프터(level shifter)가 사용된다. 예를 들면, 접지 전압을 사용하는 로직 블럭과 접지 전압보다 낮은 음전압을 사용하는 로직 블럭을 연결하기 위하여 레벨 쉬프터가 사용된다. 본 발명의 실시 예에 따르면, 쓰기 동작(또는 읽기 동작) 시에, 스태틱 랜덤 액세스 메모리 장치(도 1의 100 참조)의 외부 장치에서 제공되거나, 스태틱 랜덤 액세스 메모리 장치(100) 내부의 전압 발생기(도시되지 않음)로부터 생성된 음의 전압을 인가하기 위하여 음전압 레벨 쉬프터(200)가 사용된다.
도 4를 참조하면, 음전압 레벨 쉬프터(200)는 로직 게이트 블럭(210), 제 1 인버터(220), 제 2 인버터(230), 제 1 엔모스(NMOS) 트랜지스터(250), 그리고 제 2 엔모스(NMOS) 트랜지스터(270)를 포함한다. 로직 게이트 블럭(210)은 하나, 또는 두 개 이상의 로직 게이트들의 조합으로 구성될 수 있다. 여기에서, 로직 게이트란 로직 회로를 구성하는 단위로, 앤드(AND) 게이트, 오어(OR)게이트, 인버터, 낸드(NAND) 게이트, 노어(NOR) 게이트, 멀티플렉서(multiplexer), 그리고 디멀티플렉서(demultiplexer) 등을 포함할 수 있다.
로직 게이트 블럭(210), 제 1 인버터(220), 그리고 제 2 인버터(230)는 입력단과 출력단 사이에 순차적으로 연결된다. 제 1 인버터(220) 그리고 제 2 인버터(230)는 음전압(VSSN)을 공급받는다. 로직 게이트 블럭(210)의 낸드 게이트(211)는 제 1 엔모스(NMOS) 트랜지스터(250)를 통해 접지 전압(VSS)을 공급 받거나, 제 2 엔모스(NMOS) 트랜지스터(270)를 통해 음전압(VSSN)을 공급받는다. 낸드 게이트(211)에는 제 1 인버터(220) 그리고 제 2 인버터(230) 각각의 출력 신호에 따라 접지 전압(VSS) 또는 음전압(VSSN)이 선택적으로 공급될 것이다. 따라서, 접지 전압을 사용하는 로직 블럭과 음전압을 사용하는 로직 블럭이 음전압 레벨 쉬프터(200)에 의해서 연결될 것이다. 이러한 음전압 레벨 쉬프터(200)의 동작은 도 5를 참조하여 보다 구체적으로 설명될 것이다.
도 5는 음전압 레벨 쉬프터의 동작을 설명하기 위해서, 도 4에 도시된 낸드 게이트를 예시적으로 보여주는 회로도이다.
도 5를 참조하면, 낸드 게이트(211)는 전원 전압(VDD)이 인가되는 전원단과, 접지 전압(VSS) 그리고 음전압(VSSN) 중에서 어느 하나가 인가되는 접지단 사이에 순차적으로 연결된 제 2 피모스(PMOS) 트랜지스터(P2), 제 1 엔모스(NMOS) 트랜지스터(N1), 그리고 제 2 엔모스(NMOS) 트랜지스터(N2)를 포함한다. 또한, 낸드 게이트(211)는 일단은 전원단에 연결되고, 타단은 출력단과 피모스 트랜지스터(P2)의 타단에 연결되는 제 1 피모스(PMOS) 트랜지스터(P1)를 포함한다. 제 1 피모스(PMOS) 트랜지스터(P1) 그리고 제 1 엔모스(NMOS) 트랜지스터(N1) 각각의 게이트에는 입력 신호(N1)가 인가된다. 그리고, 제 2 피모스(PMOS) 트랜지스터(P2) 그리고 제 2 엔모스(NMOS) 트랜지스터(N2) 각각의 게이트에는 입력 신호(N2)가 인가된다. 여기에서, 입력 신호들(N1 그리고 N2)은 이 후에 설명될 본 발명의 실시 예에서 인가되는 입력 신호(예를 들면, 쓰기 제어 신호, 쓰기 데이터, 어드레스 신호)와 대응될 것이다.
입력 신호들(N1 그리고 N2) 모두가 논리 '하이' 인 경우, 낸드 게이트(211)의 피모스(PMOS) 트랜지스터들(P1 그리고 P2)은 턴 오프 되고, 엔모스(NMOS) 트랜지스터들(N1 그리고 N2)은 턴 온 된다. 엔모스(NMOS) 트랜지스터들(N1 그리고 N2)이 턴 온 되므로, 낸드 게이트(211)의 출력단은 접지단에 인가되는 접지 전압(VSS) 또는 음전압(VSSN) 중에서 어느 하나의 레벨로 디스차지되며, 낸드 게이트(211)는 논리 '로우'인 출력 신호(S1)를 출력한다. 이 경우 출력 신호(S1)의 전압 레벨은 음전압 레벨 쉬프터(200)의 제 1 엔모스(NMOS) 트랜지스터(250) 그리고 엔모스(NMOS) 트랜지스터(270)의 상태에 따라 결정될 것이다.
제 1 인버터(220)는 논리 '로우'인 출력 신호(S1)에 응답하여 논리 '하이'인 출력 신호(S2)를 출력한다. 음전압 레벨 쉬프터(200)의 제 2 엔모스(NMOS) 트랜지스터(270)가 논리 '하이'인 출력 신호(S2)에 응답하여 턴 온 되므로, 낸드 게이트(211)의 접지단에 음전압(VSSN)이 공급될 것이다. 제 2 인버터(230)는 논리 '하이'인 출력 신호(S2)에 응답하여 논리 '로우'인 출력 신호(S3)를 출력한다. 제 2 인버터(230)의 접지단에 음전압(VSSN)이 공급되기 때문에, 출력 신호(S3)는 음의 전압 레벨(VSSN)을 갖는 논리 '로우'인 출력 신호(S3)일 것이다.
위에서 설명된 바와 같이 음전압 레벨 쉬프터(200)는 접지 전압(VSS)과 음전압(VSSN)을 전달하는 두 개의 스위칭 트랜지스터들(250 그리고 270)만을 더 포함하여 레벨 쉬프팅 동작을 안정적으로 수행할 수 있다. 이러한 음전압 레벨 쉬프터(200)는, 쓰기 동작 시에, 스태틱 랜덤 액세스 메모리 장치(도 1의 100 참조)의 선택 비트 라인 쌍 중에서 어느 하나, 비선택 워드 라인, 그리고 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압을 인가하기 위해서 사용될 것이다.
도 6a 내지 도 6c는 쓰기 동작 시 음의 전압을 인가하기 위한, 쓰기 드라이버, 행 디코더, 그리고 열 디코더의 음전압 레벨 쉬프터 각각을 예시적으로 보여주는 회로도이다.
도 6a에 도시된 쓰기 드라이버(도 1의 122 참조)의 음전압 레벨 쉬프터(300)는, 쓰기 동작 시에, 선택 비트 라인 쌍 중에서 어느 하나에 음의 전압을 인가하기 위한 것이다. 쓰기 드라이버의 음전압 레벨 쉬프터(300)는 쓰기 제어 신호(WR), 내부 클럭 신호(ICLK), 그리고 쓰기 데이터(WRDT)에 따라 제어되어, 음전압(VSSN)을 데이터 라인(DL) 또는 데이터바 라인(DLB)에 제공한다.
도 6b에 도시된 행 디코더(도 1의 140 참조)의 음전압 레벨 쉬프터(400)는, 쓰기 동작 시에, 비선택 워드 라인에 음의 전압을 인가하기 위한 것이다. 행 디코더의 음전압 레벨 쉬프터(400)는 행 어드레스(RADD) 그리고 내부 클럭 신호(ICLK)에 따라 제어되어, 음전압(VSSN)을 비선택 워드 라인에 제공한다.
도 6c에 도시된 열 디코더(도 1의 150 참조)의 음전압 레벨 쉬프터(500)는, 쓰기 동작 시에, 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압을 인가하기 위한 것이다. 열 디코더의 음전압 레벨 쉬프터(500)는 열 어드레스(CADD) 그리고 내부 클럭 신호(ICLK)에 따라 제어되어, 음전압(VSSN)을 비선택 비트 라인 쌍의 와이-패스 게이트에 제공한다.
쓰기 드라이버의 음전압 레벨 쉬프터(300), 행 디코더의 음전압 레벨 쉬프터(400), 그리고 열 디코더의 음전압 레벨 쉬프터(500) 각각의 동작이 도 4 내지 도 5를 참조하여 설명한 음전압 레벨 쉬프터(200)의 동작과 동일함은 잘 이해될 것이다. 따라서, 설명의 간략화를 위하여 음전압 레벨 쉬프터들(300, 400, 그리고 500) 각각의 동작 설명은 생략될 것이다.
도 7은 도 1에 도시된 스태틱 랜덤 액세스 메모리 장치의 와이-패스 게이트 그리고 감지 증폭기를 예시적으로 보여주는 회로도이다.
도 7을 참조하면, 스태틱 랜덤 액세스 메모리 장치(도 1의 100 참조)의 감지 증폭기(121)는 복수의 비트 라인 쌍들(BL0~BLn 그리고 BLn~BLBn)에 연결된다. 예를 들면, 감지 증폭기(121)는 4개의 비트 라인 쌍들 당 하나씩 연결될 수 있다. 읽기 동작 시에, 복수의 비트 라인 쌍들 중에서 선택된 어느 하나의 비트 라인 쌍이 감지 증폭기(121)와 연결된다. 따라서, 와이-패스 게이트(160)는 열 디코더(도 1의 150 참조)의 제어 신호(RMUX)에 따라 선택되어, 복수의 비트 라인 쌍들 중에서 선택된 어느 하나의 비트 라인 쌍을 감지 증폭기(121)와 연결한다.
감지 증폭기(121)는 제 1 풀 업 트랜지스터(SPU), 제 2 풀 업 트랜지스터(SPUB), 제 1 풀 다운 트랜지스터(SPD), 제 2 풀 다운 트랜지스터(SPDB), 그리고 엔모스(NMOS) 트랜지스터들(SN1 그리고 SN2)을 포함한다.
제 1 풀 업 트랜지스터(SPU)의 일단에 감지 증폭기의 구동 전압(VDD)이 인가된다. 제 1 풀 업 트랜지스터(SPU)의 타단은 제 1 감지 노드(SQ)에 연결된다. 제 1 풀 다운 트랜지스터(SPD)의 일단은 제 1 감지 노드(SQ)에, 타단은 감지 증폭기의 접지 노드(SG)에 연결된다. 제 1 풀 업 트랜지스터(SPU) 그리고 제 1 풀 다운 트랜지스터(SPD)는 제 2 감지 노드(SQB)의 신호에 의해서 각각 제어되어 감지 증폭기의 구동 전압(VDD) 또는 접지 노드(SG)의 전압을 제 1 감지 노드(SQ)로 공급한다.
그리고, 제 2 풀 업 트랜지스터(SPUB)의 일단에 감지 증폭기의 구동 전압(VDD)이 인가된다. 제 2 풀 업 트랜지스터(SPUB)의 타단은 제 2 감지 노드(SQB)에 연결된다. 제 2 풀 다운 트랜지스터(PDB)의 일단은 제 2 감지 노드(SQB)에, 타단은 감지 증폭기의 접지 노드(SG)에 연결된다. 제 2 풀 업 트랜지스터(SPUB) 그리고 제 2 풀 다운 트랜지스터(SPDB)는 제 1 감지 노드(SQ)의 신호에 의해서 각각 제어되어 감지 증폭기의 구동 전압(VDD) 또는 접지 노드(SG)의 전압을 제 2 감지 노드(SQB)로 공급한다.
엔모스(NMOS) 트랜지스터들(SN1 그리고 SN2)은 감지 증폭기의 접지 노드(SG)에 각각 연결된다. 엔모스(NMOS) 트랜지스터(SN1)는 읽기 제어 신호(RD)에 응답하여 접지 노드(SG)에 음의 전압(SAN)을 전달한다. 엔모스(NMOS) 트랜지스터(SN2)는 반전 읽기 제어 신호(/RD)에 응답하여 접지 노드(SG)에 접지 전압을 전달한다.
선택 메모리 셀에 저장된 데이터를 읽어오는 경우, 센싱 특성을 향상 시키기 위해서는(예를 들면, 센싱 마진을 향상시키거나, 센싱 시간을 감소시키기 위해서) 선택 비트 라인 쌍으로부터 감지 증폭기(121)로 흐르는 전류의 양을 증가시켜야 한다. 또는, 감지 증폭기(121)의 동작 전압의 범위를 넓게해야 한다. 선택 비트 라인 쌍으로부터 감지 증폭기(121)로 흐르는 전류의 양은 와이-패스 게이트(160)의 턴 온 상태에 따라 제어될 수 있다. 즉, 읽기 동작 시에, 선택 와이-패스 게이트(160) 신호가 접지 전압보다 낮게 유지되면, 선택 비트 라인 쌍으로부터 감지 증폭기(121)로 흐르는 전류의 양은 증가할 것이다. 또한, 감지 증폭기(121)의 접지 노드(SG)의 전압이 접지 전압보다 낮게 유지되면, 감지 증폭기(121)의 동작 전압의 범위는 넓어질 것이다. 이러한 스태틱 랜덤 액세스 메모리 장치(100)의 읽기 동작은 도 8을 참조하여 보다 구체적으로 설명될 것이다.
도 8은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 읽기 동작 시의 전압 레벨을 예시적으로 보여주는 타이밍도이다.
본 발명의 실시 예에 따르면, 읽기 동작 시에, 센싱 특성을 향상시키기 위해서(예를 들면, 센싱 마진을 향상시키거나, 센싱 시간을 감소시키기 위해서) 선택 비트 라인 쌍(BL0 그리고 BLB0)의 와이-패스 게이트에 음의 전압(-ΔV)이 인가된다. 즉, 선택 와이-패스 게이트 신호(RMUX0)는 음의 전압(-ΔV)을 갖는다. 선택 비트 라인 쌍(BL0 그리고 BLB0)에 연결된 저전압 패스 게이트들(YPP0 그리고 YPBP0) 각각의 게이트에 음의 전압(-ΔV)이 인가되기 때문에, 선택 비트 라인 쌍(BL0 그리고 BLB0)에 연결된 저전압 패스 게이트들(YPP0 그리고 YPBP0)은 충분히 턴 온 될 것 이다. 이에 따라, 선택 비트 라인 쌍(BL0 그리고 BLB0)으로부터 감지 증폭기(121)로 흐르는 전류의 양은 증가될 것이다. 반면, 비선택 비트 라인 쌍에 연결된 저전압 패스 게이트들(YPPn 그리고 YPBPn)은 불활성화된다.
그리고, 읽기 동작 시에, 감지 증폭기의 접지 노드(SG)에 음의 전압(-ΔV)이 인가된다. 감지 증폭기(121)는 선택 메모리 셀에 연결된 선택 비트 라인(BL0)과 비트바 라인(BLB0)의 전압차를 증폭하여 선택된 메모리 셀에 저장된 데이터를 읽어내기 때문에, 감지 증폭기(121)의 동작 전압 범위가 넓을수록 센싱 특성이 향상된다. 따라서, 감지 증폭기의 접지 노드(SG)에 접지 전압보다 낮은 음의 전압(SAN)이 인가된다. 이러한 음의 전압(SAN)은 읽기 동작 시에 제공되는 읽기 제어 신호(RD)에 따라 엔모스(NMOS) 트랜지스터(SN1)를 통해 접지 노드(SG)에 인가된다. 반면, 읽기 동작이 수행되지 않을 때에는, 접지 전압이 반전 읽기 제어 신호(/RD)에 따라 엔모스(NMOS) 트랜지스터(SN2)를 통해 접지 노드(SG)에 인가된다.
도 9a 및 도 9b는 읽기 동작 시 음의 전압을 인가하기 위한, 감지 증폭기 그리고 열 디코더의 음전압 레벨 쉬프터 각각을 예시적으로 보여주는 회로도이다.
도 9a에 도시된 감지 증폭기(도 1의 121 참조)의 음전압 레벨 쉬프터(600)는, 읽기 동작 시에, 감지 증폭기(121)의 접지 노드(SG)에 음의 전압을 인가하기 위한 것이다. 감지 증폭기의 음전압 레벨 쉬프터(600)는 읽기 제어 신호(RD) 그리고 내부 클럭 신호(ICLK)에 따라 제어되어, 음전압(VSSN)을 접지 노드(SG)에 제공한다.
도 9b에 도시된 열 디코더(도 1의 150 참조)의 음전압 레벨 쉬프터(700)는, 읽기 동작 시에, 선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압을 인가하기 위한 것이다. 열 디코더의 음전압 레벨 쉬프터(700)는 열 어드레스(CADD) 그리고 내부 클럭 신호(ICLK)에 따라 제어되어, 음전압(VSSN)을 선택 비트 라인 쌍의 와이-패스 게이트에 제공한다.
감지 증폭기의 음전압 레벨 쉬프터(600) 그리고 열 디코더의 음전압 레벨 쉬프터(700) 각각의 동작이 도 4 내지 도 5를 참조하여 설명한 음전압 레벨 쉬프터(200)의 동작과 동일함은 잘 이해될 것이다. 따라서, 설명의 간략화를 위하여 음전압 레벨 쉬프터들(600 그리고 700) 각각의 동작 설명은 생략될 것이다.
도 10은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 10을 참조하면, 사용자 장치(2000)는 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치를 포함한다. 사용자 장치(2000)는 복수의 불휘발성 메모리 장치들(2900)을 포함한다.
메모리 컨트롤러(2200)는 호스트(2100) 및 불휘발성 메모리 장치들(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(2200)는 램(RAM), 중앙 처리 장치(central processing unit: CPU), 호스트 인터페이스(host interface), 에러 정정 블럭(error correcting code: ECC), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 중앙 처리 장치(2400)는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(2450)를 포함할 수 있다.
램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다. 스태틱 랜덤 액세스 메모리 장치(2450)는 중앙 처리 장치(2400)의 캐시 메모리(cache memory)로써 이용될 수 있다. 중앙 처리 장치(2400)는 메모리 컨트롤러(2200)의 제반 동작을 제어한다.
호스트 인터페이스(2300)는 호스트(2100)와 메모리 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(2700)은 메모리 컨트롤러(2200)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900) 각각의 구성 요소로 제공될 수 있다. 메모리 인터페이스(2500)는 불휘발성 메모리 장치들(2900)과 메모리 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다.
메모리 컨트롤러(2200)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 컨트롤러(2200)는 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(2100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다.
메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 메모리 컨트롤러(2200) 그리고 불휘발성 메모리 장치들(2900)은 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
본 발명의 실시 예에 따른 사용자 장치(2000)의 중앙 처리 장치(2400)는 도 1에 도시된 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(2450)를 포함할 수 있다. 스태틱 랜덤 액세스 메모리 장치(2450)는 쓰기 동작 시, 쓰기 마진을 향상 시키기 위해서 선택된 메모리 셀에 쓰여질 데이터에 따라 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 음의 전압이 인가된다. 또한, 스태틱 랜덤 액세스 메모리 장치(2450)는 쓰기 동작 시, 선택 비트 라인 쌍 중에서 어느 하나의 비트 라인에 인가된 음의 전압으로 인해 선택 비트 라인 쌍에 연결된 비선택 메모리 셀의 리텐션(retention) 특성이 저하되는 것을 방지하기 위해서, 비선택 워드 라인에 음의 전압이 인가된다. 또한, 스태틱 랜덤 액세스 메모리 장치(2450)는 쓰기 동작 시, 데이터 라인 쌍 중에서 어느 하나의 데이터 라인에 인가된 음의 전압으로 인해 반 선택 메모리 셀의 리텐션 특성이 저하되는 것을 방지하기 위해서, 비선택 비트 라인 쌍의 와이-패스 게이트에 음의 전압이 인가된다. 반면, 스태틱 랜덤 액세스 메모리 장치(2450)는 읽기 동작 시, 센싱 특성을 향상시키기 위해서(예를 들면, 센싱 마진을 향상시키거나, 센싱 시간을 감소시키기 위해서) 선택 비트 라인 쌍의 와이-패스 게이트 그리고 감지 증폭기의 접지 노드에 음의 전압이 인가된다.
도 11은 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치를 포함하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명에 따른 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함한다. 중앙 처리 장치(3200)는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치(3250)를 포함한다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 간의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다. 이러한 연산 처리를 수행하기 위하여, 중앙 처리 장치(3200)는 스태틱 랜덤 액세스 메모리 장치(3250)를 캐시 메모리로 사용할 수 있다. 스태틱 랜덤 액세스 메모리 장치(3250)는 쓰기 동작 시, 선택 비트 라인, 비선택 워드 라인, 그리고 비선택 비트 라인의 패스 게이트에 음의 전압이 인가될 것이다. 또한, 스태틱 랜덤 액세스 메모리 장치(3250)는 읽기 동작 시, 선택 비트 라인의 패스 게이트 그리고 감지 증폭기의 접지 노드에 음의 전압이 인가될 것이다. 그러므로 스태틱 랜덤 액세스 메모리 장치(3250)는 안정적으로 쓰기 및 읽기 동작을 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 데이터 저장 장치(3300)에는 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program Data), 그리고 유저 데이터(User Data) 등이 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 워킹 메모리로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 부팅시 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
이외에도, 컴퓨터 시스템(3000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 잘 이해될 것이다.
100 : 스태틱 랜덤 액세스 메모리 장치
110 : 제어 로직
120 : 감지 증폭기 및 쓰기 드라이버
130 : 메모리 셀 어레이
140 : 행 디코더
150 : 열 디코더
160 : 와이-패스 게이트
200 : 음전압 레벨 쉬프터
300 : 쓰기 드라이버의 음전압 레벨 쉬프터
400 : 행 디코더의 음전압 레벨 쉬프터
500, 700 : 열 디코더의 음전압 레벨 쉬프터
600 : 감지 증폭기의 음전압 레벨 쉬프터

Claims (10)

  1. 워드 라인들 그리고 비트 라인 쌍들에 각각 연결되는 메모리 셀들;
    행 어드레스에 응답하여 상기 워드 라인들 중에서 어느 하나를 선택하는 행 디코더;
    열 어드레스에 응답하여 상기 비트 라인 쌍들 중에서 어느 하나를 선택하는 열 디코더;
    상기 행 디코더와 상기 열 디코더에 의해서 선택된 메모리 셀에 데이터를 기입하는 쓰기 드라이버; 그리고
    쓰기 동작 시, 상기 선택된 메모리 셀의 비트 라인 쌍 중에서 어느 하나에 음의 전압이 인가되도록 상기 쓰기 드라이버를 제어하고, 상기 워드 라인들 중에서 비선택된 워드 라인들 각각에 음의 전압이 인가되도록 상기 행 디코더를 제어하고, 상기 비트 라인 쌍들 중에서 비선택된 비트 라인 쌍들 각각의 선택 스위치에 음의 전압이 인가되도록 상기 열 디코더를 제어하는 제어 로직을 포함하고,
    상기 쓰기 드라이버, 상기 행 디코더, 그리고 상기 열 디코더 각각은 음의 전압을 인가하기 위한 음전압 레벨 쉬프터를 포함하며,
    상기 음전압 레벨 쉬프터는,
    입력 신호에 응답하여 전원단에 인가된 전압 또는 접지단에 인가된 전압을 제 1 신호로써 출력하는 로직 게이트 블럭;
    상기 제 1 신호에 응답하여 제 2 신호를 출력하는 제 1 인버터;
    상기 제 2 신호에 응답하여 제 3 신호를 출력하는 제 2 인버터;
    상기 제 2 신호에 응답하여 제 1 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 1 스위칭 회로; 그리고
    상기 제 3 신호에 응답하여 제 2 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 2 스위칭 회로를 포함하되,
    상기 제 1 전압은 상기 제 2 전압보다 낮은 스태틱 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 음의 전압이 상기 선택된 메모리 셀의 비트 라인 쌍 중에서 어느 하나와, 상기 비선택된 워드 라인들과, 그리고 상기 비선택된 비트 라인 쌍들 각각의 선택 스위치에 동시에 인가되도록 제어하는 스태틱 랜덤 액세스 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 전압은 접지 전압인 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
  6. 워드 라인들 그리고 비트 라인 쌍들에 각각 연결되는 메모리 셀들;
    행 어드레스에 응답하여 상기 워드 라인들 중에서 어느 하나를 선택하는 행 디코더;
    열 어드레스에 응답하여 상기 비트 라인 쌍들 중에서 어느 하나를 선택하는 열 디코더;
    상기 행 디코더와 상기 열 디코더에 의해서 선택된 메모리 셀에 저장된 데이터를 읽어오는 감지 증폭기; 그리고
    읽기 동작 시, 상기 선택된 메모리 셀에 연결된 감지 증폭기의 접지단에 음의 전압이 인가되도록 제어하고, 상기 선택된 메모리 셀의 비트 라인 쌍을 선택하는 선택 스위치에 음의 전압이 인가되도록 상기 열 디코더를 제어하는 제어 로직을 포함하고,
    상기 감지 증폭기 그리고 상기 열 디코더 각각은 음의 전압을 인가하기 위한 음전압 레벨 쉬프터를 포함하며,
    상기 음전압 레벨 쉬프터는,
    입력 신호에 응답하여 전원단에 인가된 전압 또는 접지단에 인가된 전압을 제 1 신호로써 출력하는 로직 게이트 블럭;
    상기 제 1 신호에 응답하여 제 2 신호를 출력하는 제 1 인버터;
    상기 제 2 신호에 응답하여 제 3 신호를 출력하는 제 2 인버터;
    상기 제 2 신호에 응답하여 제 1 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 1 스위칭 회로; 그리고
    상기 제 3 신호에 응답하여 제 2 전압을 상기 로직 게이트 블럭의 접지단에 전달하는 제 2 스위칭 회로를 포함하되,
    상기 제 1 전압은 상기 제 2 전압보다 낮은 스태틱 랜덤 액세스 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 음의 전압이 상기 선택된 메모리 셀에 연결된 감지 증폭기의 접지단 그리고 상기 선택된 메모리 셀의 비트 라인 쌍을 선택하는 선택 스위치에 동시에 인가되도록 제어하는 스태틱 랜덤 액세스 메모리 장치.
  8. 삭제
  9. 삭제
  10. 제 6 항에 있어서,
    상기 제 2 전압은 접지 전압인 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치.
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