JPH09282885A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09282885A JPH09282885A JP8089380A JP8938096A JPH09282885A JP H09282885 A JPH09282885 A JP H09282885A JP 8089380 A JP8089380 A JP 8089380A JP 8938096 A JP8938096 A JP 8938096A JP H09282885 A JPH09282885 A JP H09282885A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データ読出時におけるカラム電流を低減し
て、低消費電力化およびデータ保持の安定化が図られる
ＳＲＡＭセルを有する半導体記憶装置を提供することで
ある。 【解決手段】 列デコーダ２によって選択されたカラム
を構成する各ＳＲＡＭセルのアクセストランジスタのバ
ックゲートには、対応する印加セレクタから、Ｖｒｅｆ
１発生回路１６で発生された参照電圧が供給される。一
方、列デコーダ２によって選択されないカラムを構成す
る各ＳＲＡＭセルのアクセストランジスタのバックゲー
トには、対応する印加セレクタからＶｂｂ発生回路１４
で発生された基板電圧が供給される。
て、低消費電力化およびデータ保持の安定化が図られる
ＳＲＡＭセルを有する半導体記憶装置を提供することで
ある。 【解決手段】 列デコーダ２によって選択されたカラム
を構成する各ＳＲＡＭセルのアクセストランジスタのバ
ックゲートには、対応する印加セレクタから、Ｖｒｅｆ
１発生回路１６で発生された参照電圧が供給される。一
方、列デコーダ２によって選択されないカラムを構成す
る各ＳＲＡＭセルのアクセストランジスタのバックゲー
トには、対応する印加セレクタからＶｂｂ発生回路１４
で発生された基板電圧が供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、スタティックランダムアクセス
メモリ（ＳＲＡＭ）を有する半導体記憶装置に関するも
のである。
関し、さらに詳しくは、スタティックランダムアクセス
メモリ（ＳＲＡＭ）を有する半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】図１８は、従来のＳＲＡＭセルアレイを
有する半導体記憶装置の構成を示す図である。ここで
は、ＳＲＡＭセルアレイのうち、ロー方向はワード線Ｘ
ＳＥＬｍ−１からワード線ＸＳＥＬｍ＋１（ｍは整数）
までの３本、そしてカラム方向はカラム選択線ＹＳＥＬ
ｎ−１からＹＳＥＬｎ＋１（ｎは整数）までの３本に対
応する３対のビット線対にそれぞれ接続される９つのＳ
ＲＡＭセル領域を示している。
有する半導体記憶装置の構成を示す図である。ここで
は、ＳＲＡＭセルアレイのうち、ロー方向はワード線Ｘ
ＳＥＬｍ−１からワード線ＸＳＥＬｍ＋１（ｍは整数）
までの３本、そしてカラム方向はカラム選択線ＹＳＥＬ
ｎ−１からＹＳＥＬｎ＋１（ｎは整数）までの３本に対
応する３対のビット線対にそれぞれ接続される９つのＳ
ＲＡＭセル領域を示している。
【０００３】この図において、たとえば、行デコーダ１
によってワード線ＸＳＥＬｍが、列デコーダ２によって
カラム選択線ＹＳＥＬｎが選択された場合には、ＳＲＡ
Ｍセル４においてデータが書込まれ、あるいはデータが
読出されることとなる。
によってワード線ＸＳＥＬｍが、列デコーダ２によって
カラム選択線ＹＳＥＬｎが選択された場合には、ＳＲＡ
Ｍセル４においてデータが書込まれ、あるいはデータが
読出されることとなる。
【０００４】図１９は、上記図１８のＳＲＡＭセルアレ
イを構成する１個のＳＲＡＭセルの回路構成を示した回
路図である。図１９に示されるように、従来のＳＲＡＭ
セルにおいては、そのアクセストランジスタ６およびド
ライバトランジスタ８のバックゲートノードは、グラン
ドノードに接続される。
イを構成する１個のＳＲＡＭセルの回路構成を示した回
路図である。図１９に示されるように、従来のＳＲＡＭ
セルにおいては、そのアクセストランジスタ６およびド
ライバトランジスタ８のバックゲートノードは、グラン
ドノードに接続される。
【０００５】図２０は、図１８に示される半導体記憶装
置において、ワード線非選択時のＳＲＡＭセル１個の状
態を示す図であり、図２１は、図２０に示される状態に
おける伝達特性を示す図である。
置において、ワード線非選択時のＳＲＡＭセル１個の状
態を示す図であり、図２１は、図２０に示される状態に
おける伝達特性を示す図である。
【０００６】図２０に示されるように、ワード線非選択
時には、アクセストランジスタ６がオフしているので、
ＳＲＡＭセルのインバータはドライバトランジスタ８と
高インピーダンスの負荷１０で構成され、高いゲインを
持っている。すなわち、図２１に示すように、インバー
タ出力の遷移部分の傾きは急峻となる。このとき、ＳＲ
ＡＭセルの２本の特性曲線で囲まれた部分の大きさを示
すスタティックノイズマージン（ＳＮＭ）は非常に大き
く、安定にデータを保持している。なお、図中のＳ１お
よびＳ２は、安定点を示す。
時には、アクセストランジスタ６がオフしているので、
ＳＲＡＭセルのインバータはドライバトランジスタ８と
高インピーダンスの負荷１０で構成され、高いゲインを
持っている。すなわち、図２１に示すように、インバー
タ出力の遷移部分の傾きは急峻となる。このとき、ＳＲ
ＡＭセルの２本の特性曲線で囲まれた部分の大きさを示
すスタティックノイズマージン（ＳＮＭ）は非常に大き
く、安定にデータを保持している。なお、図中のＳ１お
よびＳ２は、安定点を示す。
【０００７】一方、図２２は、図１８に示される半導体
記憶装置において、ワード線選択時（データ読出時）の
ＳＲＡＭセル１個の状態を示す図であり、図２３は、図
２２に示される状態における伝達特性を示す図である。
図２２に示されるように、データ読出時のＳＲＡＭセル
は２つのアクセストランジスタ６がオンし、カラム電流
が、ローレベルを有する方の記憶ノード（ノードＮ１ま
たはノードＮ２）に流れ込む。すなわち、負荷１０に並
列に低インピーダンスの負荷が接続されたのと等価にな
り、高インピーダンスを有する負荷１０は存在しないの
と同じになる。そして、図２３に示されるように、イン
バータのゲインはワード線非選択時よりもかなり低下す
る（インバータ出力の遷移部分の傾きが緩くなる）。こ
の状態においては、スタティックノイズマージンが小さ
く、ＳＲＡＭセルが最も不安定となり、双安定状態が失
われてデータが破壊される恐れがある。
記憶装置において、ワード線選択時（データ読出時）の
ＳＲＡＭセル１個の状態を示す図であり、図２３は、図
２２に示される状態における伝達特性を示す図である。
図２２に示されるように、データ読出時のＳＲＡＭセル
は２つのアクセストランジスタ６がオンし、カラム電流
が、ローレベルを有する方の記憶ノード（ノードＮ１ま
たはノードＮ２）に流れ込む。すなわち、負荷１０に並
列に低インピーダンスの負荷が接続されたのと等価にな
り、高インピーダンスを有する負荷１０は存在しないの
と同じになる。そして、図２３に示されるように、イン
バータのゲインはワード線非選択時よりもかなり低下す
る（インバータ出力の遷移部分の傾きが緩くなる）。こ
の状態においては、スタティックノイズマージンが小さ
く、ＳＲＡＭセルが最も不安定となり、双安定状態が失
われてデータが破壊される恐れがある。
【０００８】
【発明が解決しようとする課題】ＳＲＡＭセルアレイに
おいては、データ読出時に１本のワード線を立上げるべ
く昇圧すると、所望のセルからデータが読出されるだけ
ではなく、非選択カラムのＳＲＡＭセルに不要なカラム
電流が流れるため、上記のように、非選択カラムのＳＲ
ＡＭセルの双安定状態が失われて記憶データが不安定と
なるという問題を生ずる。
おいては、データ読出時に１本のワード線を立上げるべ
く昇圧すると、所望のセルからデータが読出されるだけ
ではなく、非選択カラムのＳＲＡＭセルに不要なカラム
電流が流れるため、上記のように、非選択カラムのＳＲ
ＡＭセルの双安定状態が失われて記憶データが不安定と
なるという問題を生ずる。
【０００９】本発明は、このような問題を解決するため
になされたもので、データ読出時におけるカラム電流を
低減して、低消費電力化およびデータ保持の安定化が図
られるＳＲＡＭセルを有する半導体記憶装置を提供する
ことを目的とする。
になされたもので、データ読出時におけるカラム電流を
低減して、低消費電力化およびデータ保持の安定化が図
られるＳＲＡＭセルを有する半導体記憶装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数の列を有するスタティックメモリセルア
レイと、スタティックメモリセルアレイのうち、データ
の書込または読出の対象とする列を選択する列選択手段
と、基板電圧を発生させる基板電圧発生手段と、参照電
圧を発生させる参照電圧発生手段と、電圧供給手段とを
備える。ここで、電圧供給手段は、列選択手段によって
選択された列を構成する各々のスタティックメモリセル
内のアクセストランジスタのバックゲートには参照電圧
を供給するとともに、列選択手段によって選択されない
列を構成する各々のスタティックメモリセル内のアクセ
ストランジスタのバックゲートには基板電圧を供給する
ものである。
憶装置は、複数の列を有するスタティックメモリセルア
レイと、スタティックメモリセルアレイのうち、データ
の書込または読出の対象とする列を選択する列選択手段
と、基板電圧を発生させる基板電圧発生手段と、参照電
圧を発生させる参照電圧発生手段と、電圧供給手段とを
備える。ここで、電圧供給手段は、列選択手段によって
選択された列を構成する各々のスタティックメモリセル
内のアクセストランジスタのバックゲートには参照電圧
を供給するとともに、列選択手段によって選択されない
列を構成する各々のスタティックメモリセル内のアクセ
ストランジスタのバックゲートには基板電圧を供給する
ものである。
【００１１】請求項２に係る半導体記憶装置は、複数の
ワード線と、それらのワード線と交差する複数のビット
線対と、ワード線およびビット線対の交点に対応して設
けられ、各々が第１および第２のアクセストランジスタ
と第１および第２のドライバトランジスタとを含む複数
のスタティックメモリセルと、列アドレス信号に応答し
てビット線対に対応する複数のカラム選択信号を生成す
る列デコーダと、ビット線対の各々に対応して設けら
れ、各々が対応するビット線対に接続され、活性化され
たカラム選択信号に応答してオンとなる複数の列選択ゲ
ートと、基板電圧を発生させる基板電圧発生手段と、参
照電圧を発生させる参照電圧発生手段と、複数の電圧供
給手段とを備える。ここで、電圧供給手段は、ビット線
対に対応して設けられ、各々が、対応する列選択ゲート
に与えられるカラム選択信号に応答してそのカラム選択
信号が活性化されると参照電圧を対応するビット線対に
接続されたスタティックメモリセルの第１および第２の
アクセストランジスタのバックゲートに供給する一方、
カラム選択信号が不活性化されると基板電圧を対応する
ビット線対に接続されたスタティックメモリセルの第１
および第２のアクセストランジスタのバックゲートに供
給するものである。
ワード線と、それらのワード線と交差する複数のビット
線対と、ワード線およびビット線対の交点に対応して設
けられ、各々が第１および第２のアクセストランジスタ
と第１および第２のドライバトランジスタとを含む複数
のスタティックメモリセルと、列アドレス信号に応答し
てビット線対に対応する複数のカラム選択信号を生成す
る列デコーダと、ビット線対の各々に対応して設けら
れ、各々が対応するビット線対に接続され、活性化され
たカラム選択信号に応答してオンとなる複数の列選択ゲ
ートと、基板電圧を発生させる基板電圧発生手段と、参
照電圧を発生させる参照電圧発生手段と、複数の電圧供
給手段とを備える。ここで、電圧供給手段は、ビット線
対に対応して設けられ、各々が、対応する列選択ゲート
に与えられるカラム選択信号に応答してそのカラム選択
信号が活性化されると参照電圧を対応するビット線対に
接続されたスタティックメモリセルの第１および第２の
アクセストランジスタのバックゲートに供給する一方、
カラム選択信号が不活性化されると基板電圧を対応する
ビット線対に接続されたスタティックメモリセルの第１
および第２のアクセストランジスタのバックゲートに供
給するものである。
【００１２】請求項３に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、その基板電圧発生
手段は、第１および第２のアクセストランジスタのバッ
クゲートに供給すれば第１および第２のアクセストラン
ジスタのしきい値電圧がワード線を立上げるために必要
な昇圧電圧より高くなるような基板電圧を発生させるも
のである。
２に記載の半導体記憶装置であって、その基板電圧発生
手段は、第１および第２のアクセストランジスタのバッ
クゲートに供給すれば第１および第２のアクセストラン
ジスタのしきい値電圧がワード線を立上げるために必要
な昇圧電圧より高くなるような基板電圧を発生させるも
のである。
【００１３】請求項４に係る半導体記憶装置は、請求項
２または３に記載の半導体記憶装置であって、その電圧
供給手段は、さらに、カラム選択信号が活性化された列
を構成する各々のスタティックメモリセルの第１および
第２のドライバトランジスタのバックゲートには参照電
圧を供給するとともに、カラム選択信号が不活性化され
た列を構成する各々のスタティックメモリセルの第１お
よび第２のドライバトランジスタのバックゲートには基
板電圧を供給するものである。
２または３に記載の半導体記憶装置であって、その電圧
供給手段は、さらに、カラム選択信号が活性化された列
を構成する各々のスタティックメモリセルの第１および
第２のドライバトランジスタのバックゲートには参照電
圧を供給するとともに、カラム選択信号が不活性化され
た列を構成する各々のスタティックメモリセルの第１お
よび第２のドライバトランジスタのバックゲートには基
板電圧を供給するものである。
【００１４】請求項５に係る半導体記憶装置は、請求項
４に記載の半導体記憶装置であって、その電圧供給手段
は、さらに、カラム選択信号が活性化された列を構成す
る各々のスタティックメモリセルの第１および第２のド
ライバトランジスタのソースノードには参照電圧を供給
するとともに、カラム選択信号が不活性化された列を構
成する各々のスタティックメモリセルの第１および第２
のドライバトランジスタのソースノードには基板電圧を
供給するものである。
４に記載の半導体記憶装置であって、その電圧供給手段
は、さらに、カラム選択信号が活性化された列を構成す
る各々のスタティックメモリセルの第１および第２のド
ライバトランジスタのソースノードには参照電圧を供給
するとともに、カラム選択信号が不活性化された列を構
成する各々のスタティックメモリセルの第１および第２
のドライバトランジスタのソースノードには基板電圧を
供給するものである。
【００１５】請求項６に係る半導体記憶装置は、請求項
２から５のいずれかに記載の半導体記憶装置であって、
その参照電圧発生手段は、グランド電圧を発生させるも
のである。
２から５のいずれかに記載の半導体記憶装置であって、
その参照電圧発生手段は、グランド電圧を発生させるも
のである。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１７】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体記憶装置の構成を示す図である。図
１に示されるように、本発明の実施の形態１に係る半導
体記憶装置は、複数のワード線ＸＳＥＬと、それらのワ
ード線と交差する複数のビット線対ＢＬ，／ＢＬと、上
記ワード線ＸＳＥＬおよびビット線対ＢＬ，／ＢＬに接
続される複数のＳＲＡＭセルと、入力される行アドレス
信号に応答してワード線を選択する行デコーダ１と、入
力される列アドレス信号に応答してカラム選択信号を生
成する列デコーダ２と、列デコーダ２と列選択ゲート１
８および印加セレクタ１１，１２，１３を接続するカラ
ム選択線ＹＳＥＬと、それぞれのビット線対に対応して
設けられ、列デコーダ２からカラム選択線を介して活性
化された上記カラム選択信号を受けることによってオン
となる複数の列選択ゲート１８と、基板電圧（Ｖｂｂ）
を発生させるＶｂｂ発生回路１４と、参照電圧（Ｖｒｅ
ｆ１）を発生させるＶｒｅｆ１発生回路１６と、それぞ
れのビット線対に対応して設けられ、列デコーダ２より
カラム選択線を介して入力されるカラム選択信号が活性
化された場合には、Ｖｒｅｆ１発生回路１６から入力さ
れるＶｒｅｆ１を出力するとともに、列デコーダ２より
カラム選択線を介して入力されるカラム選択信号が不活
性化された場合には、Ｖｂｂ発生回路１４から入力され
るＶｂｂを出力する複数の印加セレクタ１１，１２，１
３とを備える。ここで、印加セレクタ１１，１２，１３
は、それぞれ、対応する列を構成する各々のＳＲＡＭセ
ルのアクセストランジスタのバックゲートに接続され
る。
形態１に係る半導体記憶装置の構成を示す図である。図
１に示されるように、本発明の実施の形態１に係る半導
体記憶装置は、複数のワード線ＸＳＥＬと、それらのワ
ード線と交差する複数のビット線対ＢＬ，／ＢＬと、上
記ワード線ＸＳＥＬおよびビット線対ＢＬ，／ＢＬに接
続される複数のＳＲＡＭセルと、入力される行アドレス
信号に応答してワード線を選択する行デコーダ１と、入
力される列アドレス信号に応答してカラム選択信号を生
成する列デコーダ２と、列デコーダ２と列選択ゲート１
８および印加セレクタ１１，１２，１３を接続するカラ
ム選択線ＹＳＥＬと、それぞれのビット線対に対応して
設けられ、列デコーダ２からカラム選択線を介して活性
化された上記カラム選択信号を受けることによってオン
となる複数の列選択ゲート１８と、基板電圧（Ｖｂｂ）
を発生させるＶｂｂ発生回路１４と、参照電圧（Ｖｒｅ
ｆ１）を発生させるＶｒｅｆ１発生回路１６と、それぞ
れのビット線対に対応して設けられ、列デコーダ２より
カラム選択線を介して入力されるカラム選択信号が活性
化された場合には、Ｖｒｅｆ１発生回路１６から入力さ
れるＶｒｅｆ１を出力するとともに、列デコーダ２より
カラム選択線を介して入力されるカラム選択信号が不活
性化された場合には、Ｖｂｂ発生回路１４から入力され
るＶｂｂを出力する複数の印加セレクタ１１，１２，１
３とを備える。ここで、印加セレクタ１１，１２，１３
は、それぞれ、対応する列を構成する各々のＳＲＡＭセ
ルのアクセストランジスタのバックゲートに接続され
る。
【００１８】図２は、印加セレクタ１１，１２，１３の
具体的構成の一例を示す回路図である。図２に示される
ように、この印加セレクタは、第１のトランスファゲー
ト２０と第２のトランスファゲート２２とを備え、それ
ぞれのトランスファゲート２０，２２はＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタとを含
む。ここで、トランスファゲート２２内のＮチャネルＭ
ＯＳトランジスタのソースノードとバックゲートが接続
される。この印加セレクタによれば、入力されるカラム
選択信号ＹＳＥＬが活性化されたハイレベルを有する場
合には、トランスファゲート２２がオフするとともにト
ランスファゲート２０がオンすることによってＶｒｅｆ
１が出力される。一方、入力されるカラム選択信号ＹＳ
ＥＬが不活性なローレベルを有する場合にはトランスフ
ァゲート２０がオフするとともにトランスファゲート２
２がオンすることによって、Ｖｂｂが出力される。
具体的構成の一例を示す回路図である。図２に示される
ように、この印加セレクタは、第１のトランスファゲー
ト２０と第２のトランスファゲート２２とを備え、それ
ぞれのトランスファゲート２０，２２はＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタとを含
む。ここで、トランスファゲート２２内のＮチャネルＭ
ＯＳトランジスタのソースノードとバックゲートが接続
される。この印加セレクタによれば、入力されるカラム
選択信号ＹＳＥＬが活性化されたハイレベルを有する場
合には、トランスファゲート２２がオフするとともにト
ランスファゲート２０がオンすることによってＶｒｅｆ
１が出力される。一方、入力されるカラム選択信号ＹＳ
ＥＬが不活性なローレベルを有する場合にはトランスフ
ァゲート２０がオフするとともにトランスファゲート２
２がオンすることによって、Ｖｂｂが出力される。
【００１９】図３は、図１に示されたＳＲＡＭセルアレ
イを構成する各々のＳＲＡＭセルと等価な１つのＳＲＡ
Ｍセルを示した図である。図３に示されるように、個々
のＳＲＡＭセルは、負荷１０と、２つのドライバトラン
ジスタ８と、２つのアクセストランジスタ６とを含む。
そして、列デコーダ２によって選択された列を構成する
各々のＳＲＡＭセル内のアクセストランジスタ６のバッ
クゲートにはＶｒｅｆ１発生回路１６で発生されたＶｒ
ｅｆ１が印加され、その他の列を構成する各々のＳＲＡ
Ｍセルのアクセストランジスタ６のバックゲートにはＶ
ｂｂ発生回路１４で発生されたＶｂｂが印加される。こ
こで、Ｖｂｂの電位はＶｒｅｆ１の電位より低いもので
あるため、アクセストランジスタ６のバックゲートにＶ
ｂｂを印加したときには、そのアクセストランジスタ６
のしきい値電圧はＶｒｅｆ１印加時に比して高くなる。
イを構成する各々のＳＲＡＭセルと等価な１つのＳＲＡ
Ｍセルを示した図である。図３に示されるように、個々
のＳＲＡＭセルは、負荷１０と、２つのドライバトラン
ジスタ８と、２つのアクセストランジスタ６とを含む。
そして、列デコーダ２によって選択された列を構成する
各々のＳＲＡＭセル内のアクセストランジスタ６のバッ
クゲートにはＶｒｅｆ１発生回路１６で発生されたＶｒ
ｅｆ１が印加され、その他の列を構成する各々のＳＲＡ
Ｍセルのアクセストランジスタ６のバックゲートにはＶ
ｂｂ発生回路１４で発生されたＶｂｂが印加される。こ
こで、Ｖｂｂの電位はＶｒｅｆ１の電位より低いもので
あるため、アクセストランジスタ６のバックゲートにＶ
ｂｂを印加したときには、そのアクセストランジスタ６
のしきい値電圧はＶｒｅｆ１印加時に比して高くなる。
【００２０】次に、本実施の形態１に係る半導体記憶装
置の動作を図４のタイミング図を参照して説明する。
置の動作を図４のタイミング図を参照して説明する。
【００２１】たとえば図１に示されるワード線ＸＳＥＬ
ｍおよびビット線対ＢＬｎ，／ＢＬｎに接続されるＳＲ
ＡＭセル４からデータを読出すときの動作においては、
図４（ａ），（ｂ）に示されるように、ワード線ＸＳＥ
Ｌｍおよびカラム選択線ＹＳＥＬｎがローレベル（Ｌ）
からハイレベル（Ｈ）へ活性化される。
ｍおよびビット線対ＢＬｎ，／ＢＬｎに接続されるＳＲ
ＡＭセル４からデータを読出すときの動作においては、
図４（ａ），（ｂ）に示されるように、ワード線ＸＳＥ
Ｌｍおよびカラム選択線ＹＳＥＬｎがローレベル（Ｌ）
からハイレベル（Ｈ）へ活性化される。
【００２２】なお、このとき、図４（ｃ）に示されるよ
うに、非選択のたとえばカラム選択線ＹＳＥＬｎ＋１は
不活性なＬのままとされる。
うに、非選択のたとえばカラム選択線ＹＳＥＬｎ＋１は
不活性なＬのままとされる。
【００２３】そして、カラム選択線ＹＳＥＬｎがＨに活
性化されると、図１に示される印加セレクタ１２から
は、Ｖｒｅｆ１発生回路１６で発生されたＶｒｅｆ１が
出力されるため、図４（ｄ）に示されるように、図１に
示されるノードＮ４の電位はＶｒｅｆ１の電位となる。
すなわちこのとき、ビット線対ＢＬｎ，／ＢＬｎに接続
される各ＳＲＡＭセルのアクセストランジスタ６のバッ
クゲートにはＶｒｅｆ１が印加される。
性化されると、図１に示される印加セレクタ１２から
は、Ｖｒｅｆ１発生回路１６で発生されたＶｒｅｆ１が
出力されるため、図４（ｄ）に示されるように、図１に
示されるノードＮ４の電位はＶｒｅｆ１の電位となる。
すなわちこのとき、ビット線対ＢＬｎ，／ＢＬｎに接続
される各ＳＲＡＭセルのアクセストランジスタ６のバッ
クゲートにはＶｒｅｆ１が印加される。
【００２４】一方、非選択のカラム選択線ＹＳＥＬｎ＋
１の電位は上記のようにローレベルであるため、図１に
示される印加セレクタ１３からはＶｂｂ発生回路１４で
発生されたＶｂｂが出力されるため、図４（ｅ）に示さ
れるように、図１に示されるノードＮ６の電位はＶｂｂ
の電位となる。そしてこのことは、非選択カラムのＳＲ
ＡＭセルのアクセストランジスタ６のバックゲートには
Ｖｂｂが印加されることを意味する。
１の電位は上記のようにローレベルであるため、図１に
示される印加セレクタ１３からはＶｂｂ発生回路１４で
発生されたＶｂｂが出力されるため、図４（ｅ）に示さ
れるように、図１に示されるノードＮ６の電位はＶｂｂ
の電位となる。そしてこのことは、非選択カラムのＳＲ
ＡＭセルのアクセストランジスタ６のバックゲートには
Ｖｂｂが印加されることを意味する。
【００２５】これより、本実施の形態１に係る半導体記
憶装置は、全体として、選択カラムのＳＲＡＭセル内の
アクセストランジスタ６のバックゲートにはＶｒｅｆ１
を印加することによって通常のデータ読出動作を可能と
する一方で、非選択カラムのＳＲＡＭセル内のアクセス
トランジスタ６のバックゲートにはＶｂｂを印加するこ
とにより、ワード線が活性化されても非選択カラムのＳ
ＲＡＭセルへの不要なカラム電流を低減するものである
といえる。
憶装置は、全体として、選択カラムのＳＲＡＭセル内の
アクセストランジスタ６のバックゲートにはＶｒｅｆ１
を印加することによって通常のデータ読出動作を可能と
する一方で、非選択カラムのＳＲＡＭセル内のアクセス
トランジスタ６のバックゲートにはＶｂｂを印加するこ
とにより、ワード線が活性化されても非選択カラムのＳ
ＲＡＭセルへの不要なカラム電流を低減するものである
といえる。
【００２６】なお、上記において、Ｖｂｂ発生回路１４
はアクセストランジスタ６のしきい値電圧をワード線を
立上げるために必要な昇圧電圧より高くするよう十分に
低いＶｂｂを発生させるものであって、そのようなＶｂ
ｂを非選択カラムのＳＲＡＭセル内におけるアクセスト
ランジスタ６のバックゲートに印加することとすれば、
データ読出時に非選択カラムのＳＲＡＭセル内における
アクセストランジスタ６を完全にオフ状態にして、不要
なカラム電流を完全に流れないようにすることができ
る。
はアクセストランジスタ６のしきい値電圧をワード線を
立上げるために必要な昇圧電圧より高くするよう十分に
低いＶｂｂを発生させるものであって、そのようなＶｂ
ｂを非選択カラムのＳＲＡＭセル内におけるアクセスト
ランジスタ６のバックゲートに印加することとすれば、
データ読出時に非選択カラムのＳＲＡＭセル内における
アクセストランジスタ６を完全にオフ状態にして、不要
なカラム電流を完全に流れないようにすることができ
る。
【００２７】図５は、上記実施の形態１に係る非選択カ
ラムのＳＲＡＭセルについて、それに接続されるワード
線が活性化されたときの状態を示す図である。図５に示
されるように、この状態においては、アクセストランジ
スタ６は高インピーダンスとなり、高いゲインを持って
いる。また、この状態における伝達特性は図６の実線に
表わされる。この図に示されるように、インバータ出力
の遷移部分の傾きは急峻であり、スタティックノイズマ
ージンは非常に大きいため、非選択カラムのＳＲＡＭセ
ルのデータが安定に保持されることがわかる。なお、こ
の図６においてＶｔｈＡ２は、アクセストランジスタ６
のバックゲートにＶｂｂを印加したときのアクセストラ
ンジスタ６のしきい値電圧を表わし、破線は、アクセス
トランジスタ６がオフのときの伝達特性を示すものであ
る。
ラムのＳＲＡＭセルについて、それに接続されるワード
線が活性化されたときの状態を示す図である。図５に示
されるように、この状態においては、アクセストランジ
スタ６は高インピーダンスとなり、高いゲインを持って
いる。また、この状態における伝達特性は図６の実線に
表わされる。この図に示されるように、インバータ出力
の遷移部分の傾きは急峻であり、スタティックノイズマ
ージンは非常に大きいため、非選択カラムのＳＲＡＭセ
ルのデータが安定に保持されることがわかる。なお、こ
の図６においてＶｔｈＡ２は、アクセストランジスタ６
のバックゲートにＶｂｂを印加したときのアクセストラ
ンジスタ６のしきい値電圧を表わし、破線は、アクセス
トランジスタ６がオフのときの伝達特性を示すものであ
る。
【００２８】またさらには、上記の本実施の形態１の説
明においては、ＳＲＡＭセル内のアクセストランジスタ
６のバックゲートに、ＶｂｂあるいはＶｒｅｆ１を供給
するものを記したが、図７に示されるように、Ｖｒｅｆ
１の代わりとしてグランド電圧に置換えたものも同様に
考えられる。ただし、このときＶｂｂの電位はグランド
電位より低いという関係を有する。
明においては、ＳＲＡＭセル内のアクセストランジスタ
６のバックゲートに、ＶｂｂあるいはＶｒｅｆ１を供給
するものを記したが、図７に示されるように、Ｖｒｅｆ
１の代わりとしてグランド電圧に置換えたものも同様に
考えられる。ただし、このときＶｂｂの電位はグランド
電位より低いという関係を有する。
【００２９】［実施の形態２］図８は、本発明の実施の
形態２に係る半導体記憶装置の構成を示す図であり、図
９は、図８に示されたＳＲＡＭセルアレイを構成する各
々のＳＲＡＭセルと等価な１つのＳＲＡＭセルを示した
図である。
形態２に係る半導体記憶装置の構成を示す図であり、図
９は、図８に示されたＳＲＡＭセルアレイを構成する各
々のＳＲＡＭセルと等価な１つのＳＲＡＭセルを示した
図である。
【００３０】これらの図に示されるように、本発明の実
施の形態２に係る半導体記憶装置は、図１に示される上
記実施の形態１に係る半導体記憶装置と同様な構成を有
するが、さらに、印加セレクタ１１，１２，１３と、そ
のそれぞれに対応するカラムのＳＲＡＭセル内における
ドライバトランジスタ８のバックゲートが接続されてい
る点で相違する。
施の形態２に係る半導体記憶装置は、図１に示される上
記実施の形態１に係る半導体記憶装置と同様な構成を有
するが、さらに、印加セレクタ１１，１２，１３と、そ
のそれぞれに対応するカラムのＳＲＡＭセル内における
ドライバトランジスタ８のバックゲートが接続されてい
る点で相違する。
【００３１】そして、この本実施の形態２に係る半導体
記憶装置の動作も、上記実施の形態１に係る半導体記憶
装置の動作と同様なものであるが、上記接続関係よりわ
かるように、列デコーダ２から活性化されたハイレベル
のカラム選択信号が供給された印加セレクタは、選択カ
ラムのＳＲＡＭセル内におけるアクセストランジスタ６
のバックゲートおよびドライバトランジスタ８のバック
ゲートにＶｒｅｆ１を供給するとともに、列デコーダ２
から不活性なローレベルのカラム選択信号が供給された
印加セレクタは、非選択カラムのＳＲＡＭセル内におけ
るアクセストランジスタ６のバックゲートおよびドライ
バトランジスタ８のバックゲートにＶｂｂを供給する
（ここで、Ｖｒｅｆ１＞Ｖｂｂ）。
記憶装置の動作も、上記実施の形態１に係る半導体記憶
装置の動作と同様なものであるが、上記接続関係よりわ
かるように、列デコーダ２から活性化されたハイレベル
のカラム選択信号が供給された印加セレクタは、選択カ
ラムのＳＲＡＭセル内におけるアクセストランジスタ６
のバックゲートおよびドライバトランジスタ８のバック
ゲートにＶｒｅｆ１を供給するとともに、列デコーダ２
から不活性なローレベルのカラム選択信号が供給された
印加セレクタは、非選択カラムのＳＲＡＭセル内におけ
るアクセストランジスタ６のバックゲートおよびドライ
バトランジスタ８のバックゲートにＶｂｂを供給する
（ここで、Ｖｒｅｆ１＞Ｖｂｂ）。
【００３２】図１０は、上記実施の形態２に係る非選択
カラムのＳＲＡＭセルについて、それに接続されるワー
ド線が活性化されたときの状態を示す図であり、図１１
は、この状態における伝達特性を示す図である。
カラムのＳＲＡＭセルについて、それに接続されるワー
ド線が活性化されたときの状態を示す図であり、図１１
は、この状態における伝達特性を示す図である。
【００３３】図１０に示されるように、ドライバトラン
ジスタ８のバックゲートにＶｂｂを印加すれば、ドライ
バトランジスタ８のしきい値電圧（ＶｔｈＤ２）は大き
くなる。よって、図１１の実線に示されるように、この
ＳＲＡＭセルは、上記実施の形態１に係るＳＲＡＭセル
の同様な場合の特性を有するとともに、ドライバトラン
ジスタ８のしきい値電圧（ＶｔｈＤ２）が大きくなるこ
とによってスタティックノイズマージンがより大きくな
るため、よりデータを安定に保持できることとなる。な
お、図１１のＶｔｈＡ２は、アクセストランジスタ６の
バックゲートにＶｂｂを印加したときのしきい値電圧を
表わし、破線は、アクセストランジスタ６がオフのとき
の伝達特性を示すものである。
ジスタ８のバックゲートにＶｂｂを印加すれば、ドライ
バトランジスタ８のしきい値電圧（ＶｔｈＤ２）は大き
くなる。よって、図１１の実線に示されるように、この
ＳＲＡＭセルは、上記実施の形態１に係るＳＲＡＭセル
の同様な場合の特性を有するとともに、ドライバトラン
ジスタ８のしきい値電圧（ＶｔｈＤ２）が大きくなるこ
とによってスタティックノイズマージンがより大きくな
るため、よりデータを安定に保持できることとなる。な
お、図１１のＶｔｈＡ２は、アクセストランジスタ６の
バックゲートにＶｂｂを印加したときのしきい値電圧を
表わし、破線は、アクセストランジスタ６がオフのとき
の伝達特性を示すものである。
【００３４】またさらには、上記実施の形態２の説明に
おけるＶｒｅｆ１の代わりとして、図１２に示されるよ
うにグランド電圧に置換えたものも同様に考えられるこ
とは、上記実施の形態１における場合と同じである。
おけるＶｒｅｆ１の代わりとして、図１２に示されるよ
うにグランド電圧に置換えたものも同様に考えられるこ
とは、上記実施の形態１における場合と同じである。
【００３５】［実施の形態３］図１３は、本発明の実施
の形態３に係る半導体記憶装置の構成を示す図であり、
図１４は、図１３に示されたＳＲＡＭセルアレイを構成
する各々のＳＲＡＭセルと等価な１つのＳＲＡＭセルを
示した図である。
の形態３に係る半導体記憶装置の構成を示す図であり、
図１４は、図１３に示されたＳＲＡＭセルアレイを構成
する各々のＳＲＡＭセルと等価な１つのＳＲＡＭセルを
示した図である。
【００３６】これらの図に示されるように、本発明の実
施の形態３に係る半導体記憶装置は図８に示される上記
実施の形態２に係る半導体記憶装置と同様な構成を有す
るが、さらに、印加セレクタ１１，１２，１３とそのそ
れぞれに対応するカラムのＳＲＡＭセル内におけるドラ
イバトランジスタ８のソースノードＮ８が接続されてい
る点で相違する。
施の形態３に係る半導体記憶装置は図８に示される上記
実施の形態２に係る半導体記憶装置と同様な構成を有す
るが、さらに、印加セレクタ１１，１２，１３とそのそ
れぞれに対応するカラムのＳＲＡＭセル内におけるドラ
イバトランジスタ８のソースノードＮ８が接続されてい
る点で相違する。
【００３７】そして、この本実施の形態３に係る半導体
記憶装置の動作も、上記実施の形態２に係る半導体記憶
装置の動作と同様なものであるが、上記接続関係よりわ
かるように、選択カラムのＳＲＡＭセル内におけるアク
セストランジスタ６のバックゲートと、ドライバトラン
ジスタ８のバックゲートおよびドライバトランジスタ８
のソースノードＮ８にＶｒｅｆ１を供給するとともに、
非選択カラムのＳＲＡＭセル内におけるアクセストラン
ジスタ６のバックゲートとドライバトランジスタ８のバ
ックゲートおよびドライバトランジスタ８のソースノー
ドＮ８にＶｂｂを供給する（ここで、Ｖｒｅｆ１＞Ｖｂ
ｂ）。
記憶装置の動作も、上記実施の形態２に係る半導体記憶
装置の動作と同様なものであるが、上記接続関係よりわ
かるように、選択カラムのＳＲＡＭセル内におけるアク
セストランジスタ６のバックゲートと、ドライバトラン
ジスタ８のバックゲートおよびドライバトランジスタ８
のソースノードＮ８にＶｒｅｆ１を供給するとともに、
非選択カラムのＳＲＡＭセル内におけるアクセストラン
ジスタ６のバックゲートとドライバトランジスタ８のバ
ックゲートおよびドライバトランジスタ８のソースノー
ドＮ８にＶｂｂを供給する（ここで、Ｖｒｅｆ１＞Ｖｂ
ｂ）。
【００３８】図１５は、上記実施の形態３に係る非選択
カラムのＳＲＡＭセルについて、それに接続されるワー
ド線が活性化されたときの状態を示す図であり、図１６
は、この状態における伝達特性を示す図である。
カラムのＳＲＡＭセルについて、それに接続されるワー
ド線が活性化されたときの状態を示す図であり、図１６
は、この状態における伝達特性を示す図である。
【００３９】図１５に示されるように、ドライバトラン
ジスタ８のバックゲートとソースノードＮ８は同電位と
されるため、このドライバトランジスタ８のしきい値電
圧の大きさは、バックゲートとソースノードＮ８の双方
にグランド電圧が印加されるときと同様なものとなる。
また、図１６の実線に示されるように、ドライバトラン
ジスタ８のソースノードＮ８にＶｂｂが印加されその電
位が低下することにより、低電源電圧時にスタティック
ノイズマージンは非常に大きく、データを安定に保持で
きることとなる。なお、図１６の破線は、アクセストラ
ンジスタ６がオフのときの伝達特性を示すものである。
ジスタ８のバックゲートとソースノードＮ８は同電位と
されるため、このドライバトランジスタ８のしきい値電
圧の大きさは、バックゲートとソースノードＮ８の双方
にグランド電圧が印加されるときと同様なものとなる。
また、図１６の実線に示されるように、ドライバトラン
ジスタ８のソースノードＮ８にＶｂｂが印加されその電
位が低下することにより、低電源電圧時にスタティック
ノイズマージンは非常に大きく、データを安定に保持で
きることとなる。なお、図１６の破線は、アクセストラ
ンジスタ６がオフのときの伝達特性を示すものである。
【００４０】またさらには、上記実施の形態３の説明に
おけるＶｒｅｆ１の代わりとして、図１７に示されるよ
うにグランド電圧に置換えたものも同様に考えられるこ
とは、上記実施の形態１および２の場合と同じである。
おけるＶｒｅｆ１の代わりとして、図１７に示されるよ
うにグランド電圧に置換えたものも同様に考えられるこ
とは、上記実施の形態１および２の場合と同じである。
【００４１】
【発明の効果】請求項１および２に係る半導体記憶装置
によれば、非選択カラムを構成する各々のスタティック
メモリセル内のアクセストランジスタのバックゲートに
基板電圧が供給されることにより、非選択カラムのスタ
ティックメモリセルのカラム電流が低減されるため、ス
タティックメモリセルを有する半導体記憶装置の低消費
電力化およびデータ保持の安定化を図ることができる。
によれば、非選択カラムを構成する各々のスタティック
メモリセル内のアクセストランジスタのバックゲートに
基板電圧が供給されることにより、非選択カラムのスタ
ティックメモリセルのカラム電流が低減されるため、ス
タティックメモリセルを有する半導体記憶装置の低消費
電力化およびデータ保持の安定化を図ることができる。
【００４２】請求項３に係る半導体記憶装置によれば、
その基板電圧発生手段は、アクセストランジスタのバッ
クゲートに印加すればそのしきい値電圧がワード線の昇
圧電圧より高くなるような基板電圧を発生させることに
より、ワード線が昇圧された場合に非選択カラムのスタ
ティックメモリセルのカラム電流を完全に流れないこと
とするため、低消費電力化をさらに図るとともに、さら
なるデータ保持の安定化を実現することができる。
その基板電圧発生手段は、アクセストランジスタのバッ
クゲートに印加すればそのしきい値電圧がワード線の昇
圧電圧より高くなるような基板電圧を発生させることに
より、ワード線が昇圧された場合に非選択カラムのスタ
ティックメモリセルのカラム電流を完全に流れないこと
とするため、低消費電力化をさらに図るとともに、さら
なるデータ保持の安定化を実現することができる。
【００４３】請求項４に係る半導体記憶装置によれば、
その電圧供給手段は、非選択カラムのスタティックメモ
リセルにおけるアクセストランジスタのバックゲートお
よびドライバトランジスタのバックゲートに基板電圧を
供給するため、データ保持の安定化を一層高めることが
できる。
その電圧供給手段は、非選択カラムのスタティックメモ
リセルにおけるアクセストランジスタのバックゲートお
よびドライバトランジスタのバックゲートに基板電圧を
供給するため、データ保持の安定化を一層高めることが
できる。
【００４４】請求項５に係る半導体記憶装置によれば、
その電圧供給手段は、非選択カラムのスタティックメモ
リセルにおけるアクセストランジスタのバックゲート
と、ドライバトランジスタのバックゲート、および、ド
ライバトランジスタのソースノードに基板電圧を供給す
るため、低電源電圧時に非選択カラムのスタティックメ
モリセルのデータ保持を安定化することができる。
その電圧供給手段は、非選択カラムのスタティックメモ
リセルにおけるアクセストランジスタのバックゲート
と、ドライバトランジスタのバックゲート、および、ド
ライバトランジスタのソースノードに基板電圧を供給す
るため、低電源電圧時に非選択カラムのスタティックメ
モリセルのデータ保持を安定化することができる。
【００４５】請求項６に係る半導体記憶装置によれば、
その参照電圧発生手段は、グランド電圧を発生させる
が、このような半導体記憶装置においても、上記請求項
２から５に係る半導体記憶装置と同様な効果を奏するこ
とができる。
その参照電圧発生手段は、グランド電圧を発生させる
が、このような半導体記憶装置においても、上記請求項
２から５に係る半導体記憶装置と同様な効果を奏するこ
とができる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図２】 図１に示される印加セレクタの具体的構成の
一例を示す回路図である。
一例を示す回路図である。
【図３】 図１に示されるＳＲＡＭセルと等価な１つの
ＳＲＡＭセルを示した図である。
ＳＲＡＭセルを示した図である。
【図４】 図１に示される半導体記憶装置の動作を示す
タイミング図である。
タイミング図である。
【図５】 図１に示される半導体記憶装置において、非
選択カラムのＳＲＡＭセルについてそれに接続されるワ
ード線が活性化されたときの状態を示す図である。
選択カラムのＳＲＡＭセルについてそれに接続されるワ
ード線が活性化されたときの状態を示す図である。
【図６】 図５に示される状態におけるＳＲＡＭセルの
伝達特性を示す図である。
伝達特性を示す図である。
【図７】 図３のＶｒｅｆ１の代わりにグランド電圧で
置換えたＳＲＡＭセルの構成を示す図である。
置換えたＳＲＡＭセルの構成を示す図である。
【図８】 本発明の実施の形態２に係る半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図９】 図８に示されるＳＲＡＭセルと等価な１つの
ＳＲＡＭセルを示した図である。
ＳＲＡＭセルを示した図である。
【図１０】 図８に示される半導体記憶装置において、
非選択カラムのＳＲＡＭセルについてそれに接続される
ワード線が活性化されたときの状態を示す図である。
非選択カラムのＳＲＡＭセルについてそれに接続される
ワード線が活性化されたときの状態を示す図である。
【図１１】 図１０に示される状態におけるＳＲＡＭセ
ルの伝達特性を示す図である。
ルの伝達特性を示す図である。
【図１２】 図９のＶｒｅｆ１の代わりにグランド電圧
で置換えたＳＲＡＭセルの構成を示す図である。
で置換えたＳＲＡＭセルの構成を示す図である。
【図１３】 本発明の実施の形態３に係る半導体記憶装
置の構成を示す図である。
置の構成を示す図である。
【図１４】 図１３に示されるＳＲＡＭセルと等価な１
つのＳＲＡＭセルを示した図である。
つのＳＲＡＭセルを示した図である。
【図１５】 図１３に示される半導体記憶装置におい
て、非選択カラムのＳＲＡＭセルについてそれに接続さ
れるワード線が活性化されたときの状態を示す図であ
る。
て、非選択カラムのＳＲＡＭセルについてそれに接続さ
れるワード線が活性化されたときの状態を示す図であ
る。
【図１６】 図１５に示される状態におけるＳＲＡＭセ
ルの伝達特性を示す図である。
ルの伝達特性を示す図である。
【図１７】 図１４のＶｒｅｆ１の代わりにグランド電
圧に置換えたＳＲＡＭセルの構成を示す図である。
圧に置換えたＳＲＡＭセルの構成を示す図である。
【図１８】 従来のＳＲＡＭセルアレイを有する半導体
記憶装置の構成を示す図である。
記憶装置の構成を示す図である。
【図１９】 図１８に示されるＳＲＡＭセルアレイを構
成する１つのＳＲＡＭセルを示した回路図である。
成する１つのＳＲＡＭセルを示した回路図である。
【図２０】 図１８に示される半導体記憶装置におい
て、ワード線非選択時のＳＲＡＭセルの状態を示す図で
ある。
て、ワード線非選択時のＳＲＡＭセルの状態を示す図で
ある。
【図２１】 図２０に示される状態におけるＳＲＡＭセ
ルの伝達特性を示す図である。
ルの伝達特性を示す図である。
【図２２】 図１８に示される半導体記憶装置におい
て、ワード線選択時のＳＲＡＭセルの状態を示す図であ
る。
て、ワード線選択時のＳＲＡＭセルの状態を示す図であ
る。
【図２３】 図２２に示される状態におけるＳＲＡＭセ
ルの伝達特性を示す図である。
ルの伝達特性を示す図である。
１ 行デコーダ、２ 列デコーダ、４，５ ＳＲＡＭセ
ル、６ アクセストランジスタ、８ ドライバトランジ
スタ、１１，１２，１３ 印加セレクタ、１４Ｖｂｂ発
生回路、１６ Ｖｒｅｆ１発生回路、１８ 列選択ゲー
ト、ＸＳＥＬｍ−１，ＸＳＥＬｍ，ＸＳＥＬｍ＋１ ワ
ード線、ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１ ビット線、
／ＢＬｎ−１，／ＢＬｎ，／ＢＬｎ＋１ 相補ビット
線、Ｎ８ソースノード。
ル、６ アクセストランジスタ、８ ドライバトランジ
スタ、１１，１２，１３ 印加セレクタ、１４Ｖｂｂ発
生回路、１６ Ｖｒｅｆ１発生回路、１８ 列選択ゲー
ト、ＸＳＥＬｍ−１，ＸＳＥＬｍ，ＸＳＥＬｍ＋１ ワ
ード線、ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１ ビット線、
／ＢＬｎ−１，／ＢＬｎ，／ＢＬｎ＋１ 相補ビット
線、Ｎ８ソースノード。
Claims (6)
- 【請求項１】 複数の列を有するスタティックメモリセ
ルアレイと、 前記スタティックメモリセルアレイのうち、データの書
込または読出の対象とする列を選択する列選択手段と、 基板電圧を発生させる基板電圧発生手段と、 参照電圧を発生させる参照電圧発生手段と、 前記列選択手段によって選択された列を構成する各々の
スタティックメモリセル内のアクセストランジスタのバ
ックゲートには前記参照電圧を供給するとともに、前記
列選択手段によって選択されない列を構成する各々のス
タティックメモリセル内のアクセストランジスタのバッ
クゲートには前記基板電圧を供給する電圧供給手段とを
備える半導体記憶装置。 - 【請求項２】 複数のワード線と、 前記ワード線と交差する複数のビット線対と、 前記ワード線および前記ビット線対の交点に対応して設
けられ、各々が第１および第２のアクセストランジスタ
と第１および第２のドライバトランジスタとを含む複数
のスタティックメモリセルと、 列アドレス信号に応答して前記ビット線対に対応する複
数のカラム選択信号を生成する列デコーダと、 前記ビット線対の各々に対応して設けられ、各々が対応
するビット線対に接続され、活性化された前記カラム選
択信号に応答してオンとなる複数の列選択ゲートと、 基板電圧を発生させる基板電圧発生手段と、 参照電圧を発生させる参照電圧発生手段と、 前記ビット線対に対応して設けられ、各々が、対応する
前記列選択ゲートに与えられる前記カラム選択信号に応
答して前記カラム選択信号が活性化されると前記参照電
圧を対応するビット線対に接続された前記スタティック
メモリセルの前記第１および第２のアクセストランジス
タのバックゲートに供給する一方、前記カラム選択信号
が不活性化されると前記基板電圧を対応するビット線対
に接続された前記スタティックメモリセルの前記第１お
よび第２のアクセストランジスタのバックゲートに供給
する複数の電圧供給手段とを備える半導体記憶装置。 - 【請求項３】 前記基板電圧発生手段は、前記第１およ
び第２のアクセストランジスタのバックゲートに供給す
れば前記第１および第２のアクセストランジスタのしき
い値電圧が前記ワード線を立上げるために必要な昇圧電
圧より高くなるような基板電圧を発生させる、請求項２
に記載の半導体記憶装置。 - 【請求項４】 前記電圧供給手段は、さらに、前記カラ
ム選択信号が活性化された列を構成する各々の前記スタ
ティックメモリセルの前記第１および第２のドライバト
ランジスタのバックゲートには前記参照電圧を供給する
とともに、前記カラム選択信号が不活性化された列を構
成する各々の前記スタティックメモリセルの前記第１お
よび第２のドライバトランジスタのバックゲートには前
記基板電圧を供給する、請求項２または３に記載の半導
体記憶装置。 - 【請求項５】 前記電圧供給手段は、さらに、前記カラ
ム選択信号が活性化された列を構成する各々の前記スタ
ティックメモリセルの前記第１および第２のドライバト
ランジスタのソースノードには前記参照電圧を供給する
とともに、前記カラム選択信号が不活性化された列を構
成する各々の前記スタティックメモリセルの前記第１お
よび第２のドライバトランジスタのソースノードには前
記基板電圧を供給する請求項４に記載の半導体記憶装
置。 - 【請求項６】 前記参照電圧発生手段は、グランド電圧
を発生させる、請求項２から５のいずれかに記載の半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089380A JPH09282885A (ja) | 1996-04-11 | 1996-04-11 | 半導体記憶装置 |
| US08/691,151 US5708599A (en) | 1996-04-11 | 1996-08-01 | Semiconductor memory device capable of reducing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089380A JPH09282885A (ja) | 1996-04-11 | 1996-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282885A true JPH09282885A (ja) | 1997-10-31 |
Family
ID=13969079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8089380A Withdrawn JPH09282885A (ja) | 1996-04-11 | 1996-04-11 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708599A (ja) |
| JP (1) | JPH09282885A (ja) |
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-
1996
- 1996-04-11 JP JP8089380A patent/JPH09282885A/ja not_active Withdrawn
- 1996-08-01 US US08/691,151 patent/US5708599A/en not_active Expired - Fee Related
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| US5708599A (en) | 1998-01-13 |
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