JP3415541B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＲＯＭ（リード・オ
ンリー・メモリ）やＲＡＭ（ランダム・アクセス・メモ
リ）などの半導体記憶装置に関し、特に、微細化された
半導体記憶装置において、リークや断線等に起因したワ
ード線不良を救済するための技術に関するものである。

【０００２】

【従来の技術】半導体記憶装置のメモリセルアレイ内に
存在する不良を救済することで歩留まりを向上させるた
めには、メモリセルアレイを冗長構成にするのが有用で
あることは良く知られている。冗長構成の一例としてＲ
ＡＭなどの半導体記憶装置では、製造工程において予備
のメモリセルのライン（ロウ線，カラム線）を予め半導
体記憶装置内に設けておき、テスト工程でメモリセルア
レイ内に不良のあることが判明した場合に、不良が含ま
れているラインを予備のロウ線またはカラム線で置き換
えて不良救済することが行われている。

【０００３】一方、マスクＲＯＭなどの半導体記憶装置
ではいま述べたような冗長構成を採ることができない。
というのも、マスクＲＯＭ等では製造工程でメモリセル
のデータをプログラミングしてしまうが、不良の発生す
る箇所が製造工程で予め分からない以上、予備のライン
をプログラミングしておくことはできない。したがっ
て、その後のテスト工程でメモリセルアレイ内に不良の
あることが判明しても、ＲＡＭのように予備のラインで
不良部分を置換することはできない。そこで、予備のラ
インを設ける代わりにＥＣＣ（Error checking and Cor
recting Code；誤り訂正符号）を用いたエラー訂正によ
って不良救済することが行われている。

【０００４】

【発明が解決しようとする課題】こうしたエラー訂正を
行うことで、数ビット程度の不良であればＥＣＣのビッ
ト数をそれほど増やすことなく不良救済が可能である。
また、ＥＣＣのビット数をもっと増やせばそれだけ多ビ
ットのエラーを訂正することも可能である。しかし、Ｅ
ＣＣのビット数を増やすことはチップサイズの増大に直
結するため好ましくない。また、ＥＣＣに割くことので
きる領域は当然ながら無制限ではないため、不良のメモ
リセルの数が多いとエラーを訂正しきれなくなってしま
う。そうすると、そのチップは不良チップとして廃棄し
なければならず、結果的に歩留まりを低下させてしまう
ことになる。

【０００５】ところで、多数のメモリセルが不良となっ
てしまう原因の一つとして、製造上の不具合のためにワ
ード線上に生じる微少なリークや断線の不良が挙げられ
る。そこで、まず図１１を参照してワード線にリークが
発生した場合について以下に説明する。図１１（ａ）で
は、単一のドライバ２００が４本のワード線２０１₁〜
２０１₄ を同時に駆動する構成のＲＯＭを想定してお
り、ワード線２０１₄ 上の×点でリークが発生した様子
を例示したものである。なお、複数のワード線を単一の
ドライバで駆動している理由は、半導体記憶装置の微細
化が進むにつれてドライバをワード線単位で配置するこ
とが困難となってきているためである。

【０００６】すなわち、微細化のためにドライバのサイ
ズに比べてメモリセルのサイズが小さくなって、相対的
にドライバのサイズが大きくなる傾向になる。とりわ
け、ＲＯＭなどにあってはメモリセルをトランジスタ１
個で構成可能であることから、メモリセルのサイズに比
べてドライバのサイズがそれだけ大きくなる。このた
め、ワード線毎にドライバを設けると面積的に非常に不
利となる。こうしたことから、昨今では複数本のワード
線に対してドライバを１個ずつ配置する構成が主流にな
ってきている。

【０００７】さて、図１１（ａ）に示したように、製造
工程上の何らかの原因で不具合が生じることによって、
基板ないしチップ上のグランドとワード線２０１₄ との
間に高抵抗の抵抗素子が存在するのと等価な状態となる
場合があり、それによって図示した×点でリークが生じ
る。ここで、図１１（ｂ）は同図（ａ）の等価回路であ
って、ドライバ２００から“Ｈ”レベルを供給した場合
の等価回路をワード線２０１₄ についてのみ示したもの
である。

【０００８】同図（ｂ）において、符号Ｖｉはドライバ
２００の出力端近傍（ワード線近端）におけるワード線
２０１₄ の電位，符号Ｖｘｂは同図（ａ）の×点におけ
るワード線２０１₄ の電位，符号Ｖｂはドライバ２００
から見たワード線２０１₄ の遠端における電位，符号Ｒ
ａはワード線２０１₄ の近端から×点までの抵抗値に相
当する抵抗素子，符号Ｒｂは×点からワード線２０１₄
の遠端までの抵抗値に相当する抵抗素子，符号Ｒｘは×
点から基板ないしグランド配線までの抵抗値に相当する
抵抗素子である。

【０００９】一方、図１１（ｃ）はドライバ２００の出
力端からの距離（横軸）とワード線上の電位との間の関
係をワード線２０１₄ に着目して示したものである。こ
こで、メモリセルからの読み出しの際には、読み出し対
象のメモリセルがオン・オフすることによってビット線
（ディジット線またはデータ線とも言う）に電流が流れ
るかどうかで当該メモリセルのデータを判定するように
している。こうしたことを可能とするためには、メモリ
セルを構成するセルトランジスタのゲート端子に供給さ
れるワード線の電位を必要なレベル（すなわち、当該セ
ルトランジスタの閾値電圧）以上としておかねばならな
い。図１１（ｃ）に示した「ＯｎセルのＶｔ」はこの閾
値電圧を表わしている。

【００１０】そして同図（ｃ）に示した通り、×点にお
けるリーク性の不具合の影響によって×点よりもドライ
バ２００側にある×ｔ点（同図（ｂ）では図示省略）辺
りからワード線２０１₄ の電位が「ＯｎセルのＶｔ」を
下回るようになる。のみならず、これより先においても
×点に至るまでワード線２０１₄ の電位は下降を続けて
×点で電位Ｖｘｂとなり、ワード線２０１₄ の遠端では
電位Ｖｘｂとほぼ等しい電位Ｖｂとなっている。このよ
うに、×ｔ点よりも遠端側では、ワード線２０１₄ に接
続された各メモリセルを構成するセルトランジスタのゲ
ート電位が閾値電圧に満たなくなる。

【００１１】このため、これら各メモリセルが常にオフ
してしまい、結果的にこれらメモリセルの全てについて
読み出しが不可能となってしまう。以上の通り、ワード
線にごく微小なリークが存在するだけで、リークの発生
した箇所よりも遠端にあるメモリセルの全てが読み出し
不能となってしまう。それゆえ、ワード線上の近端でリ
ークが発生したような場合には、当該ワード線に接続さ
れている全てのメモリセルが読み出し不能となってしま
うことになる。

【００１２】次に、図１２を参照してワード線上で断線
が生じた場合について説明する。同図（ａ）〜（ｃ）は
図１１（ａ）〜（ｃ）と同様のものを断線が発生した場
合について示したものである。したがって、図１２では
図１１に示したものと同じ構成要素や信号名について同
一の符号を付してある。そして、図１２（ａ）ではワー
ド線２０１₄ 上の×点で断線が発生したことを想定して
いる。したがって、×点よりも若干だけ近端側である×
ｕ点までに関しては、ワード線上の電位が「Ｏｎセルの
Ｖｔ」に比べて十分高くしかもほぼ同電位となってい
る。

【００１３】これに反して、断線箇所である×点よりも
遠端側については電荷の供給が起こり得ない。このた
め、図１２（ｃ）に示した×ｕ点よりも遠端側は図１２
（ｂ）に示したように完全に独立してフローティングに
なってしまって、ワード線の電位が定まらなくなる。こ
のため、×ｕ点を境にしてそれよりも遠端側ではワード
線の電位が急激に降下してしまって「ＯｎセルのＶｔ」
を大幅に下回ることになる。こうしたことから、ワード
線上でリークが生じた場合と同様にして、ワード線上に
断線が生じると断線箇所よりも遠端側にあるワード線に
接続されている全てのメモリセルの読み出しが不可能と
なってしまう。

【００１４】以上の通り、ワード線に断線やリークの不
具合が生じると、メモリセル自体が不良でない場合であ
っても、不具合箇所よりも遠端側にあるメモリセルに対
する読み出しが不可能になってしまう。ここで、通常、
半導体記憶装置から出力される１バイト分のデータのビ
ット幅は、８ビット，１６ビット，３２ビット又は６４
ビットあり、これらのデータは同一のワード線に接続さ
れた複数のメモリセルから読み出される。このため、上
記不具合によって１バイト内に占める読み出し不能ビッ
トが増えてしまい、ＥＣＣを用いたエラー訂正を行って
も不良の救済ができない可能性が高くなる。そうした場
合にはチップそのものが使用できなくなってしまう。

【００１５】ここで、ＥＣＣを用いてワード線不良に対
処した半導体記憶装置としては、例えば特開平１−２０
５７９４号公報に開示されたＥＥＰＲＯＭ（電気的消去
可能ＲＯＭ）が挙げられる。同公報では、ワード線不良
が生じてもＥＣＣによる訂正を可能とするために、ワー
ド線を分割するとともに、分割された個々のワード線に
対してワード線電位を昇圧するための高圧スイッチ（一
種のバッファ）を設けている。こうした構成とすること
で、ワード線に多少のリークがあっても不良メモリセル
を１ビットに抑えてＥＣＣで訂正可能としている。しか
し上述したように、最近では半導体記憶装置の微細化が
進んでいてバッファを配置するスペースがなくなってき
ており、同公報のように多数のバッファを設けることは
現実的な解決策とは到底言えない。

【００１６】なお、これまではＲＯＭについて従来の半
導体記憶装置の問題点を指摘してきたが、ＲＯＭ以外の
半導体記憶装置であっても同様の問題が発生しうる。Ｒ
ＡＭ等であってもワード線の途中に断線やリークの不具
合があれば、不具合箇所よりも遠端側のワード線に接続
されたメモリセルが読み出し不能となってしまうことに
何ら変わりはない。また、確かにＲＡＭ等では予備のメ
モリセルのラインを設けておくことでワード線不良等に
対応することができる。しかしながら、こうした予備の
ラインを用いることなく不良救済が可能となるのであれ
ば、その分だけチップサイズを縮小できることになる。

【００１７】本発明は上述した事情に鑑みてなされたも
のであって、その目的は、ワード線に断線やリーク等の
不良が生じた場合に、チップサイズをほとんど増大させ
ることなく不良を救済可能であって、微細化が進んでも
ドライバの配置が困難になるなどのレイアウト上の問題
を生じることがない半導体記憶装置を提供することにあ
る。

【００１８】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、ワード線に駆動信号を供
給することで該ワード線に接続されたメモリセルを駆動
する駆動手段を備えた半導体記憶装置において、同一の
駆動手段に複数のワード線が接続され、前記複数のワー
ド線のうちの何れか一のワード線が各メモリセルに対応
したワード線であって、各メモリセルが該各メモリセル
に対応したワード線に直接接続され、前記駆動手段から
前記複数のワード線のうちの何れか一のワード線へ供給
される前記駆動信号を、前記駆動手段から見た該ワード
線の遠端側において、前記複数のワード線のうちの他の
ワード線に折り返す折り返し手段を具備し、前記駆動信
号によって駆動される複数のメモリセルのうちの何れか
一つを選択するための選択信号が、前記メモリセルを複
数個配列したメモリセルアレイに供給されることを特徴
としている。また、請求項２記載の発明は、請求項１記
載の発明において、前記折り返し手段は前記何れか一の
ワード線と前記他のワード線を接続する配線を有し、前
記折り返し手段の配線は、前記何れか一のワード線およ
び前記他のワード線と同一の配線層によって形成されて
いることを特徴としている。

【００１９】また、請求項３記載の発明は、請求項１又
は２記載の発明において、前記何れか一のワード線と前
記他のワード線は、前記折り返し手段によってループ状
につなげられたワード線となっていることを特徴として
いる。また、請求項４記載の発明は、請求項３記載の発
明において、複数の前記ループ状につなげられたワード
線を互いに同心状に配置したことを特徴としている。

【００２０】また、請求項５記載の発明は、請求項１〜
４の何れかの項記載の発明において、前記駆動手段は、
前記複数のワード線に同一の駆動信号を供給すること
で、これら複数のワード線に接続されたメモリセルを同
時に駆動し、前記折り返し手段は、前記複数のワード線
の一部又は全部のワード線を前記遠端側で折り返すとと
もに、前記選択信号と交差しないように、前記駆動信号
を前記何れか一のワード線から前記他のワード線に折り
返したことを特徴としている。また、請求項６記載の発
明は、請求項１〜３の何れかの項に記載の発明におい
て、互いに反転した駆動信号を前記何れか一のワード線
と前記他のワード線に対してそれぞれ供給し、前記折り
返し手段は、前記何れか一のワード線から出力される前
記駆動信号を反転して得られる駆動信号を他のワード線
に折り返すことを特徴としている。

【００２１】

【発明の実施の形態】〔基本的技術思想〕以下、図面を
参照して本発明の実施形態について説明する。ここで
は、まず始めに本発明の基本的な技術思想について説明
することとし、その後に、本発明を各種の半導体記憶装
置へ適用した個々の実施形態について順次説明してゆく
ことにする。

【００２２】上述のように、従来の半導体記憶装置では
ドライバからワード線に対する電荷の供給経路が近端か
ら遠端に向かって一方向であった。このため、ワード線
に不具合が存在すると、これよりも遠端側にあるワード
線の電位が降下してしまうため、メモリセルのゲート端
子に供給される電位も低下してメモリセルの閾値電圧を
下回ってしまう。したがって、メモリセルがオンセルで
あれば当該メモリセルに電流が流れるはずであるにも拘
わらず、ゲート電位が低いために当該メモリセルがオン
セルであることを認識できなくなる。そこで本発明で
は、ワード線上の各部に対して複数の経路を通じて電荷
を供給するように構成している。

【００２３】（１）リークによるワード不良の場合 図１は、前掲した図１１と同じくワード線上でリークが
発生した場合について本発明の一構成例を示したもので
あって、図１（ａ）〜（ｃ）はそれぞれ図１１（ａ）〜
（ｃ）に対応している。図１（ａ）に示したようにドラ
イバ１は４本のワード線２₁ 〜２₄ を同時に駆動してい
る。そして本発明では、同一のドライバが駆動するワー
ド線のそれぞれについて、２本のワード線を単位として
それらの遠端側を互いに接続してループ状に形成してい
る。具体的には、ワード線２₁ の遠端とワード線２₂ の
遠端を配線２₁₂で接続し、ワード線２₃ の遠端とワード
線２₄ の遠端を配線２₃₄で接続している。

【００２４】以上のように構成することで、リークが発
生した箇所よりも遠端側のワード線に接続されているメ
モリセルを救済することができる。というのも、いま例
えばワード線２₄ 上の×点でリークが発生したことを想
定すると、従来の構成ではワード線２₄ 上の×点の手前
辺りからワード線の遠端まではリークによる影響で電荷
が供給されず、メモリセルの読み出しが不能となってい
た。

【００２５】これに対し、本発明ではワード線２₃ およ
び配線２₃₄を通じてワード線２₄ の遠端側からも電荷を
供給することが可能となる。つまり、従来の半導体記憶
装置では電荷を１系統で供給できるのに過ぎなかったの
に対し、本発明では複数系統（図示した構成例では２系
統）で電荷を供給することが可能となっている。このた
め、リークの発生している×点近傍においてもセルトラ
ンジスタのゲート端子に対して閾値電圧以上の電圧を印
加できるようになる。

【００２６】なお、ワード線２₁ 〜２₄ は元々全く同じ
動作をするように構成されているため、ワード線を互い
に接続するようにしても動作上何ら支障を来すことはな
い。また、ドライバ１が同時に駆動するワード線の本数
は４本に限定されるものではなく何本であっても良い。
もっとも、図示した構成例のように２本のワード線を単
位として接続するようにした場合には、ドライバ１が同
時に駆動するワード線の本数は偶数になる。

【００２７】次に、図１（ｂ）は同図（ａ）に示したワ
ード線２₃ ，配線２₃₄，ワード線２ ₄ から成る構成の等
価回路をドライバ１の出力が“Ｈ”レベルの場合につい
て示したものである。図１（ｂ）において、符号Ｖｉは
ドライバ１の出力端近傍における電位，符号Ｖｘａは不
良箇所（図１（ａ）の×点）におけるワード線の電位，
符号Ｖａはワード線の遠端（配線２₃₄）における電位，
符号Ｒａはドライバ１の出力端から×点までの抵抗値に
相当する抵抗素子，符号Ｒｂは×点からワード線の遠端
までの抵抗値に相当する抵抗素子，符号Ｒｘは×点から
基板又はグランドまでの抵抗値に相当する抵抗素子であ
る。また、符号Ｒｃ，Ｒｄはそれぞれワード線２₄ 上の
抵抗素子Ｒａ，Ｒｂにそれぞれ対応したワード線２₃ 上
の抵抗素子である。

【００２８】ここで、従来の構成と本発明の構成例の各
々についてリーク発生箇所における電位を対比してお
く。まず従来の構成では、図１１（ｂ）に示した等価回
路から電位Ｖｘｂが次式で与えられる。 Ｖｘｂ＝Ｒｘ・Ｖｉ／（Ｒａ＋Ｒｘ） 一方、本発明の構成例では、図１（ｂ）に示した等価回
路から電位Ｖｘａが次式で与えられる。なお、ここでは
記号「//」をＸ//Ｙ≡Ｘ・Ｙ／（Ｘ＋Ｙ）と定義してい
る。 Ｖｘａ＝Ｒｘ・Ｖｉ／｛（Ｒｂ＋Ｒｃ＋Ｒｄ）//Ｒａ＋
Ｒｘ｝

【００２９】そして（Ｒｂ＋Ｒｃ＋Ｒｄ）//Ｒａ＜Ｒａ
が成り立つことは自明であるから、Ｖｘａ＞Ｖｘｂの関
係が成立することになる。つまり、本発明の構成例によ
ればリーク発生箇所における電位を従来の構成よりも高
めることが可能となる。ちなみに、図１１（ｂ）から明
らかなように、抵抗素子Ｒｂには電流が流れないことか
ら電位Ｖｂ≒電位Ｖｘｂとなる。これに対し、本発明の
構成例によればワード線２₃ ，配線２₃₄を通じて電荷が
供給されるために、電位Ｖａは電位Ｖｘａよりも高い電
位となる。

【００３０】次いで、図１（ｃ）はドライバ１からの距
離とワード線電位との間の関係をワード線２₄ について
示したものであって、図１１（ｃ）に示した従来の構成
によるワード線レベル分布を併記してある。本発明の構
成例によれば、ドライバ１の出力端においてワード線２
₄ 上の電位が電位Ｖｉであったところ、×点に近づくに
つれて電位が漸減してゆく。そして、×点においてワー
ド線２₄ の電位が極小値である電位Ｖｘａとなるもの
の、その電位は「ＯｎセルのＶｔ」を上回っている。そ
の後は、×点から遠端へ向かうにつれてワード線２₄ の
電位が漸増してゆき、ワード線２₄ の遠端において電位
Ｖａとなる。

【００３１】このように、本発明の構成例ではドライバ
１からリーク発生箇所に向かってワード線の近端側およ
び遠端側の２方向から電荷を供給することになる。この
ため、リークが発生しているワード線の電位を従来構成
よりも全体的に高めることができ、当該ワード線の全体
にわたってその電位が「ＯｎセルのＶｔ」以上であるこ
とを保証できるようになる。このため、従来の構成では
×ｔ点（図１１（ｃ）を参照）よりも遠端側に存在する
メモリセルが読み出し不能となっていたが、本発明の構
成例によれば全てのメモリセルの読み出しが可能となる
ため、チップを廃棄せずに済むことになって歩留まりの
向上を見込むことができる。

【００３２】（２）断線によるワード不良の場合 図２は前掲した図１２と同じくワード線に断線が発生し
た場合について本発明の一構成例を示したものであっ
て、図２（ａ）〜（ｃ）はそれぞれ図１２（ａ）〜
（ｃ）に対応している。図２（ａ）では、ワード線２₄
上の×点で断線が発生しているため、図１２（ａ）と同
じく×点を跨いで左側から右側に向かって電荷が供給さ
れることはない。しかしながら、この場合にもワード線
２₃ ，配線２₃₄を通じてワード線２₄ の遠端から×点ま
で電荷が供給されるため、ワード線２₄に接続されてい
る全てのメモリセルの読み出しを正しく行うことができ
る。

【００３３】ここで、図２（ｂ）は同図（ａ）に示した
ワード線２₃ ，配線２₃₄，ワード線２₄ から成る構成の
等価回路をドライバ１の出力が“Ｈ”レベルの場合につ
いて示したものである。リークによるワード不良の場合
（図１（ｂ）を参照）との違いは、抵抗素子Ｒａと抵抗
素子Ｒｂの接点が断線によって切断されているため、抵
抗素子Ｒｘが存在しないことである。そして、従来の構
成と本発明の構成例とで断線箇所における電位とワード
線２₄ の遠端における電位を対比すると次のようにな
る。

【００３４】まず従来の構成では、図１２（ｂ）の等価
回路に示したように抵抗素子Ｒｂがフローティングとな
るために、電位Ｖｘｂ，電位Ｖｂはいずれも不定とな
る。これに対して、本発明の構成例では断線によって図
２（ｂ）に示した抵抗素子Ｒａ〜Ｒｄの何れにもほとん
ど電流が流れないことから、電位Ｖｘａ及び電位Ｖａは
何れも次式で与えられる。 Ｖｘａ＝Ｖａ≒Ｖｉ

【００３５】つまり本発明の構成例によれば、断線箇所
の近傍を除き、ワード線２₃ ，ワード線２₄ に接続され
た各メモリセルに対してドライバ１が出力する電圧をほ
ぼそのまま供給することができることから、ほぼ全ての
メモリセルについて読み出しを行うことが可能となる。
一方、従来の構成では断線箇所よりも遠端側にあるメモ
リセルのゲート電位が不定となってしまうため、これら
メモリセルについて正しく読み出しを行うことはできな
くなる。

【００３６】次いで、図２（ｃ）はドライバ１からの距
離とワード線電位との間の関係をワード線２₄ について
示したものである。同図では実線で示した分布が本発明
の構成例によるワード線のレベル分布であって、破線で
示した分布は図１２（ｃ）に示した従来のワード線レベ
ル分布と同じものである。そして本発明の構成例によれ
ば、ドライバ１の近端から断線箇所（×点）の手前の×
ｖ点までの電位が多少の変動はあるもののほぼドライバ
１の出力電圧Ｖｉに等しくなっており、その電位は「Ｏ
ｎセルのＶｔ」を上回っている。また、断線箇所よりも
若干遠端側の×ｗ点から遠端までの電位も、ワード線２
₃ における電圧降下の影響でドライバ１の出力端〜×点
までの電位よりは若干低いものの、その電位はやはり
「ＯｎセルのＶｔ」を上回っている。

【００３７】このように、断線が発生した場合にも、ド
ライバ１から断線箇所に対してワード線の近端側および
遠端側の２方向から電荷が供給される。このため、断線
箇所のごく近傍を除いてワード線の電位を従来構成より
も全体的に高めることができ、当該ワード線の全体にわ
たってその電位を「ＯｎセルのＶｔ」以上とすることが
可能となる。したがって、従来の構成ではｘ_u 点（図１
２（ｃ）を参照）よりも遠端側のメモリセルが読み出し
不能となっていたのに対し、本発明の構成例によればほ
とんど全てのメモリセルの読み出しが可能になるため、
歩留まりの向上を見込むことができる。

【００３８】なお、必ずしも上述したように隣接する２
本のワード線を接続しなければならないわけではなく、
例えば、ワード線２₁ とワード線２₃ を接続するととも
にワード線２₂ とワード線２₄ を接続するようにしても
良い。もっとも、隣接するワード線を互いに接続するこ
とによって、ワード線不良救済のために追加すべき配線
の長さの合計を最短にすることができるため、面積的な
増加分も最小にできるという利点はある。

【００３９】また、上述した説明では２本のワード線の
遠端を互いに接続したが、３本以上のワード線の遠端を
接続するようにしても良い。例えば、図１（ａ）におい
て配線２₁₂と配線２₃₄をさらに別の配線で接続して４本
のワード線を全て接続するようにすることも考えられ
る。こうすることによって、例えばワード線２₁ および
ワード線２₂ の双方に不良があるような場合にも、これ
ら以外の残りのワード線２₃ 及び２₄ の遠端側から不良
箇所まで電荷を供給できるようになって歩留まりを向上
することができる。

【００４０】〔第１実施形態〕 （１）全体構成 本実施形態による半導体記憶装置は、ＥＣＣを用いてエ
ラー訂正を行うＲＯＭに対して本発明を適用したもので
あって、図３にその全体構成のブロック図を示してあ
る。同図において、記憶部１０はＲＯＭ外部に出力すべ
き本来のデータが記憶されたメモリセルアレイ１１と当
該データのエラー訂正に用いるＥＣＣが記憶されたＥＣ
Ｃメモリセルアレイ１２とから構成されている。

【００４１】次に、ＲＯＭ外部から供給されるアドレス
ＡＤは、ワード線の選択に使用されるロウアドレスとビ
ット線の選択に使用されるカラムアドレスとから成って
いる。Ｘデコーダ１３はワード線を駆動するためのドラ
イバ１４，…，１４を内蔵しており、各ドライバ１４は
ワード線活性化信号に従ってｎ本のワード線（ｎは２以
上の整数）を同時に駆動する。なお、図３ではドライバ
１４を１個だけ示すとともに、このドライバ１４に接続
されたｎ本のワード線のうち、ループ状に接続された２
本の隣接ワード線のみをワード線ループ１５として示し
てある。また、説明の都合上、ドライバ１４は図１や図
２に示したドライバ１とは違って入力信号のレベルを反
転せずに出力信号を生成している。

【００４２】なお、読み出しにあたっては、同時に駆動
されるｎ本のワード線のうちの何れかのワード線に接続
されたメモリセルのデータだけをビット線上に読み出す
必要がある。このため、Ｘデコーダ１３はロウアドレス
をデコードして何れか一つのドライバを動作させるとと
もに、ｎ本のワード線に接続されたメモリセルのうちの
何れかのデータを選択するための選択信号（後述する
「バンク選択信号」ないし「ブロックセレクタ」に相
当）を生成し、この選択信号を記憶部１０内の選択トラ
ンジスタ（図３では図示を省略）に供給する。

【００４３】次に、Ｙセレクタ１６は、アドレスＡＤに
含まれるカラムアドレスに基づいて、ＲＯＭ外部へ同時
に出力すべきデータ（例えば８ビット幅のデータ）に対
応したビット線をメモリセルアレイ１１内の複数のビッ
ト線の中から選択する。また、ＥＣＣ・Ｙセレクタ１７
も同様であって、ＥＣＣメモリセルアレイ１２内の複数
のビット線の中から出力データに対応したＥＣＣを読み
出すためのビット線を選択する。

【００４４】次に、センスアンプ（図中では「Ｓ／
Ａ」）１８，…，１８は出力データＯＵＴのビット幅に
対応する数が設けられており、対応するビット線に読み
出されてきたメモリセルのデータをセンスして出力す
る。センスアンプ１９，…，１９も同様であって、ＥＣ
Ｃ・Ｙセレクタ１７で選択されたビット線上のデータを
センスして出力データに対応したＥＣＣを出力する。Ｅ
ＣＣ回路２０はこれらの出力データとＥＣＣに基づい
て、当該出力データに誤りがあればこれを訂正したの
ち、出力バッファ等（図示省略）を通じて出力データＯ
ＵＴをＲＯＭ外部に出力する。一方、センスアンプ１８
から送られてくる出力データに誤りがなければ、ＥＣＣ
回路２０はこれをそのまま出力データＯＵＴとしてＲＯ
Ｍ外部に出力する。また、ＥＣＣ回路２０は、当該出力
データを訂正できない場合に、訂正不能であることを示
すエラー情報を図示しない出力端子から外部のメモリコ
ントローラやＣＰＵ（中央処理装置；図示省略）に出力
する。このエラー情報はチップの選別やメモリチェック
に使用される。

【００４５】（２）ドライバ１４と記憶部１０との間の
接続関係 次に、図４は図３に示したドライバ１４から記憶部１０
に対して供給される選択信号およびワード線駆動信号を
もう少し詳しく示したものである。なお、図３に示した
記憶部１０は、図４に示した構成が図中の垂直方向に多
数集められて構成される。また、煩雑になることから図
４ではビット線およびメモリセルの図示を全て省略して
いる。

【００４６】さて、図４において符号Ｗ₁ 〜Ｗ_n は図３
のＸデコーダ１３内部で生成されるワード線活性化信号
であって、それぞれドライバ２５₁ 〜２５_n の入力端に
供給される。これらドライバ２５₁ 〜２５_n は図３に示
したドライバ１４に相当しており、上述したように各ド
ライバが４本のワード線を同時に駆動するようになって
いる。また、ドライバ２６₁ 〜２６₈ はそれぞれ後述す
る選択信号ＢＳ₁ 〜ＢＳ₈ をバッファリングして、単位
メモリセル２８内の選択トランジスタ（図４でも図示を
省略）を駆動している。

【００４７】いま例えばドライバ２５₁ が駆動するワー
ド線に着目すると、従来の構成では４本のワード線の遠
端が何れも開放されていた。これに対して、本実施形態
では隣接する２本のワード線の遠端側をそれぞれ接続す
ることで矩形状のワード線ループ２７₁₁及びワード線ル
ープ２７₁₂を形成し、これらワード線ループをドライバ
２５₁ の近端側において垂直方向の配線で接続してい
る。同様にして、ドライバ２５₂ で同時に駆動されるワ
ード線はワード線ループ２７₂₁及びワード線ループ２７
₂₂を形成している。

【００４８】そして、ワード線ループ２７₂₁はワード線
ループ２７₁₁の周りを取り囲んでおり、これらワード線
ループは互いに同心状に配置されている。また、これら
以外のワード線についても全く同様であって、ワード線
ループ２７_n1はワード線ループ２７₁₁，２７₂₁，…，の
全てを取り囲むようにこれらと同心状に配置されてい
る。さらに、ワード線ループ２７_n2はワード線ループ２
７₁₂，２７₂₂，…，の全てを囲むようにこれらと同心状
に配置されている。

【００４９】ここで、単位メモリセル２８内の各ワード
線に供給されるワード線駆動信号は、図中の上方から下
方に向かって順にＷ_n ，…，Ｗ₂ ，Ｗ₁ ，Ｗ₁ ，Ｗ₂ ，
…，Ｗ_n ，Ｗ_n ，…，Ｗ₂ ，Ｗ₁ ，Ｗ₁ ，Ｗ₂ ，…，Ｗ
_n となっている。このようにすることで、図４に示した
ように同時に駆動される隣接ワード線の遠端側を接続し
たときに、ワード線ループを互いに交差させることなく
同心状に配置することが可能となっている。これによっ
て、個々のワード線ループを単一の配線層だけで配線で
きるようになるため、余分なコンタクト等が不要となっ
てそれだけ配線のための面積を削減することができる。

【００５０】次に、符号２８は後述するＮＡＮＤ型メモ
リセルやＮＯＲ型メモリセルなどから成る単位メモリセ
ルであって、８×ｎ個のメモリセルで構成されている。
そして、ワード線活性化信号Ｗ₁ 〜Ｗ_n の何れかを活性
化することにより、単位メモリセル２８内では活性化さ
れたワード線活性化信号に対応した８個のメモリセルが
選択される。なお、後掲する図５や図６にも示すよう
に、単位メモリセル２８は２本の選択信号とｎ本のワー
ド線活性化信号が供給される「ブロック」ないし「バン
ク」が４個集まって構成されている。

【００５１】ここで、図３に示したＸデコーダ１４はア
ドレスＡＤをプリデコードする１個のプリデコーダと、
このプリデコーダの出力をさらにデコードする複数のメ
インデコーダから構成されている。そして、これらメイ
ンデコーダの各々に対応して単位メモリセル２８が設け
られている。したがって、図４の単位メモリセル２８は
「デコード単位ブロック」と呼ぶことができる。なお、
単位メモリセル２８の具体的な構成については図５およ
び図６を参照して後に詳しく説明する。

【００５２】次に、選択信号ＢＳ₁ 〜ＢＳ₈ はバンク選
択信号ないしはブロックセレクタ等と呼ばれている信号
である。上述したように、ワード線活性化信号Ｗ₁ 〜Ｗ
_n の何れかを有効化すると、これに対応したドライバで
駆動される４本のワード線（つまり２組のワード線ルー
プ）に接続された８個のメモリセルが単位メモリセル２
８内で同時に選択される。こうしたことから、選択信号
ＢＳ₁ 〜ＢＳ₈ の何れかのみを有効にして、同時に選択
された８個のメモリセルのうちの何れか１個のメモリセ
ルだけを選択する。

【００５３】なお、図示した以外の単位メモリセルを選
択する場合には、単位メモリセル２８へ供給される選択
信号ＢＳ₁ 〜ＢＳ₈ を全て無効化（“Ｌ”レベル）す
る。また、図示した以外の単位メモリセルには図４に示
した選択信号ＢＳ₁ 〜ＢＳ₈ およびワード線活性化信号
Ｗ₁ 〜Ｗ_n とは異なる選択信号，ワード線活性化信号が
供給される。

【００５４】また、図示した以外の構成として、例えば
選択信号ＢＳ₃ 〜ＢＳ₆ を跨ぐようにワード線ループを
形成するようにしても良い。ただし、このようにすると
選択信号を跨ぐ配線のためにワード線とは別の配線層を
用いねばならず、それにはコンタクトを設ける必要があ
ることから、それだけ面積が増えてしまう。したがっ
て、図４に示したように選択信号を跨ぐことなく隣接す
る２つのブロック内でワード線ループを形成することが
望ましい。それによって、コンタクトを用いずにワード
線ループを同一の配線層で形成できるほか、ワード線を
遠端側で折り返すための配線長も最短にできるため、配
線のための面積が最小となる最適配置にすることができ
る。

【００５５】（３）ＮＡＮＤ型メモリセル 次に、単位メモリセル２８の具体的構成として２種類の
構成例を説明する。まず、図５はメモリセルが縦積みさ
れたＮＡＮＤ型のメモリセル構造を採用したＲＯＭであ
る。なお、同図では単位メモリセルとワード線だけを抽
出して描いており、しかも単位メモリセル内の１本のビ
ット線に関連した構成のみを図示してある。また、同図
では図４に示したドライバ２５₁ 〜２５_n および２６₁
〜２６₈の図示を全て省略してある。

【００５６】ここで、上述したように単位メモリセルは
隣接する４個のブロック３１₁ 〜３１₄ に細分化され
る。そしてまずブロック３１₁ の近傍に着目すると、各
ビット線は主ビット線３２とこれに接続された２本の副
ビット線３３_L1，３３_R1で構成されている。主ビット線
３２は、この主ビット線３２がメモリセルアレイ１１又
はＥＣＣメモリセルアレイ１２の何れにあるかに応じ
て、その上端がＹセレクタ１６又はＥＣＣ・Ｙセレクタ
１７の何れかに接続されている。なお、主ビット線３２
は主にアルミ配線層を用いて配線されており、副ビット
線３３_L1，３３_R1は主に拡散層によって形成されてい
る。

【００５７】次に、符号３４は主ビット線３２と副ビッ
ト線３３_L1，３３_R1を接続するためのアルミ配線層〜拡
散層間のコンタクトであって、コンタクト３５，３６も
このコンタクト３４と同様のものである。このほか、ワ
ード線ループ２７₁₁等のワード線ループの配線，およ
び，選択信号ＢＳ₁ 〜ＢＳ₈ を供給するブロック選択線
についてはゲートポリサイド配線だけを使用している。
なお、ＲＯＭではＲＡＭ等よりも製造原価を低減させる
ために、アルミ及びポリの配線層をそれぞれ１層だけ設
けるようにするのが一般的である。

【００５８】次に、ブロック３１₁ においてまず副ビッ
ト線３３_L1側に着目すると、コンタクト３４とグランド
との間には、トランジスタ（以下、Ｔｒと略記する）Ｑ
_L1，ＴｒＱ_L2、および、メモリセルＭ_Ln1 ，…，Ｍ
_L21 ，Ｍ_L11 をそれぞれ構成するｎＭＯＳ（金属酸化物
半導体）トランジスタが縦積みで配置されている。な
お、これらメモリセルのデータを作るには、プログラミ
ングすべきデータに応じて、セルトランジスタを常時オ
ンした状態とするか否かを決めてやれば良い。また、こ
の場合にセルトランジスタを常時オンさせるためには、
セルトランジスタに不純物をイオン注入してデプレッシ
ョン型のトランジスタにすれば良い。

【００５９】そしてまずＴｒＱ_L1はディプレッション型
のｎＭＯＳトランジスタである。したがって、そのゲー
ト端子には選択信号ＢＳ₁ が接続されているものの、選
択信号ＢＳ₁ のレベルによらずＴｒＱ_L1は常時オンとな
って動作には直接関係しない。なお、こうした構成とす
るのはビット線の本数とコンタクトの数を従来よりも減
らしてワード線方向（Ｘ軸方向）の集積化を図るためで
ある。また、図５ではディプレッション型であることが
一見して分かるように記号「Ｄ」を付してあり、「Ｄ」
が付記されていないトランジスタ（但し、セルトランジ
スタを除く）は何れもエンハンスメント型のｎＭＯＳト
ランジスタである。このことはこれ以降に参照する図面
でも同じである。

【００６０】次に、ＴｒＱ_L2はブロックセレクト用の選
択トランジスタである。つまり、選択信号ＢＳ₂ を
“Ｈ”レベルにしてＴｒＱ_L2をオンさせることで、副ビ
ット線３３_L1に接続されたメモリセルＭ_Ln1 ，…，Ｍ
_L21 ，Ｍ_L11 を主ビット線３２上に読み出すことができ
る。なお、これらメモリセルＭ_L11 〜Ｍ_Ln1 のゲート端
子には、各メモリセルを選択するためのワード線活性化
信号Ｗ₁ 〜Ｗ_n がそれぞれ供給されている。

【００６１】次に、副ビット線３３_R1側の構成は次の点
を除いて副ビット線３３_L1側と同じである。まず、副ビ
ット線３３_R1側のメモリセルと副ビット線３３_L1側のメ
モリセルが同時に読み出されないように、選択信号ＢＳ
₁ が供給されるＴｒＱ_R1をエンハンスメント型の選択ト
ランジスタとし、選択信号ＢＳ₂ が供給されるＴｒＱ _R2
をディプレッション型のトランジスタとしている。この
ため、選択信号ＢＳ₁を“Ｈ”レベルとすることによっ
て、メモリセルＭ_R11 〜Ｍ_Rn1 のデータを主ビット線３
２上に読み出すことが可能となる。

【００６２】そして、ブロック３１₂ の構成もブロック
３１₁ と同様である。すなわち、ブロック３１₁ の構成
をワード線と平行な直線を対称軸として鏡面対称にする
とともに、選択信号ＢＳ₁ ，ＢＳ₂ の代わりにそれぞれ
選択信号ＢＳ₃ ，ＢＳ₄ を供給すれば良い。なお正確に
言うと、鏡面対称としたままでは選択信号ＢＳ₃ ，ＢＳ
₄ の配置が選択信号ＢＳ₁ ，ＢＳ₂ の配置と逆になる
が、選択信号ＢＳ₃ と選択信号ＢＳ₄ を入れ替えても良
く、そうすることで両ブロックが完全な鏡面対称とな
る。このほか、ブロック３１₃ ，３１₄ の構成はブロッ
ク３１₁ ，３１₂ と同様であって、選択信号ＢＳ₁ 〜Ｂ
Ｓ₄ の代わりに選択信号ＢＳ₅ 〜ＢＳ₈ が供給されてい
る点が異なっている。

【００６３】ここで、ブロック３１₂ 内の副ビット線３
３_L2，３３_R2とブロック３１₃ 内の副ビット線３３_L3，
３３_R3は同一のコンタクト３５に接続されており、この
コンタクト３５を境にしてブロック３１₂ ，３１₃ が互
いに鏡面対称となっている。このことはブロック３１₁
及びブロック３１₄ も同様であって、これら各ブロック
の上方又は下方に位置するブロック（図示せず）との間
でコンタクト３４又はコンタクト３６を共有している。

【００６４】次に、ワード線に関しては図４に示したの
と同様のレイアウトである。例えばワード線ループ２７
₁₁は、水平方向に走る２本の隣接ワード線（従来構成と
同じ）とこれら両ワード線の接続のために垂直方向に走
る配線とから構成されており、ちょうどワード線ループ
の右端のところで折り返された形になっている。そし
て、同心状に配置されたｎ本のワード線ループが、隣接
するコンタクトとコンタクトとの間を単位として繰り返
し配置されてゆくことになる。

【００６５】次に、上記構成において、例えばブロック
３１₂ 内にあるメモリセルＭ_R22 のデータを読み出す場
合の動作について以下に説明する。まず、ワード線活性
化信号Ｗ₁ 〜Ｗ_n のうち、読み出し対象のメモリセルに
供給されるワード線活性化信号Ｗ₂ のみを“Ｌ”レベル
とし、これ以外のワード線活性化信号を全て“Ｈ”レベ
ルとする。これと同時に、選択信号ＢＳ₁ 〜ＢＳ₈ のう
ち、読み出し対象のメモリセルが存在する副ビット線上
の選択トランジスタに供給される選択信号ＢＳ ₃ のみを
“Ｈ”レベルとし、これ以外の選択信号を全て“Ｌ”レ
ベルとする。なお、図５に示した以外の各単位メモリセ
ルへ供給される選択信号およびワード線活性化信号は何
れも“Ｌ”レベルにしておく。このほか、主ビット線３
２を含めた主ビット線の各々に対して所定の正電圧を印
加しておく。

【００６６】これらの設定によって、ブロック３１₁ 〜
３１₄ 内のブロック選択トランジスタのうちのＴｒＱ_R3
のみがオンとなり、これ以外のブロック選択トランジス
タが全てオフとなる。なお、このＴｒＱ_R3と直列接続さ
れたＴｒＱ_R4を含めて、全てのデプレッション型トラン
ジスタは選択信号ＢＳ₁ 〜ＢＳ₈ によらず常にオンとな
る。以上によって、副ビット線３３_R2を除いた７本の副
ビット線は、いずれもブロック選択トランジスタがオフ
となって主ビット線３２から切り離される。一方、ブロ
ック３３₁ 〜３３₄ 内のメモリセルのうち、ワード線活
性化信号Ｗ₂ が供給されるメモリセルＭ_L21 ，Ｍ_R21 ，
Ｍ_L22 ，Ｍ_R22 ，Ｍ_L23 ，Ｍ_R23 ，Ｍ_{L2 4} ，Ｍ_R24 を除
く全てのメモリセルは、各メモリセルがデプレッション
型になっているかどうかに依らずオンとなる。

【００６７】以上から、副ビット線３３_R2に着目すると
ＴｒＱ_R3，ＴｒＱ_R4，メモリセルＭ _R12 ，Ｍ_R32 （図示
省略）〜Ｍ_Rn2 の全てがオンとなる。このため、メモリ
セルＭ_R22 に不純物がイオン注入されてデプレッション
型のトランジスタになっていれば、当該メモリセルＭ
_R22 は常時オンとなる。したがって、主ビット線３２か
らコンタクト３５を経たのち、副ビット線３３_R2を形成
している拡散層からＴｒＱ_R4，ＴｒＱ_R3，メモリセルＭ
_Rn2 ，…，Ｍ_R22 ，Ｍ_R12 を通じてグランドまでの経路
を電流が流れる。

【００６８】これに対し、メモリセルＭ_R22 がディプレ
ッション型のトランジスタとなっていない場合には、自
身のゲート端子に供給されるワード線活性化信号Ｗ₂ が
“Ｌ”レベルであることからメモリセルＭ_R22 はオフと
なり、上記経路には電流が流れなくなる。こうしたこと
から、図３に示したＹセレクタ１６又はＥＣＣ・Ｙセレ
クタ１７を通じて、センスアンプ１８又はセンスアンプ
１９が主ビット線３２に電流が流れるか否かをセンスす
れば、メモリセルＭ_R22 のデータを検知することができ
る。

【００６９】以上の動作において、メモリセルＭ_R22 が
属しているブロック３１₂ 内のワード線ループのうち、
このメモリセルＭ_R22 が接続されているワード線ループ
２７ ₂₁以外のワード線ループ（例えばワード線ループ２
７₁₁）において、副ビット線３３_R2よりもドライバ２５
₂ （図４を参照）の出力端に近い箇所（例えば図５に示
した×点）でリーク又は断線が発生しているものとす
る。ここで、この場合はメモリセルＭ_R22 の読み出しを
行うのであるから、メモリセルＭ_R22 を除いて副ビット
線３３_R2上の全てのメモリセルはオンとなっていなけれ
ばならない。

【００７０】ところが、従来の半導体記憶装置のように
ワード線の遠端側が開放されていて、本実施形態による
ワード線ループ２７₁₁のように折り返しが無いと、ワー
ド線活性化信号Ｗ₁ が“Ｈ”レベルであっても×点より
遠端側にあるメモリセルＭ_{L1 2} ，Ｍ_R12 のゲート端子に
印加される電圧は閾値電圧を下回ってしまい、これらメ
モリセルは何れもオフになる。

【００７１】すると、メモリセルＭ_R22 がデプレッショ
ン型となっていない場合において、本来であれば上記経
路を電流が流れるはずであるにも拘わらず、ワード線不
良によってメモリセルＭ_R12 がオフになってしまってい
るために、上記経路へ電流が流れなくなってしまう。こ
のため、センスアンプはメモリセルＭ_R22 の真のデータ
とは正反対のデータを検知してしまうことになる。

【００７２】これに対し、本実施形態ではワード線ルー
プ２７₁₁を形成しているため、ワード線活性化信号Ｗ₁
に与えられた“Ｈ”レベルが、メモリセルＭ_L11 ，Ｍ
_R11 の各ゲート端子を通じてワード線ループ２７₁₁の遠
端側からメモリセルＭ_R12 及びメモリセルＭ_L12 の各ゲ
ート端子に印加される。このため、メモリセルＭ_R12 の
ゲート端子は閾値電圧以上となってオンするようにな
り、メモリセルＭ_R22 がデプレッション型でない場合に
も上記経路に電流が流れて正しいデータの読み出しを行
うことができる。

【００７３】なお、メモリセルＭ_R22 以外のメモリセル
のデータを読み出す場合も上記と同様である。要する
に、ワード線活性化信号Ｗ₁ 〜Ｗ_n のうち、読み出し対
象のメモリセルに接続されたワード線活性化信号だけを
“Ｌ”レベルにするとともに、選択信号ＢＳ₁ 〜ＢＳ₈
のうち、読み出し対象のメモリセルを含む副ビット線上
のブロック選択トランジスタに供給される選択信号だけ
を“Ｈ”レベルにすれば良い。

【００７４】（４）ＮＯＲ型メモリセル 次に、図６を参照してＮＯＲ型のメモリセル構造を採用
したＲＯＭへの適用例について説明する。図６では図５
に準じた構成要素のみを描いてあり、ワード線活性化信
号，選択信号およびワード線ループについては図５と全
く同じである。また、単位メモリセルがデコード単位ブ
ロックに相当する４個のバンク４１₁ 〜４１₄ に細分化
されていることも同様である。なお、ＮＡＮＤ型で「ブ
ロック」と呼んでいたものをＮＯＲ型では「バンク」と
呼ぶのが通例であるため、本明細書でもこの用語に従っ
ている。ちなみに、ここに言う「バンク」はＳＤＲＡＭ
（同期式ダイナミックＲＡＭ）などで用いられているバ
ンクの概念とは異なるものである。

【００７５】そしてまずバンク４１₁ の近傍に着目する
と、個々のビット線は主ビット線４２とこれに接続され
た副ビット線４３₁ で構成されている。主ビット線４２
は図５に示した主ビット線３２と同様のものであって、
主にアルミ配線層を用いて配線されている。一方、副ビ
ット線４３₁ は主として埋め込み拡散層によって形成さ
れている。そして、符号４４は主ビット線４２と副ビッ
ト線４３₁ を接続するためのアルミ配線層〜埋め込み拡
散層間のコンタクトである。また、コンタクト４５，４
６もこのコンタクト４４と同様のものである。

【００７６】次に、バンク４１₁ の内部に着目すると、
副ビット線４３₁ の左右にはそれぞれｎ個のメモリセル
が配置されており、より具体的にはその左側にメモリセ
ルＭ _L11 〜Ｍ_Ln1 が配置され、右側にメモリセルＭ_R11
〜Ｍ_Rn1 が配置されている。そして、各メモリセルのゲ
ート端子にはワード線活性化信号Ｗ₁ 〜Ｗ_n がそれぞれ
供給され、副ビット線４３₁ を挟んで左右に配置された
２個のメモリセルが同時に選択されるようになってい
る。また、各メモリセルのドレイン端子は副ビット線４
３₁ に接続されている。

【００７７】さらに、左側にあるメモリセルの各ソース
端子は、バンク選択用トランジスタであるＴｒＱ₁ を介
してグランドに共通接続されている。同様にして、右側
のメモリセルの各ソース端子は、バンク選択用トランジ
スタであるＴｒＱ₂ を介してグランドに共通接続されて
いる。なお、ＴｒＱ₁ ，ＴｒＱ₂ はゲート端子に供給さ
れる選択信号ＢＳ₁ ，ＢＳ₂ によって選択され、それぞ
れ副ビット線４３₁ の左側，右側に配置されたメモリセ
ルの読み出しを行うために使用される。ちなみに、メモ
リセルのデータを作るには、ワード線活性化信号に
“Ｈ”レベルを印加したときにメモリセルがオンするか
オフするかをデータに応じて変えてやれば良い。そのた
めには、セルトランジスタに不純物をイオン注入するこ
とで、ワード線活性化信号に印加される“Ｈ”レベルよ
りもセルトランジスタの閾値電圧を高くあるいは低く調
整すれば良い。

【００７８】そして、バンク４１₂ 〜４１₄ の構成は何
れもバンク４１₁ の構成と同様であるとともに、ＮＡＮ
Ｄ型のＲＯＭにおけるブロック３１₁ 〜３１₄ と全く同
様にしてこれらバンク４１₂ 〜４１₄ が配置されてい
る。このため、バンク４１₂ 内の副ビット線４３₂ とバ
ンク４１₃ 内の副ビット線４３₃ は同一のコンタクト４
５に接続されており、このコンタクト４５を境にしてバ
ンク４１₂ ，４１₃ が鏡面対称となっている。また、こ
のことはバンク３１₁ 及びバンク３１₄ についても同様
であって、これらバンクの上方又は下方にそれぞれ位置
するバンク（図示せず）との間でコンタクト４４又はコ
ンタクト４６を共有している。

【００７９】上記構成において、例えばバンク４１₂ 内
にあるメモリセルＭ_L22 のデータを読み出す場合の動作
について以下に説明する。この場合には、ワード線活性
化信号Ｗ₁ 〜Ｗ_n のうち、メモリセルＭ_L22 が接続され
たワード線活性化信号Ｗ₂ のみを“Ｈ”レベルとしてこ
れ以外のワード線活性化信号を全て“Ｌ”レベルとす
る。つまり、ワード線活性化信号に与えるレベルがＮＡ
ＮＤ型の場合と比べるとちょうど逆になる。

【００８０】これと同時に、選択信号ＢＳ₁ 〜ＢＳ₈ の
うち、メモリセルＭ_L22 が接続されたブロック選択用ト
ランジスタに供給される選択信号ＢＳ₃ のみを“Ｈ”レ
ベルとし、これ以外の選択信号を全て“Ｌ”レベルとす
る。なお、図６に示した以外の各単位メモリセルに供給
される選択信号およびワード線活性化信号を何れも
“Ｌ”レベルにしておくこと、および、主ビット線４２
を含む個々の主ビット線に対して所定の正電圧を印加し
ておくことはＮＡＮＤ型の場合と同じである。

【００８１】以上によって、バンク４１₁ 〜４１₄ 内の
バンク選択用トランジスタのうち、選択信号ＢＳ₃ が供
給されるＴｒＱ₃ のみがオンとなってこれ以外のバンク
選択用トランジスタが全てオフする。このため、メモリ
セルＭ_L12 ，Ｍ_L22 ，…，Ｍ _Ln2 を除く全てのメモリセ
ルのソース端子は、対応するバンク選択用トランジスタ
によってグランドから切り離される。このほか、“ワー
ド線活性化信号Ｗ₂ が供給されていない全てのメモリセ
ルは、それらのゲート端子に“Ｌ”レベルが与えられる
ので何れもオフとなる。

【００８２】このようにしてメモリセルＭ_L22 に対応し
た経路にだけ電流が流れうる状態となる。そして、メモ
リセルＭ_L22 の閾値電圧がワード線活性化信号Ｗ₂ の
“Ｈ”レベル以下になっていれば、このメモリセルＭ
_L22 はオンとなる。その結果、主ビット線４２からコン
タクト４５を経たのち、副ビット線４３₂ を形成してい
る埋め込み拡散層からメモリセルＭ_L22 およびＴｒＱ₃
を通じてグランドまでの経路を電流が流れることにな
る。

【００８３】これに対し、メモリセルＭ_L22 の閾値電圧
がワード線活性化信号Ｗ₂ の“Ｈ”レベルよりも高く設
定されていれば、メモリセルＭ_L22 がオフして上記経路
に電流は流れなくなる。こうしたことから、ＮＡＮＤ型
の場合と同様にして、センスアンプ１８又はセンスアン
プ１９が主ビット線４２に電流が流れるかどうかをセン
スすることで、メモリセルＭ_L22 のデータを検知できる
ようになる。

【００８４】以上の動作において、メモリセルＭ_L22 の
ゲート端子との接続点よりもドライバ２５₂ （図４を参
照）の出力端に近いワード線上（例えば図６に示した×
点）でリーク又は断線が発生しているものとする。そう
した場合、従来の半導体記憶装置のようにワード線の遠
端が開放されていると、ワード線活性化信号Ｗ₂ が
“Ｈ”レベルであっても、×点より遠端側にあるメモリ
セルＭ_L22 及びＭ_R22 のゲート端子に印加される電位は
閾値電圧を下回ってしまう。

【００８５】このため、メモリセルＭ_L22 の閾値電圧が
ワード線活性化信号Ｗ₂ に与えられる“Ｈ”レベルより
も高く設定されていない場合、本来であればメモリセル
Ｍ_{L2 2} がオンとなって上記経路に電流が流れるはずにも
拘わらず、ワード線不良によってメモリセルＭ_L22 がオ
フとなってしまって上記経路に電流が流れなくなる。こ
のため、センスアンプはメモリセルＭ_L22 のデータとは
正反対のデータを検知してしまうことになる。

【００８６】これに対し、本実施形態ではワード線ルー
プ２７₂₁を形成しているため、ワード線活性化信号Ｗ₂
として与えられた“Ｈ”レベルの電位が、メモリセルＭ
_L21，Ｍ_R21 の各ゲート端子の近傍を通ってワード線ル
ープ２７₂₁の遠端側からメモリセルＭ_R22 及びメモリセ
ルＭ_L22 の各ゲート端子に印加される。これによって、
メモリセルＭ_L22 の閾値電圧がワード線活性化信号Ｗ₂
の“Ｈ”レベル以下に設定されていれば、メモリセルＭ
_L22 がオンとなることで上記経路に電流が流れて正しい
データの読み出しが行えるようになる。

【００８７】なお、メモリセルＭ_L22 以外のメモリセル
のデータを読み出す場合も上記と同様である。要する
に、ワード線活性化信号Ｗ₁ 〜Ｗ_n のうち、読み出し対
象のメモリセルに接続されたワード線活性化信号だけを
“Ｈ”レベルにするとともに、選択信号ＢＳ₁ 〜ＢＳ₈
のうち、読み出し対象となっているメモリセルのソース
端子が接続されたバンク選択用トランジスタへ供給する
選択信号だけを“Ｈ”レベルにすれば良い。

【００８８】（５）レイアウト 次に、配線パターンのレイアウトについて２つの例を挙
げて説明する。まず図７は、Ｘデコーダ１３（図３を参
照）側から供給されるワード線活性化信号の配線と単位
メモリセル２８側に供給される２組のワード線活性化信
号の配線が、各組についてそれぞれコンタクト“１個”
で接続されているレイアウト例である。しかも図７は、
図４に示した構成のうち、ドライバ２５₁ 〜２５_n 及び
ドライバ２６₁ 〜２６₈ の出力端から単位メモリセル２
８の入力端までを抽出してそのレイアウトを示したもの
である。したがって、図７では左端がＸデコーダ１３側
であって右端が単位メモリセル２８側である。

【００８９】ここで、Ｘデコーダ１３側における選択信
号ＢＳ₁ 〜ＢＳ₈ の並び、および、単位メモリセル２８
側における選択信号ＢＳ₁ 〜ＢＳ₈ とワード線活性化信
号Ｗ ₁ 〜Ｗ_n の並びは、図４に示した並びと全く同じで
ある。これに対し、Ｘデコーダ１３側におけるワード線
活性化信号Ｗ₁ 〜Ｗ_n の並びは図４に示した並びと異な
っている。具体的には、選択信号ＢＳ₂ と選択信号ＢＳ
₃ の間には奇数番目のワード線活性化信号がＷ₁ ，Ｗ
₃ ，…，Ｗ_n-1 （Ｗ₃ 及びＷ_n-1 は図示を省略）の順に
入力され、選択信号ＢＳ₆ と選択信号ＢＳ₇ の間には偶
数番目のワード線活性化信号がＷ_n ，…，Ｗ₄ ，Ｗ₂
（Ｗ₄ は図示を省略）の順に入力される。

【００９０】そして、Ｘデコーダ１３側から供給される
選択信号ＢＳ₁ 〜ＢＳ₈ の各々は、アルミ配線５１₁ 〜
５１₈ でそれぞれコンタクト５２₁ 〜５２₈ まで配線さ
れている。また、コンタクト５２₁ 〜５２₈ から単位メ
モリセル２８の入力端まではそれぞれゲートポリ配線５
３₁ 〜５３₈ で配線されている。一方、ワード線活性化
信号について見ると、単位メモリセル２８側に向かうワ
ード線ループ５４₁₁〜５４_n1は、ゲートポリ配線５３₂
とゲートポリ配線５３₃ で挟まれた領域内において、矩
形状のループで同心状に配置されている。もっとも、図
７では矩形ループの左端にある折り返し部分の近傍だけ
を示してある。また、ワード線活性化信号５４₁₂〜５４
_n2はワード線活性化信号５４₁₁〜５４_n1と全く同様にレ
イアウトされている。そして、ゲートポリ配線５４₁₁〜
５４_n1及び５４₁₂〜５４_n2の折り返し部分（つまり、図
中を垂直方向に走る配線）には、それぞれコンタクト５
５ ₁₁〜５５_n1及び５５₁₂〜５５_n2が打たれている。

【００９１】他方、Ｘデコーダ１３側から供給されるワ
ード線活性化信号は、上下２組のワード線ループを互い
に接続するように配線される。すなわち、ワード線活性
化信号Ｗ₁ に関しては、アルミ配線５６₁ が水平方向に
右方へ延びてから、コンタクト５５₁₁及びコンタクト５
５₁₂の配置されている位置で時計方向に９０度屈曲し、
垂直方向に下方へ延びてコンタクト５５₁₁でゲートポリ
配線５４₁₁と接続したのち、さらに垂直方向に下方へ延
びてコンタクト５５₁₂でゲートポリ配線５４₁₂と接続し
ている。

【００９２】次に、ワード線活性化信号Ｗ₂ に関して
は、アルミ配線５６₂ が水平方向に右方へ延びてから、
コンタクト５５₂₁及びコンタクト５５₂₂の配置されてい
る位置で反時計方向に９０度屈曲し、垂直方向に上方へ
延びてコンタクト５５₂₂でゲートポリ配線５４₂₂と接続
したのち、さらに垂直方向に上方へ延びてコンタクト５
５₂₁でゲートポリ配線５４₂₁と接続している。また、例
えばワード線活性化信号Ｗ_n に関しては、アルミ配線５
６_n が水平方向に右方へ延びてから、コンタクト５５_n1
及びコンタクト５５_n2の配置されている位置で９０度屈
曲するとともにコンタクト５５_n2でゲートポリ配線５４
_n2と接続したのち、垂直方向に上方へ延びてコンタクト
５５_n1でゲートポリ配線５４_n1と接続している。

【００９３】次に、図８は、Ｘデコーダ１３側から供給
されるワード線活性化信号の配線と単位メモリセル２８
側に供給される２組のワード線活性化信号の配線が、各
組についてそれぞれコンタクト“２個”で接続されてい
るレイアウト例である。図８では図７に示したものと同
じ配線については同一の符号を付してある。またこの図
８においても、左端がＸデコーダ１３側であって右端が
単位メモリセル２８側である。

【００９４】ここで、Ｘデコーダ１３側における選択信
号ＢＳ₁ 〜ＢＳ₈ の並び、および、単位メモリセル２８
側における選択信号ＢＳ₁ 〜ＢＳ₈ とワード線活性化信
号Ｗ ₁ 〜Ｗ_n の並びは、図７に示した並びと全く同じで
ある。これに対し、Ｘデコーダ１３側におけるワード線
活性化信号Ｗ₁ 〜Ｗ_n の並びは図７に示した並びと異な
っている。すなわち、選択信号ＢＳ₂ と選択信号ＢＳ₃
の間には奇数番目のワード線活性化信号が図７とは逆に
Ｗ_n-1 ，…，Ｗ₃ ，Ｗ₁ （Ｗ_n-1 は図示省略）の順に入
力されており、選択信号ＢＳ₆ と選択信号ＢＳ₇ の間に
は偶数番目のワード線活性化信号が図７とは逆にＷ₂ ,
…，Ｗ_n の順に入力されている。

【００９５】そして、Ｘデコーダ１３側から供給される
選択信号ＢＳ₁ 〜ＢＳ₈ は、図７と同様にアルミ配線５
１₁ 〜５１₈ でそれぞれコンタクト５２₁ 〜５２₈ まで
配線される。また、コンタクト５２₁ 〜５２₈ から単位
メモリセル２８までについても、図７と同様にそれぞれ
ゲートポリ配線６１₁ 〜６１₈ で配線されている。ただ
し、このレイアウト例では後述するコンタクト６４_n1，
６５_n1，６４_n2，６５ _n2を配置しているため、これらコ
ンタクトを配置するのに必要な面積分だけ、ゲートポリ
配線６１₁ 〜６１₈ をこれらコンタクトの近傍で迂回さ
せている。

【００９６】次に、ワード線活性化信号について説明す
ると、単位メモリセル２８側に向かうワード線ループ
は、電気的には矩形ループで同心状に配線されているも
のの、物理的には同一の配線層でループを形成している
わけではない。すなわち、図７ではワード線ループがゲ
ートポリ配線層だけで配線されていたのに対し、図８で
は図７に示した個々のワード線ループにおける左端の折
り返し部分がアルミ配線で置き換えられている。換言す
ると、各ワード線ループは、水平方向に走る２本のゲー
トポリ配線とこれらゲートポリ配線の左端を接続するた
めに垂直方向に走る１本のアルミ配線とで形成されてい
る。

【００９７】このため、ゲートポリ配線６１₂ 〜６１₃
で挟まれた領域では、ゲートポリ配線６２_n1〜６２₁₁，
６３₁₁〜６３_n1がこの順で水平方向に走っている。同様
にして、ゲートポリ配線６１₆ 〜６１₇ で挟まれた領域
では、ゲートポリ配線６２_n2〜６２₁₂，６３₁₂〜６３_n2
がこの順で水平方向に走っている。そして、これらゲー
トポリ配線６２_n1〜６２₁₁，６３₁₁〜６３_n1，６２_n2〜
６２₁₂，６３₁₂〜６３ _n2の左端にはそれぞれコンタクト
６４_n1〜６４₁₁，６５₁₁〜６５_n1，６４_n2〜６４₁₂，６
５₁₂〜６５_n2が打たれている。

【００９８】一方、Ｘデコーダ１３側から供給されるワ
ード線活性化信号は、上下２組からなる４本のワード線
を各組毎に左端で接続するように配線される。すなわ
ち、ワード線活性化信号Ｗ₁ に関しては、アルミ配線６
６₁ が水平方向に右方へ延びてから、コンタクト６
４₁₁，６５₁₁，６４₁₂，６５₁₂の配置されている位置で
上下方向にそれぞれ９０度屈曲してＴ字状の配線とな
る。そして、垂直方向に上方へ延びる配線はコンタクト
６５₁₁でゲートポリ配線６３₁₁と接続したのち、さらに
垂直方向に上方へ延びてコンタクト６４₁₁でゲートポリ
配線６２₁₁と接続している。

【００９９】こうした配線とすることで、ゲートポリ配
線６２₁₁，ゲートポリ配線６３₁₁，アルミ配線６６₁ ，
コンタクト６４₁₁，コンタクト６５₁₁による電気的なル
ープが形成される。また、垂直方向に下方へ延びるアル
ミ配線６６₁ の配線は、コンタクト６４₁₂でゲートポリ
配線６２₁₂と接続したのち、さらに垂直方向に下方へ延
びてコンタクト６５₁₂でゲートポリ配線６３₁₂と接続し
て、ワード線活性化信号Ｗ₁ の電気的なループが同様に
形成される。

【０１００】これ以外の奇数側のワード線活性化信号も
ワード線活性化信号Ｗ₁ と同様であって、配線の引き回
し方がワード線活性化信号Ｗ₁ と異なっているだけであ
る。例えばワード線活性化信号Ｗ₃ に関しては、アルミ
配線６６₃ が水平方向に右方へ延びてから、反時計方向
に９０度屈曲して垂直方向に上方へ延び、コンタクト６
４₃₁が配置された位置で時計方向に９０度屈曲して水平
方向に右方へコンタクト６４₃₁まで延びてゲートポリ配
線６２₃₁と接続したのち、時計方向に９０度屈曲して垂
直方向に下方へ延びてゆき、コンタクト６５₃₁，６
４₃₂，６５₃₂で順次ゲートポリ配線６３₃₁，６２₃₂，６
３₃₂と接続する。

【０１０１】一方、偶数側のワード線活性化信号Ｗ₂ に
関しては、アルミ配線６６₂ を上述したアルミ配線６６
₃ とほぼ鏡面対称にレイアウトしている。すなわち、ま
ず水平方向に右方へ延びてから、時計方向に９０度屈曲
して垂直方向に下方へ延び、コンタクト６５₂₂が配置さ
れた位置で反時計方向に９０度屈曲して水平方向に右方
へコンタクト６５₂₂まで延びてゲートポリ配線６３₂₂と
接続したのち、反時計方向に９０度屈曲して垂直方向に
上方へ延びてゆき、コンタクト６４₂₂，６５₂₁，６４₂₁
で順次ゲートポリ配線６２₂₂，６３₂₁，６２₂₁と接続す
る。

【０１０２】これ以外の偶数側ワード線活性化信号とし
て、例えばワード線活性化信号Ｗ_nに関しては、コンタ
クト６５_n2まで水平方向に右方へ延びてゲートポリ配線
６３ _n2と接続したのち、反時計方向に９０度屈曲して垂
直方向に上方へ延び、コンタクト６４_n2，６５_n1，６４
_n1で順次ゲートポリ配線６２_n2，６３_n1，６２_n1と接続
する。以上のようにすることで、奇数側のワード線活性
化信号と同じく、各ワード線活性化信号について２組の
電気的なワード線ループが形成され、これら２組のワー
ド線ループが垂直方向に走るアルミ配線で接続される。

【０１０３】なお、図７のレイアウトと図８のレイアウ
トを対比すると、図８のレイアウトではワード線ループ
１本当たり２個のコンタクトを配置しているが、図７の
レイアウトではその半分で済み、ワード線ループ１本当
たり１個のコンタクトを配置すれば良い。したがって、
図７のレイアウトはコンタクト数を減らせる点で優位で
あるとともに、コンタクトを配置する分だけ面積的にも
有利になる。このほかにも、図８のレイアウトではアル
ミ配線６６₂ やアルミ配線６６₃ を上述したように屈曲
させているが、こうした屈曲は図７には存在しない。こ
こで、アルミ配線の最小線幅はゲートポリ配線の最小線
幅よりも太いことから、図７のレイアウトによれば図８
のレイアウトに比べて垂直方向に多少小さくすることが
できる。

【０１０４】さらに、水平方向に関しても図８のレイア
ウトではアルミ配線６６₂ ，６６₃のような折り込みが
必要となるのに対して、図７ではこうした折り込みは存
在しない。このため、図７のレイアウトによれば図８の
レイアウトに比べて水平方向にも多少小さくすることが
できる。一方、図８のレイアウトにおける優位点として
は、上下にそれぞれ配置したワード線群の間を低抵抗の
金属配線で接続しているため、ドライバ１と近端のメモ
リセルまでの抵抗を最小限にすることができる。この結
果、ワード線の長さを図７のレイアウトよりも長くする
ことが可能となり、これに接続するメモリセルの数を増
やすことができる。また、図８のレイアウトによれば、
リークした位置までの抵抗値が小さくなるためリーク位
置における電圧降下が少なくなる。このため、読み出し
不能なメモリセルの数が図７のレイアウトよりも少なく
なって歩留まりを向上できるというメリットもある。

【０１０５】次に、図９は図５に示したＮＡＮＤ型メモ
リセル構造のＲＯＭについて、図７に示したレイアウト
の右端より先のレイアウトを示したものである。このた
め、図９では図５又は図７に示したものと同じ構成要素
・信号名に同一の符号を付している。また、図９では図
５に示した構成のうち、コンタクト３４〜コンタクト３
５の間だけを抽出しているが、コンタクト３５〜コンタ
クト３６の間のレイアウトも図９と同様である。

【０１０６】まず、図９に示した記号Ｄ，ＭＣ，ＳＴは
それぞれ図５の説明で言及したディプレッション型のト
ランジスタ，メモリセル，ブロック選択用トランジスタ
を表している。次に、アルミ配線７１は図５に示した主
ビット線３２の配線パターンである。また、拡散層７２
は図５に示した副ビット線３３_L1，３３_R1を形成してお
り、図示したように垂直方向に延びる梯子状のパターン
と当該パターンの中央付近で左右に延びるパターンとで
構成されている。

【０１０７】そして、梯子状のパターンを構成している
横木部分のうち、選択線ＢＳ₁ の上方および選択線ＢＳ
₄ の下方に位置する部分には、アルミ配線７１（主ビッ
ト線）と拡散層７２（副ビット線）を接続するためのコ
ンタクト３４，３５がそれぞれ打たれている。次に、符
号７３はグランドに接続されたアルミ配線であって、中
央付近で左右に延びる拡散層７２のパターンと直交する
ように垂直方向に走っている。そして、アルミ配線７３
が拡散層７２と交差する位置にはこれら配線層を互いに
接続するためのコンタクト７４が打たれている。

【０１０８】次に、図７にも示したゲートポリ配線５４
₁₁，５４₂₁，…，５４_n1は、水平方向に延びる拡散層７
２のパターンを境にして上下に鏡面対称となっている。
そして、これらのゲートポリ配線の左端部分は図７に示
したゲートポリ配線５４₁₁，５４₂₁，…，５４_n1の右端
部分とつながっており、これらが同心状に配置された矩
形状のワード線ループを形成している。このほか、ゲー
トポリ配線５３₁ 〜５３₄ は選択信号ＢＳ₁ 〜ＢＳ₄ を
供給するためのパターンであって、それらの左端が図７
に示したゲートポリ配線５３₁ 〜５３₄ の右端につなが
っている。

【０１０９】なお、図６に示したＮＯＲ型のメモリセル
構造に関してはそのレイアウトを特に図示していない
が、本発明の特徴であるワード線ループのレイアウト
は、ＮＯＲ型のメモリセル構造の場合も図９に示したも
のと同じである。以上のように、本実施形態では既にあ
るメモリセルアレイ内のワード線を利用して、ワード線
の近端側および遠端側の２方向から当該ワード線をドラ
イブしている。このため、ワード線不良によるメモリセ
ルの読み出し不能を解消することができる。また、ワー
ド線の遠端側における折り返しのための配線以外に余分
な配線を全く必要としないため、わずかの面積増加でワ
ード線不良を救済することが可能となる。

【０１１０】〔第２実施形態〕本実施形態による半導体
記憶装置は本発明をＤＲＡＭへ適用したものであって、
図１０にその全体構成のブロック図を示してある。同図
において、Ｘデコーダ８１はアドレスＡＤ中のロウアド
レスをデコードして、ｍ本のワード線ＷＬ₀ 〜ＷＬ_m-1
のうちの何れかのワード線を駆動して活性化させる。な
お、これらワード線ＷＬ₀ ，ＷＬ₁ ，…，ＷＬ_m-1 はそ
れぞれロウアドレスが“０”，“１”，…，“ｍ−１”
のときに活性化される。

【０１１１】以上についてさらに詳述すると、Ｘデコー
ダ８１は隣接する２本のワード線の何れかを駆動するｐ
個のドライバ８２₀ 〜８２_p-1 を備えている。なお、説
明を簡単にするためにワード線の本数ｍを２の倍数と考
えると、ドライバの個数ｐは（ｍ／２）となる。そし
て、各ドライバは反転出力及び非反転出力を備えてお
り、アドレスＡＤの最下位ビットＡＤ₀ を除くビットを
プリデコードして得られるプリデコード信号とアドレス
ＡＤの最下位ビットＡＤ₀ が入力される。

【０１１２】ここで、例えばプリデコード信号ＰＤＣ₀
は、アドレスＡＤの最下位ビットを除いた値が“０”
（つまりアドレスＡＤが“０”又は“１”）のときに
“Ｈ”レベルとなり、さもなくば“Ｌ”レベルとなる。
そしていまプリデコード信号ＰＤＣ₀ として“Ｈ”レベ
ルが入力された場合を考える。この場合、ドライバ８２
₀は最下位ビットＡＤ₀ の値が“０”Ｂ（“Ｂ”は２進
数を意味する）であれば、反転出力に接続されたワード
線ＷＬ₀ を活性化させて非反転出力に接続されたワード
線ＷＬ₁ は非活性にする。一方、最下位ビットＡＤ₀ の
値が“１”Ｂであれば、ドライバ８２₀ はワード線ＷＬ
₀ を非活性にしてワード線ＷＬ₁ を活性化させる。

【０１１３】他方、プリデコード信号ＰＤＣ₀ として
“Ｌ”レベルが入力された場合であるが、これはドライ
バ８２₀ 以外の他のドライバによって駆動されるワード
線が活性化されることを意味する。このため、ドライバ
８２₀ は最下位ビットＡＤ₀ の値によらずワード線ＷＬ
₀ ，ＷＬ₁ をともに非活性にする。これ以外のプリデコ
ード信号も同様であって、例えばプリデコード信号ＰＤ
Ｃ_p-1 はアドレスＡＤが“ｍ−２”又は“ｍ−１”のと
きに“Ｈ”レベルとなる。そしてプリデコード信号ＰＤ
Ｃ_p-1 が“Ｈ”レベルの場合、ドライバ８２_p-1 は最下
位ビットＡＤ₀ が“０”又は“１”のときにそれぞれワ
ード線ＷＬ_m-2 又はワード線ＷＬ_m-1 だけを活性化させ
る。

【０１１４】次に、各ワード線上において、ｑ本のビッ
ト線ＢＬ₀ 〜ＢＬ_q-1 との交点の位置に存在する記号
「○」はメモリセルアレイ８４を構成する個々のメモリ
セルを表している。例えば、ワード線ＷＬ₀ 上にはビッ
ト線ＢＬ₀ 〜ＢＬ_q-1 との交点位置にそれぞれメモリセ
ル８５₀₀，８５₀₁，…，８５_0(q-2)，８５_0(q-1)が配置
されている。そして、これ以外の各ワード線についても
同様にしてメモリセルが配置されている。

【０１１５】次に、メモリセルアレイ８４を挟んでＸデ
コーダ８１と対向する位置（ワード線の遠端側）には、
ドライバ８２₀ に対応するように反転ドライバ８６₀ 及
び反転ドライバ８７₀ が配置されている。これらのう
ち、反転ドライバ８６₀ はワード線ＷＬ₁ 上でリーク又
は断線が発生した場合に、ドライバ８２₀ から見た遠端
側から不良箇所までのワード線ＷＬ₁ に対して電荷を供
給するためのものである。一方、反転ドライバ８７₀ は
ワード線ＷＬ₀ 上でリーク又は断線が発生した場合に、
ドライバ８２₀ から見た遠端側から不良箇所までのワー
ド線ＷＬ₀ に対して電荷を供給するためのものである。

【０１１６】そしてＸデコーダ８１から見た遠端側にお
いて、隣接するワード線ＷＬ₀ ，ＷＬ₁ を反転ドライバ
８６₀ ，８７₀ で折り返すことによって、第１実施形態
と同様にワード線をループ状に形成することができる。
そして、ドライバ８２₀ 以外の各ドライバについても反
転ドライバ８６₀ 及び反転ドライバ８７₀ と同様の機能
を持った反転ドライバを配置して、ワード線ループを形
成している。例えば、ドライバ８２_p-1 に対応するよう
に反転ドライバ８６_p-1 及び反転ドライバ８７ _p-1 が配
置される。なお、上述したように、プリデコード信号Ｐ
ＤＣ₀ 〜ＰＤＣ _p-1 が“Ｌ”となったときにそれぞれド
ライバ８２₀ 〜８２_p-1 は自身の駆動する２本のワード
線を非活性化させている。このことに対応して、例えば
プリデコード信号ＰＤＣ₀ が“Ｌ”となったときに、反
転ドライバ８６₀ 及び反転ドライバ８７₀ はともにその
出力を強制的に“Ｌ”にする。そして、この２つ以外の
反転ドライバも同様の構成となっている。

【０１１７】次に、Ｙデコーダ８８はアドレスＡＤ中の
カラムアドレスをデコードして、ビット線ＢＬ₀ 〜ＢＬ
_q-1 のうち当該カラムアドレスで指定された何れかのビ
ット線に対応するカラム選択信号を有効化する。次に、
センスアンプ・Ｙスイッチ８９に内蔵のセンスアンプ
は、ビット線ＢＬ₀ 〜ＢＬ_q-1 上に読み出されてきたメ
モリセルのデータのセンスのほか、読み出しに伴う再書
き込みや外部から要求のあったメモリセルへの書き込み
を行う。また、センスアンプ・Ｙスイッチ８９に内蔵の
Ｙスイッチは、Ｙデコーダ８８から出力されるカラム選
択信号に従って何れかのビット線を入出力バッファ（図
示省略）に接続し、読み出しの場合には入出力データＩ
／Ｏとしてメモリセルのデータを外部に出力し、書き込
みの場合は入出力データＩ／Ｏに与えられた外部からの
データをビット線に供給する。

【０１１８】次に、上記構成によるＤＲＡＭの動作に関
して、ワード線上で不良が発生したときの動作について
説明する。なお、ワード線に不具合が発生してメモリセ
ルに対するアクセスが不能になることは読み出し，書き
込みの何れについても同じであるため、以下では読み出
し動作について説明する。まず、ワード線ＷＬ₀ に接続
されているメモリセルから読み出しを行う場合に、この
ワード線上の×点でリーク又は断線の不具合が発生した
ものとする。この場合には、プリデコード信号ＰＤＣ₀
が“Ｈ”レベルとなるほか、最下位ビットＡＤ₀ が
“０”Ｂであることから、ドライバ８２₀ はワード線Ｗ
Ｌ₀ に高電圧を供給するとともにワード線ＷＬ₁ に低電
圧（例えば接地電位）を供給する。

【０１１９】この場合、メモリセル８５₀₀に関しては読
み出し可能となるものの、上記ワード線不良のために、
ドライバ８２₀ からの出力電圧だけではこれ以外のメモ
リセル８５₀₁，…，８５_0(q-1)が読み出し不能となって
しまう。しかしながら、反転ドライバ８７₀ の入力端は
低電圧であるため、反転ドライバ８７₀ はワード線ＷＬ
₀ の遠端側から高電圧を印加するようになる。このた
め、メモリセル８５₀₁，…，８５_0(q-1)のゲート端子に
も閾値電圧以上の電圧が印加されるようになって、これ
らメモリセルが読み出し可能となる。なお、これ以後の
読み出し動作そのものは既存のＤＲＡＭと全く同じであ
るため、ここでは説明を省略する。

【０１２０】一方、ワード線ＷＬ₁ に接続されているメ
モリセルからの読み出しを行う場合に、このワード線上
におけるメモリセル８５_1(q-2)と８５_1(q-1)との間でリ
ーク又は断線の不具合が発生したものとする。なおこの
とき、ワード線ＷＬ₀ 上では図１０に示した×点で断線
やリークは発生していないものとする。この場合には、
プリデコード信号ＰＤＣ₀ が“Ｈ”レベルとなるほか、
最下位ビットＡＤ₀ が“１”Ｂであることから、ドライ
バ８２₀ はワード線ＷＬ₁ に高電圧を供給するとともに
ワード線ＷＬ₀ に低電圧を供給する。そしてこの場合、
メモリセル８５ ₁₀，…，８５_1(q-2)については読み出し
可能となるものの、上記ワード線不良のために、ドライ
バ８２₀ からの出力電圧だけではメモリセル８５_1(q-1)
が読み出し不能となる。

【０１２１】しかしながら、この場合はワード線ＷＬ₀
が非活性化されて反転ドライバ８６ ₀ の入力が低電圧で
あるため、反転ドライバ８６₀ はワード線ＷＬ₁ の遠端
側から高電圧を印加するようになる。このため、メモリ
セル８５_1(q-1)のゲート端子に閾値電圧以上の電圧が印
加されるようになって、正しい読み出しが可能となる。
なお、上述したワード線ＷＬ₀ ，ＷＬ₁ 以外のワード線
の読み出しの場合も同様にしてワード線不良によるメモ
リセルの読み出し不能が救済される。

【０１２２】以上のように、本実施形態でも既にあるメ
モリセルアレイ内のワード線を利用して、ワード線の近
端側および遠端側の２方向から当該ワード線をドライブ
している。このため、ワード線不良によるメモリセルの
読み出し不能を解消することができる。なお、これまで
はＤＲＡＭへの適用について説明したが、ＳＲＡＭ（ス
タティックＲＡＭ）等とはメモリセルの具体的構成やセ
ンスアンプ・Ｙスイッチの具体的構成といった細かな点
が相違しているに過ぎないため、同様にして本発明を適
用することが可能である。

【０１２３】なお、読み出し不能となった不良アドレス
の情報は、メモリコントローラ（図示省略）等に当該不
良アドレスと代替アドレスを記憶しておいて、当該不良
アドレスがアクセスされたときにこれを代替アドレスで
置き換えて読み書きすることで、正常なデータを読み書
きすることができる。また、第１実施形態と同様に、Ｄ
ＲＡＭ回路内にＥＣＣ記憶領域とＥＣＣ回路を設けてデ
ータを訂正するようにしても良い。

【０１２４】ちなみに、遠端側からワード線をドライブ
するための構成としては、上述した実施形態以外にも次
のような構成が考えられる。すなわち、各ドライバは既
存のＤＲＡＭなどと同様にワード線の近端側から当該ワ
ード線を駆動するほか、各ドライバの出力と当該ワード
線の遠端側との間を結ぶ追加の配線を当該ワード線に隣
接して設けて、ワード線と追加の配線とでループを形成
するようにする。こうすることで、各ドライバがワード
線の近端側と遠端側の２方向から電荷を供給できるよう
になる。しかし、こうした構成にするとワード線の本数
と同数の追加配線が別途必要になって面積的には不利と
なる。したがって、微細化の進んだＤＲＡＭ等でワード
線不良を救済するための解決策としてはあまり現実的で
はない。

【０１２５】また、別の構成として、本発明のようにワ
ード線の遠端側で折り返すのではなく、ワード線の近端
側および遠端側の双方にドライバを配置して、近端側お
よび遠端側の各々から同一のワード線をドライブするこ
とも考えられる。しかし、こうした構成とするには遠端
側に配置したドライバの制御のために、遠端側にもＸデ
コーダを設ける必要が出てくる。つまり、遠端側にも余
分なデコード回路が必要となるのに加えてこのデコード
回路に対してアドレスＡＤを供給するための配線がさら
に必要となる。このため、面積的に不利であって、微細
化されたＤＲＡＭ等の半導体記憶装置にはあまり適して
いない。

【０１２６】

【発明の効果】以上説明したように、本発明では、駆動
手段が何れか一のワード線へ供給する駆動信号を駆動手
段から見て当該ワード線の遠端側で他のワード線に折り
返している。これにより、製造上の不具合等から何れか
一のワード線上にリークや断線といった不良が発生して
も、駆動手段の出力端から不良箇所までは何れか一のワ
ード線によって駆動信号が供給され、何れか一のワード
線の遠端から不良個所までは他のワード線および折り返
し手段を通じてこの遠端側から駆動信号が供給される。
したがって、従来の半導体記憶装置では、不良箇所から
何れか一のワード線の遠端までの電位がワード線不良に
よって降下していたのを補償できるようになり、何れか
一のワード線に接続されたメモリセルへ供給される電圧
が閾値電圧以上であることが保証される。このため、上
記ワード線不良が救済されて歩留まりの向上を図ること
ができる。

【０１２７】また、請求項２記載の発明では、何れか一
のワード線と他のワード線を配線によって折り返し接続
し、この配線とこれら両ワード線を同一の配線層で形成
している。これにより、余分なコンタクト等を設けるこ
となくワード線不良を救済でき、コンタクト等を設けた
場合に比べて配線のための面積を削減できる。また、折
り返し手段以外は元々あるワード線を流用しているた
め、実質的にはワード線間を接続するための短い配線を
追加するだけで済む。したがって、ワード線不良の救済
のために必要となる面積増加を最小限に抑えることがで
きる。

【０１２８】また、請求項４記載の発明では、請求項３
記載の発明のようにループ状につなげられた複数本のワ
ード線を同心状に配置している。このため、これら複数
のワード線ループを互いに交差させることなく配線する
ことが可能となる。仮にこれらワード線ループを交差さ
せた場合には別の配線層としなければならないが、そう
することでコンタクト等が必要となってくる。これに対
して、請求項４記載の発明によれば、こうしたコンタク
ト等が不要となるためそれだけ面積を削減することがで
きる。

【０１２９】

【０１３０】また、請求項５記載の発明では、同一の駆
動信号によって複数のメモリセルが同時に駆動される場
合に、何れか一つのメモリセルを選択するための選択信
号と交差しないように駆動信号を折り返すようにしてい
る。これにより、選択信号と駆動信号を同一の配線層で
配線可能となるため、これら選択信号と駆動信号を交差
させた場合に比べてコンタクト等が不要になる分だけ面
積を低減することができる。また、請求項６記載の発明
では、何れか一のワード線と他のワード線に対して互い
に反転した駆動信号をそれぞれ供給するとともに、駆動
信号を何れか一のワード線から他のワード線に折り返す
際に当該駆動信号を反転するようにしている。これによ
り、複数のワード線を同時に活性化してはいけないＤＲ
ＡＭ等についても、ワード線不良を救済して歩留まりの
向上を図ることが可能となる。

【図面の簡単な説明】

【図１】 本発明の基本的技術思想をワード線上でリ
ークが発生した場合について示した説明図であって、
（ａ）は単一のドライバが同時に駆動するワード線間の
配線状態を示した説明図，（ｂ）は（ａ）に示した構成
の等価回路を示した回路図，（ｃ）はドライバからの距
離とワード線電位の関係を本発明と従来構成を対比して
示したグラフである。

【図２】 本発明の基本的技術思想をワード線上で断
線が発生した場合について示した説明図であって、
（ａ）は単一のドライバが同時に駆動するワード線間の
配線状態を示した説明図，（ｂ）は（ａ）に示した構成
の等価回路を示した回路図，（ｃ）はドライバからの距
離とワード線電位の関係を本発明と従来構成を対比して
示したグラフである。

【図３】 本発明の第１実施形態によるＲＯＭの全体
構成を示したブロック図である。

【図４】 同実施形態において、図３に示したＸデコ
ーダ１３内のドライバと記憶部１０との間の接続関係を
示した説明図である。

【図５】 同実施形態において、図３に示した記憶部
１０内の単位メモリセルの構成をＮＡＮＤ型のメモリセ
ル構造について示した回路図である。

【図６】 同実施形態において、図３に示した記憶部
１０内の単位メモリセルの構成をＮＯＲ型のメモリセル
構造について示した回路図である。

【図７】 同実施形態において、図４に示した構成の
うち、各ドライバの出力端から単位メモリセル２８の入
力端までの配線に関するレイアウトの一例を示した説明
図である。

【図８】 同実施形態において、図４に示した構成の
うち、各ドライバの出力端から単位メモリセル２８の入
力端までの配線に関するレイアウトの他の例を示した説
明図である。

【図９】 同実施形態において、図５に示したＮＡＮ
Ｄ型のメモリセル構造についてそのレイアウトを示した
説明図である。

【図１０】 本発明の第２実施形態によるＤＲＡＭの
構成を示したブロック図である。

【図１１】 従来技術によるＲＯＭでワード線上にリ
ークが発生した場合の説明図であって、（ａ）は単一の
ドライバが同時に駆動するワード線間の配線状態を示し
た説明図，（ｂ）は（ａ）に示した構成の等価回路を示
した回路図，（ｃ）はドライバからの距離とワード線電
位の関係を示したグラフである。

【図１２】 従来技術によるＲＯＭでワード線上に断
線が発生した場合の説明図であって、（ａ）は単一のド
ライバが同時に駆動するワード線間の配線状態を示した
説明図，（ｂ）は（ａ）に示した構成の等価回路を示し
た回路図，（ｃ）はドライバからの距離とワード線電位
の関係を示したグラフである。

【符号の説明】

１，１４，２５₁ 〜２５_n ，２６₁ 〜２６₈ ，８２₀ 〜
８２_p-1 ドライバ ２₁ 〜２₄ ワード線 ２₁₂，２₃₄ 配線 １０ 記憶部 １１，８４ メモリセルアレイ １２ ＥＣＣメモリセルアレイ １３，８１ Ｘデコーダ １５，２７₁₁，２７₂₁，２７_n1，２７₁₂，２７₂₂，２７
_n2 ワード線ループ １６ Ｙセレクタ １７ ＥＣＣ・Ｙセレクタ １８，１９ センスアンプ ２０ ＥＣＣ回路 ２８ 単位メモリセル ２８₁ 〜２８₄ ，３１₁ 〜３１₄ ブロック ３２，４２ 主ビット線 ３３_L1〜３３_L4，３３_R1〜３３_R4，４３₁ 〜４３₄ 副
ビット線 ３４〜３６，４４〜４６ コンタクト ４１₁ 〜４１₄ バンク ８５₀₀〜８５_0(q-1)，８５₁₀〜８５_1(q-1)，８５_(m-2)0
〜８５_(m-2)(q-1)，８５ _(m-1)0〜８５_(m-1)(q-1) メモ
リセル ８６₀ ，８７₀ ，８６_p-1 ，８７_p-1 反転ドライバ ８８ Ｙデコーダ ８９ センスアンプ・Ｙスイッチ ＢＬ₀ 〜ＢＬ_q-1 ビット線 ＢＳ₁ 〜ＢＳ₈ 選択信号 Ｗ₁ ，Ｗ₂ ，Ｗ_n ワード線活性化信号 ＷＬ₀ ，ＷＬ₁ ，ＷＬ_m-2 ，ＷＬ_m-1 ワード線

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ワード線に駆動信号を供給することで該
   ワード線に接続されたメモリセルを駆動する駆動手段を
   備えた半導体記憶装置において、同一の駆動手段に複数のワード線が接続され、前記複数
   のワード線のうちの何れか一のワード線が各メモリセル
   に対応したワード線であって、各メモリセルが該各メモ
   リセルに対応したワード線に直接接続され、 前記駆動手段から前記複数のワード線のうちの何れか一
   のワード線へ供給される前記駆動信号を、前記駆動手段
   から見た該ワード線の遠端側において、前記複数のワー
   ド線のうちの他のワード線に折り返す折り返し手段を具
   備し、 前記駆動信号によって駆動される複数のメモリセルのう
   ちの何れか一つを選択するための選択信号が、前記メモ
   リセルを複数個配列したメモリセルアレイに供給される
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記折り返し手段は前記何れか一のワー
   ド線と前記他のワード線を接続する配線を有し、 前記折り返し手段の配線は、前記何れか一のワード線お
   よび前記他のワード線と同一の配線層によって形成され
   ていることを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記何れか一のワード線と前記他のワー
   ド線は、前記折り返し手段によってループ状につなげら
   れたワード線となっていることを特徴とする請求項１又
   は２記載の半導体記憶装置。
4. 【請求項４】 複数の前記ループ状につなげられたワー
   ド線を互いに同心状に配置したことを特徴とする請求項
   ３記載の半導体記憶装置。
5. 【請求項５】 前記駆動手段は、前記複数のワード線に
   同一の駆動信号を供給することで、これら複数のワード
   線に接続されたメモリセルを同時に駆動し、 前記折り返し手段は、前記複数のワード線の一部又は全
   部のワード線を前記遠端側で折り返すとともに、前記選
   択信号と交差しないように、前記駆動信号を前記何れか
   一のワード線から前記他のワード線に折り返したことを
   特徴とする請求項１〜４の何れかの項記載の半導体記憶
   装置。
6. 【請求項６】 互いに反転した駆動信号を前記何れか一
   のワード線と前記他のワード線に対してそれぞれ供給
   し、 前記折り返し手段は、前記何れか一のワード線から出力
   される前記駆動信号を反転して得られる駆動信号を他の
   ワード線に折り返すことを特徴とする請求項１〜３の何
   れかの項記載の半導体記憶装置。