JP4846384B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特にオンチップのエラー検出訂正システムに関する。

電気的書き換え可能な不揮発性半導体メモリであるフラッシュメモリは、書き換え回数の増加に従ってエラー率が大きくなる。特に、大容量化と微細化が進むと、エラー率は上昇する。このため、フラッシュメモリチップ内に或いはこれを制御するメモリコントローラにＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路を搭載することが行われる（例えば、特許文献１参照）。

フラッシュメモリを利用するホストデバイス側で、フラッシュメモリで生じたエラーを検出し訂正するＥＣＣシステムを持つようにすると、エラー率が増えた場合にホストデバイスの負荷が大きいものとなる。例えば、２ビットエラー訂正可能なＥＣＣシステムは、計算規模が大きなものとなることが知られている（例えば、特許文献２参照）。

従ってホストデバイスの負荷増大を抑えると共にエラー率増大に対処するためには、フラッシュメモリ内に２ビットエラー訂正可能なＥＣＣシステムを搭載することが望まれる。その場合に要求されることは、ＥＣＣシステムの演算速度を高速化して、フラッシュメモリの読み出しや書き込み速度の犠牲を抑えることである。
特開２０００−１７３２８９号公報 特開２００４−１５２３００号公報

この発明は、高速演算可能なエラー検出訂正回路を搭載した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、ガロア体ＧＦ（２^ｎ）のエラー訂正符号を用いたエラー検出訂正回路が搭載された半導体記憶装置であって、前記エラー検出訂正回路は、２^ｎ−１を法とする加減算を行う演算回路を有し、前記演算回路は、２^ｎ−１を因数分解して互いに素でかつ差が可及的に小さくなるように選択された二つの数を第１及び第２の整数として、加減算の対象に第１の整数を乗じて第２の整数を法とした加減算を行う第１の演算部と、加減算の対象に第２の整数を乗じて第１の整数を法とした加減算を行う第２の演算部とを有し、これら第１及び第２の演算部が同時に並行して演算を行ってその演算結果から２^ｎ−１を法とする加減算結果を得ることを特徴とする。

この発明によると、高速演算可能なエラー検出訂正回路を搭載した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるフラッシュメモリの要部構成を示す図である。このフラッシュメモリは、４つのセルアレイ１即ち、Ｔ−ｃｅｌｌアレイ（０−１），Ｃ−ｃｅｌｌアレイ（０−２），Ｔ−ｃｅｌｌアレイ（０−３）及びＣ−ｃｅｌｌアレイ（０−４）により一つのバンクＢＮＫ０を構成し、残りの４つのセルアレイ１即ち、Ｔ−ｃｅｌｌアレイ（１−１），Ｃ−ｃｅｌｌアレイ（１−２），Ｔ−ｃｅｌｌアレイ（１−３）及びＣ−ｃｅｌｌアレイ（１−４）により、もう一つのバンクＢＮＫ１を構成している。

各セルアレイ１には、ワード線選択を行うロウデコーダ（ＲＤＥＣ）３が配置され、また隣接するＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイとが共有するセンスアンプ回路（ＳＡ）２を持つ。Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイは、詳細は後述するが、それぞれ複数の情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌを有し、それぞれ少なくとも一つずつの参照セルＲ−ｃｅｌｌを有する。

情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌとは同じメモリセル構造を有する。そして、Ｔ−ｃｅｌｌアレイから情報セルＴ−ｃｅｌｌが選択されたときに、これと対をなすＣ−ｃｅｌｌアレイからは参照セルＲ−ｃｅｌｌが選択される。同様に、Ｃ−ｃｅｌｌアレイから情報セルＣ−ｃｅｌｌが選択されたときに、これと対をなすＴ−ｃｅｌｌアレイからは参照セルＲ−ｃｅｌｌが選択される。

上下に４つずつ分けられたセルアレイ１の読み出し／書き込みデータは、データバス５，６を介し入出力バッファ７を介して、センスアンプ回路２と外部入出力端子との間で転送される。上下に４つずつ分けられたセルフアレイ１の間に、読み出しデータのエラー検出訂正回路であるＥＣＣ回路８が設けられている。

図２は、センスアンプ回路２を共有するＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイの具体構成を示している。Ｔ−ｃｅｌｌアレイには、一つのビット線ＢＬに、複数の情報セルＮＡＮＤストリング，Ｔ−ＮＡＮＤと、少なくとも一つの参照セルＮＡＮＤストリングＲ−ＮＡＮＤとが接続されている。Ｔ−ｃｅｌｌアレイには、Ｔ−ｃｅｌｌアレイ側のビット線ＢＬと対をなすビット線ＢＢＬに、複数の情報セルＮＡＮＤストリング，Ｃ−ＮＡＮＤと、少なくとも一つの参照セルＮＡＮＤストリングＲ−ＮＡＮＤとが接続されている。

センスアンプ回路２は、ビット線対ＢＬ，ＢＢＬのセル電流差を検出してデータをセンスする、電流検出型のセンスユニットＳＡＵを配置して構成される。図では、一対のビット線ＢＬ，ＢＢＬに一つずつセンスユニットＳＡＵを配置した場合を示しているが、通常は複数対のビット線で一つのセンスユニットを共有する方式が用いられる。

情報セルＮＡＮＤストリングＴ−ＮＡＮＤ，Ｃ−ＮＡＮＤ及び参照セルＮＡＮＤストリングＲ−ＮＡＮＤは、ビット線と直交する方向に複数個配列されて、セルブロックを構成する。セルブロックには共通に、ワード線ＴＷＬ，ＣＷＬ，ＲＷＬが配設される。

図３は、センスユニットＳＡＵに接続される情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）と参照セルＮＡＮＤストリングＲ−ＮＡＮＤの具体構成を示している。それぞれ、複数個の直列接続された、電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、選択ゲートトランジスタＳＧ１，ＳＧ２とを有する。同じ不揮発性メモリセルＭ０−Ｍ３１を用いているが、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）ではこれらが情報セルＴ−ｃｅｌｌ（またはＣ−ｃｅｌｌ）として、また参照セルＮＡＮＤストリングＲ−ＮＡＮＤでは参照セルＲ−ｃｅｌｌとして用いられる。

センスユニットＳＡＵは、データセンス時、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ）と参照セルＮＡＮＤストリングＲ−ＮＡＮＤ内の対応するセルが同時に選択され、それらのセル電流Ｉｃと参照電流Ｉｒの差を検出して、データセンスを行う。

図４は、４値記憶を行う場合のメモリセルのデータレベル（しきい値レベル）分布を示している。情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌには、４つのデータレベルＬ０，Ｌ１，Ｌ２，Ｌ３のいずれか一つが書かれる。参照セルＲ−ｃｅｌｌには、例えばデータレベルＬ０とＬ１の間に設定された参照レベルＬｒが書かれる。

４つのデータレベルＬ０−Ｌ３のビット割付は、情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌの間で異なる。例えば、４値データを上位ビットＨＢと下位ビットＬＢで（ＨＢ，ＬＢ）で表すものとして、Ｔ−ｃｅｌｌアレイ側の情報セルＴ−ｃｅｌｌでは、Ｌ０＝（１，０），Ｌ１＝（１，１），Ｌ２＝（０，１），Ｌ３＝（０，０）とされ、Ｃ−ｃｅｌｌアレイ側の情報セルＣ−ｃｅｌｌでは、Ｌ０＝（０，０），Ｌ１＝（０，１），Ｌ２＝（１，１），Ｌ３＝（１，０）とされる。

図４には、読み出し時、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに読み出すべきデータに応じて与えられる読み出し電圧Ｒ１，Ｒ２，Ｒ３及び参照セルＲ−ｃｅｌｌに与えられる読み出し電圧Ｒｒを示している。また、書き込み時、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに書き込むべきデータに応じて与えられる書き込みベリファイ電圧Ｐ１，Ｐ２，Ｐ３及び参照セルＲ−ｃｅｌｌに与えられる書き込みベリファイ電圧Ｐｒを示している。

この実施の形態では、二つの５１２ＭｂｉｔのバンクＢＮＫ０，ＢＮＫ１を用いて、１Ｇｂｉｔメモリを構成する場合のＥＣＣ回路８の搭載方法とそのアクセスモードについて説明する。

ここで想定しているメモリは、×１６ＩＯ構成であって、各バンクのページアドレスは独立に設定できるが、アドレス発生は全バンクに共通であり、ページアドレスをどのバンクに適用するのかを指定することによって、各バンクに割り付けるものとする。従って、バンク間でインターリーブしてページアドレスを利用する。

１バンク当たり１０２４ｋページである。各バンクの１６ＩＯに共通のページ長は３２ビットで、このうち８ビットがパラレルに出力できるとする。ページ長は１回のワード線アドレスの設定とセンス動作で読み出せる１ＩＯあたり、バンクあたりの最長データ長である。

このような構成ではセンスアンプ回路２からの1回のデータ転送で１２８ビットのデータが外部に出力される。すなわち構成上２のべき乗のデータが転送される。

このようなフラッシュメモリに搭載するＥＣＣ回路８として、２ビットのエラーが訂正可能なＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号即ち、２重エラー訂正ＢＣＨ符号を導入する。以下、この符号を２ＥＣ−ＢＣＨ符号という。２ビットエラー訂正を可能とするためには、異なる根をもつ連立方程式が必要である。２ＥＣ−ＢＣＨコードは、以下に述べるように、二つの原始多項式の積で表されるコード生成多項式を持つ巡回符号である。

使用するビット長は２^ｎ−１であり、情報として利用できるデータビットは２^ｎ−１−２ｎである。２^ｍビットのデータを扱うにはｎ＝ｍ＋１とすることになり、必要な量の２倍に近いデータ長を用いなければならない。

図１のメモリ構成で、１２８ビットの情報データの２ビットエラー訂正を行なうのに必要な２ＥＣ−ＢＣＨコードは、ガロア体ＧＦ（２^８）であり、使用するビット長は２^８−１＝２５５であり、エラーの検査ビットとして１６ビットが必要である。従って、１２８ビットデータ長に１６ビットの検査ビットを加えた１４４ビットが必須となるが、残りの１１１ビットが余分になる。このとき図１に示すように例えば各バンクを２分した上下セルからのデータバス５は、各々７２ＤＱ線となり、トータル１４４ビットのデータを一括転送することになる。

必要のない余分な１１１ビットの扱いと、ＢＣＨ符号の内でどのように情報ビット選択するかでＥＣＣシステムの効率が変わるので、最適なＥＣＣシステムを構成する方法を検討しなければならない。

必要なビット数は不良セルの置き換えのリダンダンシーをも含めて考えれば１２８ビットより多くなることもあるが、ここで検討する１２８ビットデータ長の場合から容易に拡張可能である。
（データのエンコーディング）
ガロア体ＧＦ（２^８）上の２ＥＣ−ＢＣＨについて概要を説明する。ＧＦ（２５６）の原始根をαとすると、これを根とする対応するＧＦ（２）上の８次の原始多項式ｍ_１（ｘ）は、数１のように表される。即ち、αのべき乗とｍ_１（ｘ）によるｘのべき乗の既約多項式がお互いに対応するＧＦ（２５６）の要素となる。

また、αの３乗を根とする８次の既約多項式として、ｍ_１（ｘ）と互いに素な数１に示す多項式ｍ_３（ｘ）を用いる。

これらの二つの原始多項式をもとに、２ビットエラー訂正可能なＥＣＣが構成される。書き込むべきデータに検査ビットを付加してエンコードするには、コード生成多項式として、数２のようなｍ_１（ｘ）とｍ_３（ｘ）の積多項式ｇ（ｘ）を作る。

２ビットエラー訂正が可能な、情報ビットとして利用できる最大ビット数は、２^８−１＝２５５から検査ビット数１６を引いた２３９ビットである。これらを、ビット位置１６から２５４の係数をａ_１６〜ａ_２５４として、数３のような２３８次の情報多項式ｆ（ｘ）を作る。

実際にはデータとして用いるのは、２３９ビット中例えば１２８ビットであり、このとき１１１ビットの係数は“０” に固定して対応する次数の項がない情報多項式となる。２３９の項数の情報多項式ｆ（ｘ）のうち、その係数を“０”に固定する１１１項として、どの次数を選ぶかによって、後述するデコード時のシンドローム計算の計算量が異なるのでこの選択のしかたが重要となる。これは後に説明する。

情報多項式ｆ（ｘ）から、検査ビット１６ビットを含むデータ多項式ｆ（ｘ）ｘ^１６を作る。このデータ多項式から検査ビットを作るには、データ多項式ｆ（ｘ）ｘ^１６をコード生成多項式ｇ（ｘ）で割った、数４のような１５次の剰余多項式ｒ（ｘ）を求める。

この剰余多項式ｒ（ｘ）の係数ｂ_１５〜ｂ_０を検査ビットとして用いる。すなわち、２３９から選ばれた１２８の係数ａ_{ｉ（１２８）}〜ａ_ｉ（１）を“情報ビット”とし、ｂ_１５〜ｂ_０の１６ビットを“検査ビット”として、下記数５に示す計１４４ビットがメモリに記憶させる“データビット”となる。

ここで、ａ_ｉ（ｋ）は、メモリに外部から書き込むデータであり、このデータをもとに、チップ内部のＥＣＣシステムで検査ビットｂ_ｊが作られ、これが同時にセルアレイに書き込まれることになる。
（データのデコーディング）
次に、セルアレイから読み出した１４４ビットのデータからエラーを検出し、２ビットのエラーまでを訂正する方法について説明する。

ｆ（ｘ）ｘ^１６なる２５４次のデータ多項式の係数をメモリに記憶させてエラーが生じたとすれば、そのエラーも２５４次多項式で表される。このエラー多項式をｅ（ｘ）とすれば、メモリから読み出したデータは、数６のような構造の多項式ν（ｘ）になる。

この数６のエラー多項式ｅ（ｘ）の係数が“１”の項がエラーとなる。即ち、ｅ（ｘ）を検出することがエラー検出と訂正を行なうことに相当する。

第一段階として、読み出しデータ多項式ν（ｘ）を原始多項式ｍ_１（ｘ），ｍ_３（ｘ）で割って各々の剰余をＳ_１（ｘ），Ｓ_３（ｘ）とする。数７に示すように、これは、ｅ（ｘ）をｍ_１（ｘ），ｍ_３（ｘ）で割った剰余に等しいことは、ν（ｘ）の構造から明らかである。

この剰余Ｓ_１（ｘ）とＳ_３（ｘ）をシンドローム（syndrome）多項式という。

２ビットのエラーがｉとｊビットにあるとすれば、エラー多項式は、ｅ（ｘ）＝ｘ^ｉ＋ｘ^ｊである。この実施の形態においては、ＧＦ（２５６）の要素であるｍ_１（ｘ）の根であるｘ＝α^ｎの指数（インデックス）ｎを計算することにより、ｉとｊを求める。即ち、ｘ^ｎのｍ_１（ｘ）での剰余をｐ^ｎ（ｘ）としたとき、α^ｎ＝ｐ^ｎ（α）である。下記数８に示すように、エラーの次数の対応するα^ｉ，α^ｊのそれぞれをＸ_１，Ｘ_２とし、シンドロームＳ_１（ｘ），Ｓ_３（ｘ）に対してＳ_１（α）とＳ_３（α^３）に対応する指数をσ_１，σ_２として、Ｓ_１（α）とＳ_３（α^３）をそれぞれＳ_１とＳ_３とする。

ｍ_３（α^３）＝０であることから、次の数９の関係式が得られる。

第二段階として未知数Ｘ_１とＸ_２を根とする多項式Λ^Ｒ（ｘ）を考えると、数１０のように、積Ｘ_１Ｘ_２がＳ_１とＳ_３で表現できるので、係数がsyndrome多項式から計算できる。

第三段階としてΛ^Ｒ（ｘ）のＧＦ（２５６）での根となるα^ｎを見つければ、Ｘ_１，Ｘ_２＝α^ｎからエラービット位置ｉやｊがα^ｎのｎとして求められる。即ち、Λ^Ｒ（α^ｎ）＝０を、ｎ＝０〜２５４で探索してヒットした指数ｎがエラービットとなる。

下記数１１に示すように、1ビットエラーの時は、Ｘ_１＝Ｓ_１，Ｘ_１ ^３＝Ｓ_３＝Ｓ_１ ^３となり、エラー位置がＳ_１からわかる。エラーがないときにはＳ_１＝Ｓ_３＝０となる。３ビット以上のエラーでその位置が計算出来ないときにはＳ_１，Ｓ_３の一方のみが０となる。

前述のように、エラー位置の検索は、Λ^Ｒ（ｘ）＝０を満たすα^ｎの指数ｎを求めることである。そのために、数１０に示す式Λ^Ｒ（ｘ）を変形して、指数関係だけでｎを求められるようにする。具体的に、Λ^Ｒ（ｘ）＝０を解くことは、これにｘ＝α^σ１ｙなる変換を施すことにより、下記数１２の変数ｙを求めることと等価になる。

この式を用いることより、変数計算から決まる指数とシンドローム計算から決まる指数とを直接比較して、一致する変数を見つけることができる。具体的には、数１２を解くために、ｙにα^ｎを代入して、下記数１３の指数ｙ_ｎを求める。

そして、下記数１４のように、シンドローム計算で求まる指数σ_３−３σ_１と変数計算から決まる指数ｙ_ｎとを比較して、一致したｎがエラー位置対応のｙの指数ということになる。

この変数ｙの指数を本来の変数ｘの指数に戻すためには、下記数１５のように、α^σ１をｙに掛ければよい。

数１５のαの指数σ_１＋ｎが、エラー位置に対応するｘの指数であり、このｘに対して、Λ^Ｒ（ｘ）＝０となる。

具体的な計算を行なう際に必要となるものをまとめると、次の通りである。

エンコードでは、最高２５４次のデータ多項式ｆ（ｘ）ｘ^１６からデータビットとして選ばれた１２８個の項のコード生成多項式ｇ（ｘ）による剰余多項式ｒ（ｘ）の係数の表（剰余テーブル）が必要である。検査ビットの計算にはデータビットで選ばれた項に対応するこの係数を選び、“０”または“１”の２元符号を用いたＧＦ（２）上での加算をおこなう。

デコードでは、syndrome多項式Ｓ_１（ｘ）及びＳ_３（ｘ^３）の計算を行なう際に、２５４次から０次までのｍ_１（ｘ）による剰余ｐ^ｎ（ｘ）の係数の表（剰余テーブル）が必要でこれから検査ビットと同様にして計算を行なう。

ＧＦ（２５６）を用いた２ＥＣ−ＢＣＨで使用可能なデータビット２３９を全て使用しないメモリシステムで、ＥＣＣでの計算時間を少なくするためには、情報多項式の中から実際に使用する項（次数）を選択するための具体的な選択方法が必要である。特にシンドロームの計算は剰余を効率的に求められるような項（次数）の選択をしなければならない。

まず剰余の計算の具体的な方法を説明する。

ＧＦ（２）上での計算では掛け算、割り算とも多項式の係数の足し算すなわち“１”の数の偶奇判定で行なわれる。関係する項の係数“１”の数が偶数なら“０”、奇数なら“１”が演算結果となるパリティチェックが基本の計算回路となる。

構成の単純な４ビットのパリティチェック回路（ＰＣ）を図５Ａに示し、その回路記号を図５Ｂに示す。いろいろな構成のパリティチェックが可能な回路は工夫が可能であるが、ここでは簡単のためにパリティチェックのロジックをそのままトランジスタで表現した回路を示す。

このパリティチェック回路は、4ビットａ，ｂ，ｃ，ｄとその相補信号／ａ，／ｂ，／ｃ，／ｄを入力として、偶数個の“１”が入力にあるとき端子ＥＰに“０”を出力する上段回路４０１と、奇数個の“１”が入力にあるとき端子ＯＰに“０”を出力する下段回路４０２とから構成されている。回路４０１，４０２はいずれも、電源Ｖｄｄと接地Ｖｓｓとの間に、４ビットが入力される４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタが直列接続されたゲートを８個並列接続して構成されている。

即ち上段回路４０１は、“１”入力が０，２，４個のいずれかのときに、Ｖｓｓ側のＮＭＯＳトランジスタが導通して、ＥＰ＝“０”となる。下段回路４０２は、“１”入力が１個又は３個のいずれかのときに、Ｖｓｓ側のＮＭＯＳトランジスタが導通して、ＯＰ＝“０”となる。

このパリティチェック回路では、４ビットのパリティチェックをインバータ１段相当の遅延時間で計算できる。

このようなパリティチェック回路を用いて、ＧＦ（２５６）の多項式のＧＦ（２）上での積の計算法を、図６に示す。ＧＦ（２５６）の多項式の演算は、原始多項式が８次であるから、全て７次多項式ｐ^ｎ（ｘ）間の演算となり、四則演算結果は全てどれかの多項式ｐ^ｎ（ｘ）になる。｛ｐ^ｎ（ｘ）｝^−１なる除算は、ｐ^ｎ（ｘ）^{２５５−ｎ}（ｘ）の積になる。

ｐ^ｎ（ｘ）のｍ次の項の係数をＰ^ｎ _ｍと表して、下記数１６の７次多項式ｐ^ｉ（ｘ），ｐ^ｊ（ｘ）の積は、図６のように計算される。係数Ｐ^ｎ _ｍは無論“０”か“１”である。

ｘ^ｎ≡ｐ^ｎ（ｘ）（ｍｏｄ ｍ_１（ｘ））であるので、１４次の項は掛けるｐ^ｊ（ｘ）の7つ先にｐ^ｊ＋７（ｘ）が出てくる、という規則を使うと、多項式ｐ^ｉ（ｘ）とｐ^ｊ（ｘ）の積は、図６に示すように、各多項式の係数間の掛け算と和演算（＝パリティチェック)とで可能となる。

すなわち、１か０との掛け算を行なったものを7から０の各次数ごとに和であるパリティチェックを行い、その結果がｐ^ｉ（ｘ）ｐ^ｊ（ｘ）の各次数の係数になる。掛けるｐ^ｊ（ｘ）については７つ先までの多項式の係数が必要となる。

回路としてはパリティチェック回路のみでよく、掛けるｐ^ｊ（ｘ）からｐ^ｊ＋７（ｘ）の係数に固有の入力を行なう回路をもうけることになる。これは係数Ｐ^ｊ _ｍ＝０のパリティチェックはないからである。パリティチェック回路は、図７に示すように、４ビットパリティチェック回路のほか、必要な入力数に応じて、３ビットパリティチェック回路、２ビットパリティチェック回路等を用いることができる。

このような演算方法をエンコードで検査ビットを生成する際に応用する。次にこれを説明する。

検査ビットの計算は、コード生成多項式ｇ（ｘ）で情報データから作られたデータ多項式ｆ（ｘ）ｘ^１６を割って剰余多項式ｒ（ｘ）を求めることによって得られる。この演算を行うためには単項のｘ^ｉをｇ（ｘ）で割った１５次の剰余多項式ｒ^ｉ（ｘ）の係数を予め求めておき、この係数をｐ^ｎ（ｘ）の積の場合と同じように用いる。ｒ^ｉ（ｘ）の係数をＲ^ｉ _ｍ（ｍ＝０〜１５）とし、情報ビットとしてのｆ（ｘ）ｘ^１６のｘ^ｉの係数をａ_ｉとする。

具体的な計算は、データビットをａ_１６〜ａ_２５４としたとき、このうちの１１１ビット分を後のシンドローム計算が少なくなるように選んで“０”に固定してから、図８に示すように、データ多項式の係数ａ_ｉと剰余多項式の係数Ｒ^ｉ _ｍの掛け算と、同じ次数の項の係数の和演算（パリティチェック）によって行なわれる。すなわちデータビットa_ｉが“１”である次数の剰余ｒ^ｉ（ｘ）の係数Ｒ^ｉ _ｍを各ｍごとにＧＦ（２）上での和すなわちパリティチェックを行い、結果を検査ビットｂ_ｍとする。

次に、１１１ビットの“０”に固定するビット位置の選択を行なう際に必要となるデコードでの計算法を説明する。

まず、メモリセルから読み出したデータｄ_ｉを係数とする多項式ν（ｘ）のｍ_１（ｘ）での剰余を求めるのがシンドローム多項式Ｓ_１（ｘ）の計算である。この演算は、図９に示すように、ｘ^ｉ（ｉ＝２５４〜０）のｍ_１（ｘ）による剰余ｐ^ｉ（ｘ）の係数Ｐ^ｉ _ｍ（ｍ＝０〜７）とｄ_ｉの積と、その結果の和（パリティチェック）とにより行なわれる。すなわち、ｄ_ｉが“１”であるｐ^ｉ（ｘ）のｍ次の係数Ｐ^ｉ _ｍのパリティチェックの結果をシンドローム多項式Ｓ_１（ｘ）のｍ次の係数とする。

この計算では、ｄ_ｉが“０”であるところと、Ｐ^ｉ _ｍが“０”であるときは計算を行なわないので、２３８の情報ビット全てを使用しない場合に使用しないビットの選択が計算量を決めることになる。

次にもう一つのシンドローム多項式Ｓ_３（ｘ）に関連する計算法を説明する。
シンドローム多項式Ｓ_３（ｘ）に関連してエラー位置ｊの検索に必要なのは多項式Ｓ_３（ｘ^３）である。Ｓ_３（ｘ）自体は、ν（ｘ）のｍ_３（ｘ）での剰余である。ν（ｘ^３）とＳ_３（ｘ^３）との間には、ｘ^ｉのｍ_１（ｘ）による剰余多項式ｐ^ｉ（ｘ）の係数をＰ^ｉ _ｍ（ｍ＝０〜７）とし、ｘ^ｉの係数をｄ_ｉとして、次の数１７のような関係がある。

以上の数１７から、Ｓ_３（ｘ^３）はν（ｘ）の係数ｄ_ｉと剰余ｐ^３ｉ（ｘ）によって計算できる。従って必要なのは、ｘ^ｉのｍ_１（ｘ）でのｐ^ｉ（ｘ）の係数Ｐ^ｉ _ｍであり、具体的な計算法は、図１０のようになる。

この計算でもｄ_ｉが“０”であるところと、Ｐ^３ｉ _ｍが“０”であるときは計算を行なわないので、２３８の情報ビット全てを使用しない場合に使用しないビットの選択が計算量を決めることになる。デコードではシンドローム多項式の計算の後エラー位置を検索する演算などを行なうので、計算時間を短くするためにも計算量を出来るだけ少なくしたい。これは、２３８次の情報多項式ｆ（ｘ）の中から、例えば最適な１２８個の項（次数）の選択を行なうことにより可能となる。次にこの選択の方法について説明する。

シンドローム多項式Ｓ_１（ｘ）とＳ_３（ｘ^３）は同時に並列に計算を行なう。各多項式の各次数の係数の計算は“１”のパリティチェックであるのでどの次数の係数の計算もバラツキなくほぼ同じ時間で行なわれれば計算量は減る。

そのための選択の一つの方法は、シンドローム計算に用いられる７次の剰余多項式ｐ^ｎ（ｘ）とｐ^３ｎ（ｘ）の係数が“１”の総和を、各ｎについて求め、総和の数の少ない方から必要なデータビット数だけのｎを選択する。この際最初の１６個は検査ビットとしてｘ^０〜ｘ^１５の係数を使うので固定し、１７個目以降の選択に係数の“１”の総和の昇順選択をする。

また、同じ総和の数のグループ内で選択が終了する際には、係数“１”がｐ^ｎ（ｘ）とｐ^３ｎ（ｘ）内で各次数の項の間に均等に分布するｎを基準に同じ次数項での“１”の重なりが少ない順に選択する。すなわち基準となるｎのｐ^ｎ（ｘ），ｐ^３ｎ（ｘ）の係数“１”の次数での項の係数の総和が少ない順に選択する。

このような選択方法で選んだ２５４次のデータ多項式ｆ（ｘ）ｘ^１６で１４４ビットデータを扱う場合に使用する、１４４個の次数ｎを、図１１に示す。

この選択方法は必ずしもパリティチェックを行なう多項式の各次数の係数“１”の数の最大のものを最も少なくするとは限らないが、全ての組合せの中から計算ステップが最小となるものを探索する様な大規模な計算を必要としないでシンドローム計算回路規模を減らしかつ、シンドローム計算のステップ数を減らす簡便な方法ではある。

図１２は、ｇ（ｘ）の剰余ｒ^ｎ（ｘ）であって、選択されたｘ^ｎの剰余ｒ^ｎ（ｘ）の各次数での係数が“１”であるｎの表である。

例えば、ｘ^１５の係数が“１”であるｒ^ｎ（ｘ）の次数ｎは、図１２のｍ＝１５の列の係数“１”の数が１から６２の欄に書かれている１７，１８，２２，…，２４５，２４９，２５０である。チェックビットのｘ^１５の係数に相当するｂ_１５は情報データ多項式ｆ（ｘ）ｘ^１６の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

このようにして、図１２の表から行なう検査ビットの計算回路例を図１３に示す。ｘ^ｍのｍ＝１１，５，２は図１２の表からパリティチェックするビット数が最大７２個であるので、図１３ではこの場合を例として示す。ｘ^ｎのｇ（ｘ）による剰余多項式ｒ^ｎ（ｘ）のｍ次項の係数Ｐ^ｎ _ｍが“０”でない次数ｎは表にしてあるので、各ｍについて表からｎを選択し、ａ_ｎと／ａ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェック回路（ＰＣ）を組合せる。すなわち、４で割り切れれば4ビットＰＣのみで、１が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝１１，５，２の例では７２入力である。このとき検査ビット計算回路は図１３に示すように、３段のパリティチェック回路により構成することができる。初段は、１８個の４ビットＰＣで構成する。２段目は１８入力となるので、４個の４ビットＰＣと１個の２ビットＰＣを用いて構成する。３段目は５入力となるので１個の５ビットＰＣで構成する。３段目のパリティチェック回路の出力が検査ビットｂ_ｍ，／ｂ_ｍとなる。

検査ビットの計算の場合と同様の計算をシンドローム計算でも行なうので次にこれを説明する。

図１４はシンドローム多項式Ｓ_１（ｘ）の計算で使用する７次の剰余多項式ｐ^ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。例えばｘ^７の係数が“１”であるｐ^ｎ（ｘ）の次数ｎは、表のｍ＝７の列の係数“１”の数が1から５６の欄に書かれている７，１１，１２，…，２３７，２４２，２４５である。Ｓ_１（ｘ）のｘ^７の係数はデータ多項式ν（ｘ）の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

このようにして、図１４の表から行なうシンドロームＳ１（ｘ）の計算回路例を図１５に示す。ｍ＝６，２の場合に、図１４からパリティチェックするビット数が最大６６個となるので、図１５ではこの場合を例として示す。ｘ^ｎのｍ_１（ｘ）の剰余多項式ｐ^ｎ（ｘ）のｍ次項の係数Ｐ^ｎ _ｍが“０”でない次数ｎは表にしてあるので、各ｍについて表からｎを選択し、データビットｄ_ｎと／ｄ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカ（ＰＣ）を組合せる。すなわち４で割り切れれば４ビットＰＣのみで、1が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝６，２の例では６６入力であるので、この場合も３段のパリティチェック回路で構成する。初段は、４ビットＰＣを１６個と２ビットＰＣ1個で構成する。２段目は１７入力となるから、４ビットＰＣを３個と５ビットＰＣを１個で構成する。３段目は４入力となるので4ビットＰＣ一つでよい。３段目出力が、係数（ｓ１）_ｍとなる。

シンドローム多項式Ｓ_３（ｘ^３）の計算にも同様であり、次にこれを説明する。

図１６は、シンドローム多項式Ｓ_３（ｘ^３）の計算で使用するｘ^３ｎのｍ_１（ｘ）での剰余ｐ^３ｎ（ｘ）の選択されたｎでの各次数の係数“１”の次数ｎの表である。

例えば、ｘ^７の係数が“１”であるｐ^３ｎ（ｘ）の次数ｎは、表のｍ＝７の列の係数“１”の数が１から５８の欄に書かれている４，８，１４，…，２４１，２４２，２４９である。Ｓ_３（ｘ^３）のｘ^７の係数に相当する（ｓ３）_７はデータ多項式ν（ｘ）の中のこの選択されたｎ次の項の係数のパリティチェックの結果として得られる。

その計算回路例を図１７に示す。図１６から、ｘ^ｍのｍ＝５がパリティチェックするビット数が最大７３個であるので、図１７はこの場合を例として示す。ｘ^３ｎのｍ_１（ｘ）の剰余多項式ｐ^３ｎ（ｘ）のｍ次項の係数Ｐ^３ｎ _ｍが“０”でないｎは表にしてあるので、各ｍについて表からｎを選択し、ｄ_ｎと／ｄ_ｎを用いてパリティチェックを行なう。

入力の数が４の剰余系のいずれに属するかによって用いるパリティチェッカを組合せる。すなわち４で割り切れれば4ビットＰＣのみで、１が余れば５ビットＰＣを加え、２が余れば２ビットＰＣを加え、３が余れば３ビットＰＣを加える。

ｍ＝５の例では７３入力であるので、この場合も３段のパリティチェック回路で構成する。初段は、４ビットＰＣを１７個と５ビットＰＣを１個で構成する。２段目は１８入力となるので、４ビットＰＣを４個と２ビットＰＣを１個とで構成する。３段目は５入力となるので５ビットＰＣを１個で構成できる。３段目出力が、係数（ｓ３）_ｍ，／（ｓ３）_ｍとなる。

次に指数比較によりエラー位置検索を行うエラー位置検索回路の回路規模を小さくするための方法について説明する。

必要な計算は、数１４に示す指数の合同式を解くことであり、具体的には二つの合同式を解く必要がある。まずはじめに、シンドロームの指数からｙ^２＋ｙ＋１＝α^ｙｎのｙ_ｎを求める。次に、このｙ_ｎに対応するｙ＝α^ｎの指数ｎを対応関係で見つけた後、ｘ＝α^σ１ｙによってｘの指数ｉを合同式を解いて求める。

合同式はいずれもＧＦ（２５６）であるので２５５を法としたものである。この計算はまともに行なうと、２５５×２５５の規模の比較を行うことに相当し、回路規模が大きくなる。そこで回路規模を小さくするために、計算を並列化する。

すなわち、２５５を互いに素である二つの因数（第１と第２の整数）に分解し、これらを法とする二つの合同式に分離して、これらの合同式を同時に満たす数はもともとの合同式も満たすことを利用する。この場合、二つの整数はできるだけ差が小さいことが、二つの合同式の演算を同時に並行させる場合に、それらの回路規模と計算時間を近いものとする上で好ましい。

具体的に、２５５は、１７×１５，５１×５，８５×３のように分解できるが、これらのうち１７×１５を用いて、１７と１５をそれぞれ法とする合同式を同時に解くことにする。

まず、ｙ_ｎを求めるには、数１８の合同式を用いる。即ち、１５倍した指数間の１７を法とした加減算と、１７倍した指数間の１５を法とした加減算とを同時並行させる。

次に、指数ｉを求めるには、数１９の合同式を用いる。ここでも、１５倍した指数間の１７を法とした加減算と、１７倍した指数間の１５を法とした加減算とを同時並行させる。

以上の指数の和演算や差演算は、後に説明するが、インデックス・ローテータ（ｉｎｄｅｘ ｒｏｔａｔｏｒ)という新たに工夫した演算回路を用いる。この回路は和や差を行なう指数の係数の２５５を法としての指数の積の規模を持つ。従って、上述のような分解をしなければ、最初の合同式は２５５×８５＝２１６７５の規模、２番目の合同式は、２５５×２５５＝６５０２５の規模となる。

これに対して、合同式を分解してその演算を同時並行させることにより、最初の合同式の解法の規模は１７×１７＝２８９と、１５×５＝７５の合わせて３６４となり、１．７％ほどの規模になる。2番目の合同式の解法の規模は、１７×１７＝２８９と１５×１５＝２２５の合わせて５１４となり０．８％ほどの規模となる。以上により、計算規模を小さく、従って計算時間を短くすることができる。

次に、ＧＦ（２５６）での各インデックス間の関係をまとめておく。

図１８は、ｘ^ｎのｍ_１（ｘ）による剰余であるｐ^ｎ（ｘ）の各次数の係数の“０”，“１”と、その０〜３次と４〜７次の係数をそれぞれ１６進表示で表したものを各インデックスｎについて示した。以下の全てのインデックスの関係はこの表をもとに計算される。すなわちインデックスを用いたｍ_１（ｘ）の根αの四則はこの表のどこかに一対一で対応する。

図１９Ａ及び図１９Ｂは、インデックスｎ＝０〜２５５について、ｙ＝α^ｎに対してｙ^２＋ｙ＋１＝α^ｙｎのインデックスｙ_ｎと、対応する多項式の係数及びその１６進表示を示している。同じｙ_ｎに二つのｎが対応する場合がエラー数２であり、ひとつの場合がエラー数1である。エラー数２の場合はペアとなるインデックスの値も示した。

なおインデックス８５と１７０では、ｙ^２＋ｙ＋１＝０である。これは、Ｓ_１とＳ_３が両方とも０か、Ｓ_３のみが０であることを意味し、それぞれエラーなしか３つ以上のエラーかある場合に相当する。この場合はシンドロームの値を用いてデータ訂正の回路を直接制御する系を設けるようにする。

図２０は、インデックスｎとｙ_ｎの対応関係を改めてまとめたもので、ｎの順にｙ_ｎを並べた表と、ｙ_ｎの順にｎを並べた表とを併せて示している。後者ではｙ_ｎ＝０の場合を除いて、同一のｙ_ｎに二つのｎが対応することを示している。なお、ｎが８５と１７０では対応するｙ_ｎはない（ガロア体の要素０に対応）。

図２１は、各インデックスｙ_ｎが１５ｙ_ｎ（ｍｏｄ １７）と１７ｙ_ｎ（ｍｏｄ １５）によって一意的に分類されること示すもので、左半分は１５ｙ_ｎ（ｍｏｄ １７）の値の小さいものから、右半分は１７ｙ_ｎ（ｍｏｄ １５）の小さいものから、それぞれｙ_ｎを並べている。

この図２１の表から、数１８に示した合同式の解法の並列化によって計算規模を縮小できることが分かる。１５ｙ_ｎ（ｍｏｄ １７）と１７ｙ_ｎ（ｍｏｄ １５）の合同式計算の結果の共通要素がシンドロームのインデックスから求められるｙ_ｎになる。

図２２は、データビットとして選択されたインデックスｉと対応するデータビットの物理的なビット位置ｋの対応を示すともに、インデックスｉについて１５ｉ（ｍｏｄ １７）と１５ｉ（ｍｏｄ １５）で分類したものである。インデックスｉが、１５ｉ（ｍｏｄ １７）と１５ｉ（ｍｏｄ １５）のペアで一対一に分類されることが見て取れる。この表から、数１９に示した合同式の解法の並列化によって計算規模を縮小できることが分かる。

１５ｉ（ｍｏｄ １７）と１５ｉ（ｍｏｄ １５）の合同式計算の結果の共通要素が物理的なビット位置を計算する際にｎとシンドロームＳ_１のインデックスから求められるｉ（すなわちｋ） になる。

図２３Ａは、インデックスの和や差を入力端から出力端への経路を巡回的に切り替えることにより演算するインデックス・ローテータであり、図２３Ｂはその回路記号である。インデックス間の差は和とは逆方向へのシフトに対応するので和について説明する。インデックスの和は根αの表現では積であるので、インデックス・ローテータへの２入力をα^σiとα^σjで表し、出力をα^σi+σjと表す。

図２３Ａに示すように、インデックス・ローテータは、入力端２０１上の入力α^０，α^１，α^２，…，α^２５４をスイッチ回路２０３と配線接続関係のみで出力端２０２のいずれかに伝える回路である。ここでは、ＧＦ（２５６）の全ての要素数の入出力端をもつ場合を示しており、このとき入力α^０はトランジスタスイッチ回路２０３を介して出力α^０，α^１，α^２，α^３，…，α^２５４の出力端２０２のいずれにも接続可能とされている。

スイッチ回路トランジスタのゲートは、乗数や除数に相当する制御入力端２０４であって、α^０，α^１，α^２，α^３，…，α^２５４の反転信号を制御入力として指数の和に相当する出力端へのトランジスタがオンするようにしている。図のようにスイッチトランジスタとしてＮチャネルを利用する場合は、入出力端２０１，２０２は予めプリチャージしておき、入力端２０１の放電をどの出力端２０２に伝えるかを制御入力でコントロールすることになる。

上記説明ではＧＦ（２５６）の全ての要素が使われるものとしたが、入出力に関係する要素の数はどのような和や差をインデックス間で行なうかで大きく異なる。このために前述のように、合同式の解法を並列化して規模を小さくする工夫をしたのであった。

次に実際にエラー位置検索に適用する例を示す。

図２４のインデックス・ローテータ２００ａは、数１８の第１式、１５ｙ_ｎ≡１５σ_３−４５σ_１（ｍｏｄ １７）の右辺の演算を行うものである。入力はσ_３である。シンドローム計算で得られた７次の多項式の係数(ｓ３)_ｍ （ｍ＝０〜７）をデコードして１５σ_３の１７を法としての剰余類のインデックス位置の入力信号をドライブするために、１７個のドライバ２１１ａが設けられる。

制御入力はσ_１である。シンドローム計算で得られた７次の多項式の係数（ｓ１）_ｍ（ｍ＝０〜７）をデコードして−４５σ_１の１７を法としての剰余類のインデックス位置の制御信号をドライブするために、１７個のドライバ２１２ａが設けられる。

このインデックス・ローテータ２００ａにより、出力には前に示した表の１５ｙ_ｎ（１７）に相当する１５ｙ_ｎの１７を法としての類を示すインデックスが得られる。

図２５は、図２４における入力及び制御入力のドライバ２１１ａ，２１２ａに用いられるデコーダ回路を示す。シンドローム多項式の係数であるｍ＝０〜７の信号を選択的にゲート信号とするトランジスタを直列したＮＡＮＤ回路を各剰余類に属する既約多項式ｐ^ｎ（ｘ）の数だけ並列接続して構成される。

クロックＣＬＫにより制御されるプリチャージトランジスタにより共通ノードをプリチャージし、その放電の有無で剰余類のインデックス信号とする。係数信号配線と、その反転信号配線とがペアをなして配設され、これがＮＡＮＤ回路を構成するトランジスタのゲートにデコードのコードに従って接続される。

並列接続されるＮＡＮＤノードは、各剰余類インデックスあたり法が１７なら２５５の二つの互いに素な因数への分解のもう一方の数１５であり、法が１５なら１７である。

同様のデコーダ回路を制御信号入力にも用いるが、具体的なデコードのコードを図２６に示す。この表は既約剰余ｐ^ｎ（ｘ）のインデックスｎを１５倍した法１７の剰余類１５ｎ（１７）として分類したものである。０から１６のインデックスで分類され、各々の類には１５個のｎが含まれ、これらに対応するｐ^ｎ（ｘ）の各次数の係数に従ってデコーダのトランジスタゲートへの信号配線接続が決まる。

例えばインデックス１においては、並列にＯＲ接続されるＮＡＮＤのノードは、ｎが１６１，５９，２４６，１２７，４２，９３，１７８，１４４，２１２，２２９，１１０，１９５，８，７６，２５に相当する。

図２７は、既約剰余ｐ^ｎ（ｘ）のインデックスｎを−４５倍して法１７の剰余類−４５ｎ（１７）として分類したものである。０から１６のインデックスで分類され、各々の類には１５個のｎが含まれ、これらに対応するｐ^ｎ（ｘ）の各次数の係数に従ってデコーダのトランジスタゲートへの信号配線接続が決まる。

例えばインデックス１においては、並列にＯＲ接続されるＮＡＮＤのノードは、ｎが８８，１７３，１２２，１５６，７１，２０，１９０，２０７，２４１，５４，３７，１３９，１０５，２２４，３に相当する。

図２８のインデックス・ローテータ２００ｂは、数１８の第２式、１７ｙ_ｎ≡１７σ_３−５１σ_１（ｍｏｄ １５）の右辺の演算を行うもの、即ちシンドロームのインデックスσ_３とσ_１からインデックス１７σ_３−５１σ_１（ｍｏｄ１５）を求めるものである。

入力はσ_３である。シンドローム計算で得られた７次の多項式の係数（ｓ３）_ｍ（ｍ＝０〜７）をデコードして１７σ_３の法１５の剰余類のインデックス位置の入力信号をドライブするために、１５個のドライバ２１１ｂが設けられる。

制御入力はσ_１である。シンドローム計算で得られた７次の多項式の係数（ｓ１）_ｍ（ｍ＝０〜７）をデコードして−５１σ_１の法１５の剰余類のインデックス位置の制御信号をドライブするために、５個のドライバ２１２ｂが設けられる。即ち、法が１５なので５１とは３を共通因子として含み、剰余類の数は１５を３で割った５となり、その剰余類の法１５でのインデックスは０，３，６，９，１２となるのでドライバ２１２ｂの数は５個で制御入力は５本となる。

出力には、前に示した表の１７ｙ_ｎ（１５）に相当する１７ｙ_ｎの１５を法としての類を示すインデックスが得られる。

ドライバのデコーダ回路は、図２４のそれと同じであり入力信号のコードなどが異なる。

図２９は、既約剰余ｐ^ｎ（ｘ）のインデックスｎを１７倍して法１５の剰余類１７ｎ（１５）として分類したものである。０から１４のインデックスで分類され、各々の類には１７個のｎが含まれ、これらに対応するｐ^ｎ（ｘ）の各次数の係数に従ってデコーダのトランジスタゲートへの信号接続が決まる。

例えばインデックス１においては、並列にＯＲ接続されるＮＡＮＤのノードは、ｎが１７３，２３３，２０３，２３，８３，１５８，１８８，６８，３８，１２８，１４３，９８，５３，２１８，８，１１３，２４８に相当する。

図３０は、既約剰余ｐ^ｎ（ｘ）のインデックスｎを−５１倍して法１５の剰余類−１７ｎ（１５）として分類したものである。０，３，６，９，１２のインデックスで分類され、各々の類には５１個のｎが含まれ、これらに対応するｐ^ｎ（ｘ）の各次数の係数に従ってデコーダのトランジスタゲートへの信号接続が決まる。

例えば、インデックス３においては、並列にＯＲ接続されるＮＡＮＤのノードはｎが２３２，２２，１１７，１２２，６２，…，４７，５２，２７，２に相当する。

図３１は、上述した二つのインデックス・ローテータ２００ａ，２００ｂの演算結果を統合して、次の演算の信号を出力するための出力バス構造を示す。ローテータ２００ａ，２００ｂの出力を出すためにそれぞれ、１７，１５本の出力バス２１５ａ，２１５ｂが用意される。

これらのバス２１５ａ，２１５ｂにより、エラー位置をｙのインデックスとして検出するデコーダ部分へ１７＋１５のインデックスデータが送られる。ここでは、ローテータ演算回路出力を反転して選択されたインデックスが“Ｈ”として出力されるようになっている。

この出力バス２１５ａ，２１５ｂの信号から、これまで示した表から得られる ｛１５ｙ_ｎ（１７），１７ｙ_ｎ（１５）｝からｙ_ｎへ、 ｙ_ｎからｎへ、ｎから１５ｎ（１７），１７ｎ（１５）へのデコードを一気に行い、次の計算へと移る。

図３２は、数１９の第１式、１５ｉ≡１５ｎ＋１５σ_１（ｍｏｄ １７）の右辺の演算を行うインデックス・ローテータ３００ａである。入力はインデックスバス２１５ａ，２１５ｂの信号で、これをデコードして１５ｎの１７を法としてのインデックスを入力とするために１７個のドライバ３１１ａが設けられる。

制御入力はσ_１である。シンドローム計算で得られた７次の多項式の係数（ｓ１）_ｍ（ｍ＝０〜７）をデコードして１５σ１の法１７での剰余類のインデックス位置の制御信号をドライブするために１７個のドライバ３１１ｂが設けられる。

出力には、１５ｉ（１７）に相当する１５ｉの１７を法としての類を示すインデックスが得られる。

図３３は、図３２の入力側ドライバ３１１ａのデコーダ回路を示す。前段のインデックスローテータ２００ａ，２００ｂの出力である剰余類インデックス１７ｙ_ｎ（１５）と１５ｙ_ｎ（１７）の信号を選択的にゲート信号とするトランジスタを直列接続したＮＡＮＤ回路を、各剰余類間の関係によって決まる数だけ並列接続して構成される。ＮＡＮＤ回路の共通ノードを制御信号／ｐｒによりオンするプリチャージトランジスタによりプリチャージして、その放電の有無で選択された剰余類のインデックス信号とする。

ＮＡＮＤ回路を構成するトランジスタとして、図でゲートがないものとして示しているのは、実際にはトランジスタを置かず次のトランジスタへの配線があるのみであり、実際に直列接続されるトランジスタ数は２つのみである。

次に、剰余類インデックス間の関係とデコーダの入力となるコードを示す。

図３４は、剰余類インデックス１５ｙ_ｎ（１７），１７ｙ_ｎ（１５），１５ｎ（１７）の間の関係を示している。またこれらのインデックスに対応するｙ_ｎとｎの類を併せて示している。実際のデコードに利用されるのは剰余類インデックスのみである。

例えば、剰余類１５ｎ（１７）には、｛１５ｙ_ｎ（１７），１７ｙ_ｎ（１５）｝＝｛０，７｝，｛１，１４｝，｛２，１３｝，｛４，３｝，｛４，４｝，｛７，０｝，｛７，１１｝，｛８，１｝，｛８，１４｝，｛１１，３｝，｛１１，１３｝，｛１２，６｝，｛１２，１２｝，｛１５，１１｝，｛１５，１４｝が対応しているので、これらのＯＲがデコーダ出力となる。

この表に従ってデコードされて、インデックスローテータ３００ａの入力となる。

図３５は、数１９の第２式、１７ｉ≡１７ｎ＋１７σ_１（ｍｏｄ １５）の右辺の演算を行うインデックス・ローテータ３００ｂである。入力はインデックスバス２１５ａ，２１５ｂの信号でこれをデコードして１７ｎの１５を法としてのインデックスを入力するための、１５個のドライバ３１１ｂが設けられている。

制御入力はσ_１である。シンドローム計算で得られた７次の多項式の係数（ｓ１）_ｍ（ｍ＝０〜７）をデコードして１７σ_１の法１５による剰余類のインデックス位置の制御信号をドライブする、１５個のドライバ３１２ｂが設けられている。

出力には、１７ｉ（１５）に相当する１７ｉの１５を法としての類を示すインデックスが得られる。

ドライバに用いられるデコーダ回路は図３３と同じであり、そのコードの表を図３６に示す。この表は剰余類インデックス１５ｙ_ｎ（１７），１７ｙ_ｎ（１５），１７ｎ（１５）の間の関係を示している。またこれらのインデックスに対応するｙ_ｎとｎの類を併せて示している。実際のデコードに利用されるのは剰余類入インデックスのみである。

例えば、剰余類１７ｎ（１５）＝１には、｛１５ｙ_ｎ（１７），１７ｙ_ｎ（１５）｝＝｛０，１０｝，｛１，１｝，｛１，１３｝，｛２，９｝，｛３，１｝，｛４，３｝，｛５，１２｝，｛６，３｝，｛６，８｝，｛１１，３｝，｛１１，８｝，｛１２，１２｝，｛１３，３｝，｛１４，１｝，｛１５，９｝，｛１６，１｝，｛１６，１３｝が対応しているので、これらのＯＲがデコーダ出力となる。

この表に従ってデコードされた出力がインデックス・ローテータ３００ｂの入力となる。

図３７は、インデックス・ローテータ３００ａ，３００ｂの演算結果を統合して、エラー位置ｙをビット位置として検出する部分を示す。それぞれのローテータ３００ａと３００ｂの出力はそれぞれ、15i(17)バス３１５ａと17i(15)バス３１５ｂに出力される。

これらのバス３１５ａ，３１５ｂ上のペアによってｉを一意的に指定できることは、図２２のｋとｉと１５ｉ（１７）および１７ｉ（１５）の表から明らかである。｛１５ｉ（１７），１７ｉ（１５）｝の組からｋを指定できるので、２入力ＮＯＲゲート群からなるデコーダ回路３１６でｋを選択する。α^ｉが演算結果の最終的な出力となる。ｋは、選択される場合１又は２個選択され、２ビットまでのエラー位置を示すことになる。

図３８は、剰余類インデックス１５ｉ（１７），１７ｉ（１５），ｉ，ｋの関係をまとめて示している。物理的なビット位置ｋの順番にビット位置のインデックスｉを並べている。また各ｉ に対応する剰余類インデックス｛１５ｉ（１７），１７ｉ（１５）｝も示した。

これらの情報をもとに最終的にエラーを訂正する回路を、図３９示す。エラー訂正回路はシンドロームの計算結果によって動作が異なる。すなわち、シンドロームＳ_１×Ｓ_３が０でなければ、1つ又は２つのエラーが発生しており、データ訂正を行なう。Ｓ_１×Ｓ_３＝０の場合は二つに別れ、Ｓ_１＝Ｓ_３＝０であればエラーなしでデータを修正する必要はない。Ｓ_１又はＳ_３の一方のみが０であれば、３ビット以上のエラーが発生しており修正は不可能である。

これらの場合の動作を判別するために、シンドローム多項式の係数（ｓ１）_ｍと（ｓ３）_ｍの係数がすべて“０”の場合を検出するＮＯＲゲートＧ１，Ｇ２を用いた判定回路４０１が設けられている。３ビット以上のエラーがある場合は、ゲートＧ１，Ｇ２の一方の出力が“０”となる。これを受けて、ＮＯＲゲートＧ５が訂正不能（ｎｏｎ ｃｏｒｒｅｃｔａｂｌｅ）を示す“１”を出力する。このとき、ＮＯＲゲートＧ４の出力は“０”となり、エラー訂正を行うデコード回路４０２を非活性にする。

エラーがない場合は、ゲートＧ１，Ｇ２の出力が共に“１”となり、ＮＯＲゲートＧ４，Ｇ５ともに“０”を出力し、デコード回路４０２を非活性にする。

１又は２ビットのエラーがある場合、ゲートＧ１，Ｇ２の出力は共に“０”となり、ＮＯＲゲートＧ４の出力“１”がＮＯＲゲートＧ６とＮＡＮＤゲートＧ７からなるデコード回路４０２を活性にする。α^ｉで選択されたビット位置ｋのデータｄｋを反転する反転回路４０３として、図４０に示すような２ビットパリティチェック回路を用いて、エラーがない場合はｄｋをそのまま、エラー位置ではこれを反転して出力する。

この実施の形態によると、２ビットエラー訂正ＢＣＨコードを用いたオンチップのＥＣＣ回路の回路規模と計算時間を効果的に小さくすることができる。即ち、エラー位置検索のためにこの実施の形態では、ＧＦ（２５６）の要素の積や商演算を、要素の生成元の指数の加減算として行う。その際、２５５を互いに素である因数１５と１７に分解し、１７を法として、加減算の対象数に１５を乗じた加減算と、１５を法として、加減算の対象数に１７を乗じた加減算とを並列に行い、その演算結果から２５５を法とする加減算結果を得る。

これにより、因数分解を行うことなく、２５５を法とする加減算をそのまま行う場合に比べると、指数の加減算を行うインデックス・ローテータの規模を、約２％以下に縮小することが可能になる。

図４１は、１ブロック化して示したメモリコア回路１０との関係で、ＥＣＣ回路８の機能ブロック構成を示したものである。

エンコード部８１では、データ多項式ｆ（ｘ）ｘ^１６をコード生成多項式ｇ（ｘ）で割って、その剰余多項式ｒ（ｘ）の係数として検査ビットを求める。情報ビットと共に検査ビットがメモリコア回路１０のセルアレイに書き込まれる。

多項式ν（ｘ）で表されるメモリコア回路１０からの読み出しデータは、シンドローム演算部８２でシンドローム計算が行われる。得られたシンドロームに基づくエラー位置検索のためのインデックス計算部８３は、インデックス・ローテータ２００ａ，２００ｂによる並列演算、更にその演算結果に対するインデックス・ローテータ３００ａ，３００ｂによる並列演算により行われる。エラー訂正部８４でエラー位置のビットデータが反転される。

この発明は、上記実施の形態で説明したフラッシュメモリの他、如何なる半導体メモリにも適用可能である。

例えば図４２は、通常のＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示している。このメモリコア回路は、セルアレイ１ａ、センスアンプ回路２ａ及びロウデコーダ３ａを有する。セルアレイ１ａは、直列接続されたメモリセルＭ０−Ｍ３１を有するＮＡＮＤセルユニット（ＮＡＮＤストリング）を配列して構成されている。ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（ＢＬｏ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。

メモリセルの制御ゲートは、ワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。ワード線ＷＬ０−ＷＬ３１と選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するのがロウデコーダ３ａである。

センスアンプ回路２ａは、同時書き込み及び読み出しを行う１ページ分のセンスユニットＳＡを有する。各センスユニットＳＡには、ビット線選択回路４により、隣接するビット線ＢＬｅ，ＢＬｏのいずれかが選択されて接続される。これにより、一つのワード線ＷＬｉと複数の偶数番ビット線ＢＬｅ（或いは複数の奇数番ビット線ＢＬｏ）により同時に選択されるメモリセルの集合が、同時に書き込み／読み出しが行われる１ページ（１セクタ）となる。非選択側のビット線は所定電位を与えたシールド線として利用することにより、選択ビット線間の干渉を防止することができる。

ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位とするブロックを構成し、図のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。

この様なコア回路を持つＮＡＮＤ型フラッシュメモリにおいても、微細化や多値化が進むと、２ビット以上のエラー訂正をチップ内で実現する必要性が増える。この発明のエラー訂正システムは、エラー検出訂正の計算規模を抑えて高速演算可能としており、従ってこの様なメモリに適用して有効である。

なお、この実施の形態の並列演算方式は、有限体の剰余類の一般的性質を利用するものであって、ＧＦ（２^ｎ）のＢＣＨコードを用いる２ビットエラー訂正システム以外にも適用可能である。また実施の形態では、２ビットエラーまで訂正可能な２ＥＣ−ＢＣＨコードを説明したが、より一般的に、ｔ≧２として、ｔ重エラー訂正ＢＣＨ符号を用いることができる。この場合、ガロア体ＧＦ（２^ｎ）のｔ個の元α，α^３，…，α^２ｔ−１をコードの根に持つＢＣＨ符号となる。

この発明の実施の形態によるフラッシュメモリの要部構成を示す図である。 同フラッシュメモリのセルアレイの具体的構成を示す図である。 同セルアレイの更に具体的な構成を示す図である。 同フラッシュメモリのデータレベル関係を示す図である。 ＥＣＣ回路に用いられる“１”の偶奇判定を行う４ビットパリティチェック回路を示す図である。 同パリティチェック回路の記号を示す図である。 ＧＦ（２）上での多項式の積演算の方法を示す図である。 その積演算に用いられるパリティチェック回路を示す図である。 ＥＣＣ回路のエンコードにおける検査ビット計算法を示す図である。 ＥＣＣ回路のデコードにおけるシンドローム多項式Ｓ_１（ｘ）の計算法を示す図である。 同じくシンドローム多項式Ｓ_３（ｘ^３）の計算法を示す図である。 情報多項式のうち、データビットに使用するために選択された１４４個の次数を示す図である。 同１５次の剰余多項式の各次数の係数が“１”であるｎの表である。 検査ビットの計算に用いられるパリティチェック回路構成を示す図である。 シンドローム多項式Ｓ_１（ｘ）の計算で使用する剰余多項式ｐ^ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。 シンドローム多項式Ｓ_１（ｘ）の計算回路例である。 シンドローム多項式Ｓ_３（ｘ^３）の計算で使用する剰余多項式ｐ^３ｎ（ｘ）の選択されたｎでの各次数の係数“１”のｎの表である。 シンドローム多項式Ｓ_３（ｘ^３）の計算回路例である。 デコードで必要となる剰余多項式ｐ^ｎ（ｘ）の係数表である。 エラー位置検索のためのインデックスｎとｙ_ｎの対応関係を示す図である。 エラー位置検索のためのインデックスｎとｙ_ｎの対応関係を示す図である。 インデックスｎとｙ_ｎの対応関係をまとめて示す図である。 インデックスｙ_ｎの１５ｙ_ｎ（ｍｏｄ １７）と１７ｙ_ｎ（ｍｏｄ １５）による分類図である。 インデックスｉと対応するデータビットの物理的位置ｋとの対応関係を示す図である。 インデックスの加減算を行うインデックス・ローテータ回路を示す図である。 同インデックス・ローテータ回路の回路記号を示す図である。 数１８の第１式の演算を行うインデックス・ローテータ回路部を示す図である。 図２５に用いられるデコーダ回路を示す図である。 インデックスｎを剰余類インデックス１５ｎ（１７）として分類して示す図である。 インデックスｎを剰余類インデックス−４５ｎ（１５）として分類して示す図である。 数１８の第２式の演算を行うインデックス・ローテータ回路部を示す図である。 インデックスｎを剰余類インデックス１７ｎ（１５）として分類して示す図である。 インデックスｎを剰余類インデックス−１７ｎ（１５）として分類して示す図である。 図２４，２８のインデックス・ローテータの出力を統合する出力バス部を示す図である。 数１９の第１式の演算を行うインデックス・ローテータ回路部を示す図である。 図３２のデコーダ回路の構成を示す図である。 剰余類インデックス１５ｙ_ｎ（１７），１７ｙ_ｎ（１５），１５ｎ（１７）の関係を示す図である。 数１９の第２式の演算を行うインデックス・ローテータ回路部を示す図である。 図３５のデコーダ回路のコード表を示す図である。 図３２，３５のインデックス・ローテータの出力を統合してエラービット位置を出力する回路部を示す図である。 剰余類インデックス１５ｉ（１７），１７ｉ（１５），ｉ，ｋの関係を示す図である。 エラー訂正回路の構成を示す図である。 図３９に用いられる２ビットパリティチェック回路の構成を示す図である。 １ブロック化したメモリコア回路との関係でＥＣＣ回路の機能ブロック構成を示す図である。 メモリコア回路の他の構成例である。

符号の説明

１…セルアレイ、２…センスアンプ回路、３…ロウデコーダ、５，６…データバス、７…ＩＯバッファ、８…ＥＣＣ回路、２０１…演算部、２０１…入力端、２０２…出力端、２０３…スイッチ回路、２０４…制御入力端、２００ａ，２００ｂ，３００ａ，３００ｂ…インデックス・ローテータ回路、２１１ａ，２１１ｂ，２１２ａ，２１２ｂ，３１１ａ，３１１ｂ，３１２ａ，３１２ｂ…デコーダ回路、２１５ａ，２１５ｂ，３１５ａ，３１５ｂ…データバス、３１６…デコーダ回路、４０１…判定回路、４０２…デコード回路、４０３…２ビットパリティチェック回路（データ反転回路）。

Claims (6)

1. 多値ＮＡＮＤセルユニットにより構成されたメモリセルアレイと、
   前記メモリセルアレイに対してデータの書き込み及び読み出しを行う書き込み／読み出し回路と、
   前記メモリセルアレイから読み出されたデータに対し、ガロア体ＧＦ（２^ｎ）のエラー訂正符号を用いたエラー検出訂正を行うエラー検出訂正回路と、
   が同一チップ内に搭載された半導体記憶装置において、
   前記書き込み／読み出し回路は、前記エラー検出訂正回路で生成された検査ビットを前記データと共に前記メモリセルアレイに書き込み、前記メモリセルアレイから前記データと共に前記検査ビットを読み出すものであり、
   前記エラー検出訂正回路は、
   外部から入力され前記メモリセルアレイに書き込むデータから検査ビットを生成するエンコード部と、
   前記メモリセルアレイから読み出された前記データ及び検査ビットから２^ｎ−１を法とする加減算を行う演算回路を有し、
   前記演算回路は、２^ｎ−１を因数分解して互いに素でかつ差が可及的に小さくなるように選択された二つの数を第１及び第２の整数として、加減算の対象に第１の整数を乗じて第２の整数を法とした加減算を行う第１の演算部と、加減算の対象に第２の整数を乗じて第１の整数を法とした加減算を行う第２の演算部とを有し、これら第１及び第２の演算部が同時に並行して演算を行ってその演算結果から２^ｎ−１を法とする加減算結果を得る
   ことを特徴とする半導体記憶装置。
2. 前記エラー検出訂正回路は、２ビットのエラー訂正が可能なＢＣＨ符号を用いたものであって、エラー訂正可能な最大ビット数対応の次数を持つ情報多項式の中から、情報ビットとして利用する次数が、シンドローム多項式の計算規模が可及的に小さくなるように選択されている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記演算回路は、ガロア体ＧＦ（２^ｎ）の要素の積或いは商を求める演算を要素の生成元の指数の加減算により行うものであって、
   前記第１及び第２の演算部はそれぞれ、
   加減する一方の要素数に対応する数の入力端と、
   加減算結果を出力するための所定数の出力端と、
   加減する他方の要素数に対応する数の制御入力端を持って前記各入力端を任意の出力端に接続するための配線切り換えを行うスイッチ回路とを有するインデックス・ローテータである
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記エラー検出訂正回路は、ガロア体ＧＦ（２５６）による２ビットエラー訂正が可能なＢＣＨ符号を用いたものであり、
   前記演算回路は、係数が読み出しデータからデコードされたシンドロームＳ_１，Ｓ_３で表現される多項式Λ^Ｒ（ｘ）＝ｘ^２＋Ｓ_１ｘ＋（Ｓ_３＋Ｓ_１ ^３）／Ｓ_１の根α^ｎの指数ｎを求めるエラー位置検索回路である
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記エラー位置検索回路は、加減する一方の要素数に対応する数の入力端と、加減算結果を出力するための所定数の出力端と、加減する他方の要素数に対応する数の制御入力端を持って前記各入力端を任意の出力端に接続するための配線切り換えを行うスイッチ回路とを有するインデックス・ローテータを用いて構成されるものであり、
   デコードされた二つのシンドロームの指数σ_１，σ_３を用いて、合同式σ_３−３σ_１≡ｙ_ｎ（ｍｏｄ２５５）を解くための、制御入力端と入力端のペアがそれぞれ（１７，１７）と（５，１５）であって１７を法とする加減算と１５を法とする加減算を並列的に行う第１及び第２のインデックス・ローテータと、
   第１及び第２のインデックス・ローテータによる演算結果に基づいて、エラー位置ｘの指数ｉを合同式ｉ≡ｎ＋σ_１（ｍｏｄ ２５５）を解いて求めるための、制御入力端と入力端のペアがそれぞれ（１７，１７）と（１５，１５）であって１７を法とする加減算と１５を法とする加減算を並列的に行う第３及び第４のインデックス・ローテータとを有する
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記メモリセルアレイは、多値のデータレベルを取り得る情報セルと、前記情報セルの取り得るデータレベルのうちの所定の２つのデータレベルの間の参照レベルに設定された参照セルとを有し、
   前記書き込み／読み出し回路は、前記情報セルと前記参照セルの読み出しデータを比較してデータの読み出しを行う
   ことを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。

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