JP2881773B2 - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JP2881773B2 JP2881773B2 JP63191688A JP19168888A JP2881773B2 JP 2881773 B2 JP2881773 B2 JP 2881773B2 JP 63191688 A JP63191688 A JP 63191688A JP 19168888 A JP19168888 A JP 19168888A JP 2881773 B2 JP2881773 B2 JP 2881773B2
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- Japan
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- error
- bit
- circuit
- error correction
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号の伝送路系に用いて好適な誤り訂正
装置に関する。
装置に関する。
〔発明の概要〕 この発明は、通常の誤り訂正を行う第１モードと、こ
の第１モードより強力な誤り訂正を行う第２モードとを
有する誤り訂正装置において、第１モードのときは、こ
の第１モードで生成されない、第２モードのシンドロー
ムの一部を第１モードのシンドロームの一部又は全部か
ら生成するようにすることにより、第１モードと第２モ
ードでの構成の共通化を図るようにしたものである。
の第１モードより強力な誤り訂正を行う第２モードとを
有する誤り訂正装置において、第１モードのときは、こ
の第１モードで生成されない、第２モードのシンドロー
ムの一部を第１モードのシンドロームの一部又は全部か
ら生成するようにすることにより、第１モードと第２モ
ードでの構成の共通化を図るようにしたものである。
一般に信号の伝送路系では、種々の記録媒体が存在
し、その信号品質も種々考えられるので、通常の誤り訂
正を行う第１モードの外に、更に条件の悪い媒体で使用
する場合を考慮して、第１モードより強力な誤り訂正を
行う第２モードを設けることが考えられる。
し、その信号品質も種々考えられるので、通常の誤り訂
正を行う第１モードの外に、更に条件の悪い媒体で使用
する場合を考慮して、第１モードより強力な誤り訂正を
行う第２モードを設けることが考えられる。
その際に第１モードの誤り訂正コード（ECC）は例え
ば（n,i,d）SEC（１ビット誤り訂正）−DED（２ビット
誤り検出）拡張BCHコードで表わされ、第２モードの誤
り訂正コードは例えば（ｎ′,i′,d′）DEC（２ビット
誤り訂正）−TED（３ビット誤り検出）拡張BCHコードで
表わされ、ここでn,n′は符号長、i,i′は情報長、d,
d′は最小距離である。そして、ECCを例えばGF（24）で
定義すれば第１モードでは（15,10,4）拡張BCHコードと
なり、第２モードでは（15,6,6）拡張BCHコードとな
る。
ば（n,i,d）SEC（１ビット誤り訂正）−DED（２ビット
誤り検出）拡張BCHコードで表わされ、第２モードの誤
り訂正コードは例えば（ｎ′,i′,d′）DEC（２ビット
誤り訂正）−TED（３ビット誤り検出）拡張BCHコードで
表わされ、ここでn,n′は符号長、i,i′は情報長、d,
d′は最小距離である。そして、ECCを例えばGF（24）で
定義すれば第１モードでは（15,10,4）拡張BCHコードと
なり、第２モードでは（15,6,6）拡張BCHコードとな
る。
拡張BCHコードは、通常のBCHコード（第１モードでは
（15,11,3），第２モードでは（15,7,5））に１ビット
データを犠牲にして誤り訂正を強化して拡張性を持たせ
たものである。
（15,11,3），第２モードでは（15,7,5））に１ビット
データを犠牲にして誤り訂正を強化して拡張性を持たせ
たものである。
そして、このGF（24）のときの第１モードの生成多項
式G1（ｘ）は例えば次式で表される。
式G1（ｘ）は例えば次式で表される。
G1（ｘ）＝（x4＋ｘ＋１）（ｘ＋１） ‥‥（１） また、GF（24）のときの第２モードの生成多項式G
2（ｘ）は例えば次式で表わされる。
2（ｘ）は例えば次式で表わされる。
G2(x)=(x4+x+1)(x+1)(x4+x3+x2+x+1) ・・・（２） ここで第１モードの送信多項式をM1（ｘ），第２モー
ドの送信多項式をM2（ｘ）とする。このとき（x4＋ｘ＋
１）でM1（ｘ）及びM2（ｘ）を割った時の剰余をS1，
（ｘ＋１）でM1（ｘ）及びM2（ｘ）を割った時の剰余を
P,（x4＋x3＋x2＋ｘ＋１）でM2（ｘ）を割った剰余をS3
とすると、第１モードのときはS1,Pのシンドロームが存
在し、第２のモードのときはS1,P,S3のシンドロームが
存在する。つまり第１モードではS3のシンドロームは生
成されないことになる。
ドの送信多項式をM2（ｘ）とする。このとき（x4＋ｘ＋
１）でM1（ｘ）及びM2（ｘ）を割った時の剰余をS1，
（ｘ＋１）でM1（ｘ）及びM2（ｘ）を割った時の剰余を
P,（x4＋x3＋x2＋ｘ＋１）でM2（ｘ）を割った剰余をS3
とすると、第１モードのときはS1,Pのシンドロームが存
在し、第２のモードのときはS1,P,S3のシンドロームが
存在する。つまり第１モードではS3のシンドロームは生
成されないことになる。
ところが、上述の如く第１モードのときはS1,Pのシン
ドロームが存在し、第２モードのときはS1,P,S3のシン
ドロームが存在して、第１モードにはシンドロームS3が
存在しないので、第１モードと第２モードをソフトウエ
ア的又はハードウエア的に共通化することが困難で、構
成が複雑になる欠点がある。
ドロームが存在し、第２モードのときはS1,P,S3のシン
ドロームが存在して、第１モードにはシンドロームS3が
存在しないので、第１モードと第２モードをソフトウエ
ア的又はハードウエア的に共通化することが困難で、構
成が複雑になる欠点がある。
この発明は斯る点に鑑みてなされたもので、第１モー
ドと第２モードで構成の共通化を図ることができる誤り
訂正装置を提供するものである。
ドと第２モードで構成の共通化を図ることができる誤り
訂正装置を提供するものである。
上記の課題を解決するために、本発明は下記の手段を
備えた誤り訂正装置を提供する。即ち、通常の誤り訂正
を行う第１モードと、該第１モードより強力な誤り訂正
を行う第２モードとを有する誤り訂正装置において、 少なくとも上記第１モードの生成多項式の部分多項式
が第２モードの生成多項式に含まれており、 上記第１モードのときには、上記第２モードにおいて
は生成されるが第１モードで生成されないシンドローム
を上記第１モードのシンドロームの一部又は全部から生
成するようにしたことを特徴とする誤り訂正装置を提供
する。
備えた誤り訂正装置を提供する。即ち、通常の誤り訂正
を行う第１モードと、該第１モードより強力な誤り訂正
を行う第２モードとを有する誤り訂正装置において、 少なくとも上記第１モードの生成多項式の部分多項式
が第２モードの生成多項式に含まれており、 上記第１モードのときには、上記第２モードにおいて
は生成されるが第１モードで生成されないシンドローム
を上記第１モードのシンドロームの一部又は全部から生
成するようにしたことを特徴とする誤り訂正装置を提供
する。
〔作用〕 ここで掲げる例では第１モードのシンドロームの一部
又は全部はS1,PのうちのS1を云う。また、第２モードの
シンドロームの一部はS1,P,S3のうちのS3を云う。そし
て、第１モードのときはこの第１モードで生成されない
第２モードのシンドロームの一部S3を第１モードのシン
ドロームの一部又は全部すなわちS1から生成してやる。
つまり、第１モードで生成されないS3を強制的にS1 3と
してやる。これにより、第１モードと第２モードで使用
される構成の共通化を図ることができる。
又は全部はS1,PのうちのS1を云う。また、第２モードの
シンドロームの一部はS1,P,S3のうちのS3を云う。そし
て、第１モードのときはこの第１モードで生成されない
第２モードのシンドロームの一部S3を第１モードのシン
ドロームの一部又は全部すなわちS1から生成してやる。
つまり、第１モードで生成されないS3を強制的にS1 3と
してやる。これにより、第１モードと第２モードで使用
される構成の共通化を図ることができる。
以下、この発明の一実施例を第１図及び第２図に基づ
いて詳しく説明する。
いて詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、（１）は例えば記録媒体等から再生されたディジ
タルデータが供給されるデータ入力端子、（２）はクロ
ック信号が供給されるクロック端子、（３）は同期信号
より作られたロード信号が印加されるローラ入力端子、
（４）は入力端子（１）に印加されるデータに付加され
た制御信号等が印加される制御入力端子である。この制
御入力端子（４）に印加される制御信号に通常の誤り訂
正を行う第１モードと、この第１モードより強力な誤り
訂正を行う第２モードを識別するための識別信号が含ま
れている。
いて、（１）は例えば記録媒体等から再生されたディジ
タルデータが供給されるデータ入力端子、（２）はクロ
ック信号が供給されるクロック端子、（３）は同期信号
より作られたロード信号が印加されるローラ入力端子、
（４）は入力端子（１）に印加されるデータに付加され
た制御信号等が印加される制御入力端子である。この制
御入力端子（４）に印加される制御信号に通常の誤り訂
正を行う第１モードと、この第１モードより強力な誤り
訂正を行う第２モードを識別するための識別信号が含ま
れている。
（５）はモード判別回路であって、制御入力端子
（４）からの制御信号より識別信号を検出し、この識別
に基づいて例えば“1"であれば第１モード、“0"であれ
ば第２モードとモード判別を行う。（６）はシンドロー
ム発生器であって、クロック端子（２）からのクロック
に基づいてデータ入力端子（１）からのディジタルデー
タを取り込み、モード判別回路（５）の出力に基づき第
１モードのときはシンドロームS1,Pを算出し、第２モー
ドのときはシンドロームS1,S3,Pを算出する。なお、第
１モードのときはシンドロームS3は生成されないので、
このシンドロームS3を強制的にS1 3としてやる。つま
り、第１モードで１ビット誤り訂正する時第２モードの
誤り訂正処理でも１ビット誤り訂正となるようにするわ
けである。実際、αをガロア体GF（24）の根とするとビ
ット位置ｉに誤りがある場合S1＝αｉ，S3＝α3iである
からS3＝（αｉ）３＝S1 3となる。
（４）からの制御信号より識別信号を検出し、この識別
に基づいて例えば“1"であれば第１モード、“0"であれ
ば第２モードとモード判別を行う。（６）はシンドロー
ム発生器であって、クロック端子（２）からのクロック
に基づいてデータ入力端子（１）からのディジタルデー
タを取り込み、モード判別回路（５）の出力に基づき第
１モードのときはシンドロームS1,Pを算出し、第２モー
ドのときはシンドロームS1,S3,Pを算出する。なお、第
１モードのときはシンドロームS3は生成されないので、
このシンドロームS3を強制的にS1 3としてやる。つま
り、第１モードで１ビット誤り訂正する時第２モードの
誤り訂正処理でも１ビット誤り訂正となるようにするわ
けである。実際、αをガロア体GF（24）の根とするとビ
ット位置ｉに誤りがある場合S1＝αｉ，S3＝α3iである
からS3＝（αｉ）３＝S1 3となる。
（７）はエラー状態判別回路であって、後述する第２
図のフローチャートのステップ（26）以降の動作を行っ
て、エラー状態を判別する。判別結果は表示器（図示せ
ず）に供給され、誤りなし,1ビット誤り,2ビット誤り,3
ビット以上誤りに応じて夫々表示される。また、１ビッ
ト誤り,2ビット誤りは本装置で訂正されるも３ビット以
上の誤りは訂正されずに後段の補間回路（図示せず）で
補間処理されるのでそのために３ビット以上の誤りの場
合対応するフラグが補間回路に供給される。本実施例で
はシンドローム発生器（６）よりエラー状態判別回路
（７）に供給されるシンドロームS1,S3,Pは夫々４ビッ
ト,4ビット,1ビットである。
図のフローチャートのステップ（26）以降の動作を行っ
て、エラー状態を判別する。判別結果は表示器（図示せ
ず）に供給され、誤りなし,1ビット誤り,2ビット誤り,3
ビット以上誤りに応じて夫々表示される。また、１ビッ
ト誤り,2ビット誤りは本装置で訂正されるも３ビット以
上の誤りは訂正されずに後段の補間回路（図示せず）で
補間処理されるのでそのために３ビット以上の誤りの場
合対応するフラグが補間回路に供給される。本実施例で
はシンドローム発生器（６）よりエラー状態判別回路
（７）に供給されるシンドロームS1,S3,Pは夫々４ビッ
ト,4ビット,1ビットである。
（８），（９）はリードオンリメモリ（ROM）であっ
て、第1,第２モードの１ビット誤り訂正の場合実質的に
ROM（８）の出力のみが使用され、第２モードの２ビッ
ト誤り訂正の場合ROM（８），（９）の両方の出力が使
用される。エラー状態判別回路（７）からROM（８），
（９）には夫々８ビット（S1 4ビット，S3 4ビット）の
信号がアドレス情報として供給される。ROM（８），
（９）からは誤りが存在するときは４ビットの誤り位置
情報が得られ、夫々例えば４ビットカウンタから成るラ
ッチ回路（10），（11）にラッチされる。これ等のラッ
チ回路（10），（11）にはクロック信号がクロック端子
（２）から供給されると共にロード信号がロード入力端
子（３）より供給されるようになされている。ラッチ回
路（10），（11）は誤り位置情報がラッチされるとその
後、ラッチされた値と、同数のクロックをカウントした
その瞬間にその出力側に“1"の信号を発生するように働
く。
て、第1,第２モードの１ビット誤り訂正の場合実質的に
ROM（８）の出力のみが使用され、第２モードの２ビッ
ト誤り訂正の場合ROM（８），（９）の両方の出力が使
用される。エラー状態判別回路（７）からROM（８），
（９）には夫々８ビット（S1 4ビット，S3 4ビット）の
信号がアドレス情報として供給される。ROM（８），
（９）からは誤りが存在するときは４ビットの誤り位置
情報が得られ、夫々例えば４ビットカウンタから成るラ
ッチ回路（10），（11）にラッチされる。これ等のラッ
チ回路（10），（11）にはクロック信号がクロック端子
（２）から供給されると共にロード信号がロード入力端
子（３）より供給されるようになされている。ラッチ回
路（10），（11）は誤り位置情報がラッチされるとその
後、ラッチされた値と、同数のクロックをカウントした
その瞬間にその出力側に“1"の信号を発生するように働
く。
ラッチ回路（10），（11）の出力信号はオア回路（1
2）を介してイクスクルーシブオア（EXOR）回路（13）
の一方の入力端に供給されるようになされる。（14）は
例えばシフトレジスタから成る遅延回路であって、シフ
トクロック用としてクロック端子（２）からのクロック
信号が供給され、入力端子（１）のデータを語長分だけ
遅延してEXOR回路（13）の他方の入力端に供給し、丁度
誤りのあるデータをオア回路（12）からの出力信号で誤
り訂正させるようにタイミングを図っている。従って、
EXOR回路（13）では第１モードのときは１ビット誤りが
訂正され、第２モードのときは２ビット以下の誤りが訂
正されて出力端子（15）に出力される。
2）を介してイクスクルーシブオア（EXOR）回路（13）
の一方の入力端に供給されるようになされる。（14）は
例えばシフトレジスタから成る遅延回路であって、シフ
トクロック用としてクロック端子（２）からのクロック
信号が供給され、入力端子（１）のデータを語長分だけ
遅延してEXOR回路（13）の他方の入力端に供給し、丁度
誤りのあるデータをオア回路（12）からの出力信号で誤
り訂正させるようにタイミングを図っている。従って、
EXOR回路（13）では第１モードのときは１ビット誤りが
訂正され、第２モードのときは２ビット以下の誤りが訂
正されて出力端子（15）に出力される。
次に第１図の動作を第２図のフローチャートを参照し
て説明する。
て説明する。
モード判別回路（５）においてステップ（21）で制御
入力端子（４）からの制御信号より識別信号を検出し、
ステップ（22）で識別信号に基づいて第１モードか第２
モードかを判別し、第１モードであればシンドローム発
生器（６）においてデータ入力端子（１）からディジタ
ルデータを取り込んで第１モードのシンドロームS1,Pを
演算して求め、ステップ（24）でシンドロームS1 3をシ
ンドロームS3に代入してやる設定を行う。
入力端子（４）からの制御信号より識別信号を検出し、
ステップ（22）で識別信号に基づいて第１モードか第２
モードかを判別し、第１モードであればシンドローム発
生器（６）においてデータ入力端子（１）からディジタ
ルデータを取り込んで第１モードのシンドロームS1,Pを
演算して求め、ステップ（24）でシンドロームS1 3をシ
ンドロームS3に代入してやる設定を行う。
一方、ステップ（22）で第２モードであればシンドロ
ーム発生器（６）においてデータ入力端子（１）からの
ディジタルデータを取り込んで第２モードのシンドロー
ムS1,S3,Pを演算して求める。この算出された各シンド
ロームはエラー状態判別回路（７）に供給される。
ーム発生器（６）においてデータ入力端子（１）からの
ディジタルデータを取り込んで第２モードのシンドロー
ムS1,S3,Pを演算して求める。この算出された各シンド
ロームはエラー状態判別回路（７）に供給される。
エラー状態判別回路（７）において、ステップ（26）
でS1＝０か否かを判別し、そうであればステップ（27）
でＰ＝０か否かを判別し、そうであればステップ（28）
でS3＝０か否かを判別し、そうであればつまり、シンド
ロームS1,P,S3が全て０であればステップ（29）で対応
するデータには誤りがないと看做し、そのときの遅延回
路（14）からのデータをそのままEXOR回路（13）を通し
て出力端子（15）に出力する。
でS1＝０か否かを判別し、そうであればステップ（27）
でＰ＝０か否かを判別し、そうであればステップ（28）
でS3＝０か否かを判別し、そうであればつまり、シンド
ロームS1,P,S3が全て０であればステップ（29）で対応
するデータには誤りがないと看做し、そのときの遅延回
路（14）からのデータをそのままEXOR回路（13）を通し
て出力端子（15）に出力する。
ステップ（27）でＰ＝０でないか又はステップ（28）
でS3＝０でなければステップ（30）で訂正不能な誤りと
看做し、遅延回路（14）からの対応するデータを何等訂
正することなくEXOR回路（13）を通して出力端子（15）
の後段に設けられた補間回路に供給してその補間処理に
委ねる。
でS3＝０でなければステップ（30）で訂正不能な誤りと
看做し、遅延回路（14）からの対応するデータを何等訂
正することなくEXOR回路（13）を通して出力端子（15）
の後段に設けられた補間回路に供給してその補間処理に
委ねる。
ステップ（31）でS1 3＋S3＝０か否かすなわち１ビッ
ト誤りか否かを判別し、１ビット誤りであればステップ
（32）でＰ＝０か否かすなわち偶数ビット誤りか否かを
判別し、そうでなければつまり奇数ビット誤り（Ｐ＝
１）であればステップ（33）で１ビット誤りと看做す。
ト誤りか否かを判別し、１ビット誤りであればステップ
（32）でＰ＝０か否かすなわち偶数ビット誤りか否かを
判別し、そうでなければつまり奇数ビット誤り（Ｐ＝
１）であればステップ（33）で１ビット誤りと看做す。
そこで、エラー状態判別回路（７）からの８ビットの
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８）の出力側に何番目のビットが誤
りであるかを表わす誤り位置情報が得られ、これがラッ
チ回路（10）にラッチされる。また、このときROM
（９）へのアドレス情報は実質的に無効とされ、その出
力側には何も出力は得られない。ラッチ回路（10）は誤
り位置情報に対応して“1"の出力信号を発生し、オア回
路（12）を介してEXOR回路（13）に供給し、ここで遅延
回路（14）からの対応するデータのうち誤っているビッ
トを反転して出力端子（15）に１ビット訂正された正し
いデータとして出力する。
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８）の出力側に何番目のビットが誤
りであるかを表わす誤り位置情報が得られ、これがラッ
チ回路（10）にラッチされる。また、このときROM
（９）へのアドレス情報は実質的に無効とされ、その出
力側には何も出力は得られない。ラッチ回路（10）は誤
り位置情報に対応して“1"の出力信号を発生し、オア回
路（12）を介してEXOR回路（13）に供給し、ここで遅延
回路（14）からの対応するデータのうち誤っているビッ
トを反転して出力端子（15）に１ビット訂正された正し
いデータとして出力する。
ステップ（32）でＰ＝０であればステップ（34）で訂
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。
ステップ（31）でS1 3＋S3＝０でなければすなわち１
ビット誤りでなければステップ（35）でＰ＝０か否かす
なわち偶数ビット誤りか否かを判別し、そうであればつ
まり偶数ビット誤り（Ｐ＝０）であればステップ（36）
で２ビット誤りと看做す。
ビット誤りでなければステップ（35）でＰ＝０か否かす
なわち偶数ビット誤りか否かを判別し、そうであればつ
まり偶数ビット誤り（Ｐ＝０）であればステップ（36）
で２ビット誤りと看做す。
そこで、エラー状態判別回路（７）からの８ビットの
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８），（９）の出力側に夫々何番目
のビットが誤りであるかを表わす誤り位置情報が得ら
れ、これがラッチ回路（10），（11）にラッチされる。
ラッチ回路（10），（11）は誤り位置情報に対応して
“1"の出力信号を発生し、オア回路（12）を介してEXOR
回路（13）に供給し、ここで遅延回路（14）からの対応
するデータのうち誤っているビットを反転して出力端子
（15）に２ビット訂正された正しいデータとして出力す
る。
情報をROM（８），（９）にアドレス情報として供給す
る。すると、ROM（８），（９）の出力側に夫々何番目
のビットが誤りであるかを表わす誤り位置情報が得ら
れ、これがラッチ回路（10），（11）にラッチされる。
ラッチ回路（10），（11）は誤り位置情報に対応して
“1"の出力信号を発生し、オア回路（12）を介してEXOR
回路（13）に供給し、ここで遅延回路（14）からの対応
するデータのうち誤っているビットを反転して出力端子
（15）に２ビット訂正された正しいデータとして出力す
る。
ステップ（35）でＰ＝０なければステップ（37）で訂
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。
正不能な誤りと看做し、遅延回路（14）からの対応する
データを何等訂正することなくEXOR回路（13）を通して
出力端子（15）の後段に設けられた補間回路に供給して
その補間処理に委ねる。
このようにして第１モードと第２モードが共通化され
るので構成が簡略化される。
るので構成が簡略化される。
なお、上述の実施例ではBCH符号の場合に付いて説明
したが、これに限定されず、リードソロモン符号等その
他の符号を用いてもよい。また、生成多項式も上述の式
に限定されず、少なくとも第１モードの生成多項式の部
分多項式が第２モードの生成多項式に含まれておればよ
い。
したが、これに限定されず、リードソロモン符号等その
他の符号を用いてもよい。また、生成多項式も上述の式
に限定されず、少なくとも第１モードの生成多項式の部
分多項式が第２モードの生成多項式に含まれておればよ
い。
上述の如くこの発明によれば、第１モードのときは第
１モードで生成されない、第２モードのシンドロームの
一部を第１モードのシンドロームの一部又は全部から生
成するようにしたので、第１モードと第２モードでの構
成を共通化することができ、構成の簡略化，コストの低
廉化が図れる。
１モードで生成されない、第２モードのシンドロームの
一部を第１モードのシンドロームの一部又は全部から生
成するようにしたので、第１モードと第２モードでの構
成を共通化することができ、構成の簡略化，コストの低
廉化が図れる。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明に供するためのフローチャートであ
る。 （５）はモード判別回路、（６）はシンドローム発生
器、（７）はエラー状態判別回路、（８），（９）はリ
ードオンリメモリ（ROM）、（10），（11）はラッチ回
路、（12）はオア回路、（13）はイクスクルーシブオア
回路、（14）は遅延回路である。
は第１図の動作説明に供するためのフローチャートであ
る。 （５）はモード判別回路、（６）はシンドローム発生
器、（７）はエラー状態判別回路、（８），（９）はリ
ードオンリメモリ（ROM）、（10），（11）はラッチ回
路、（12）はオア回路、（13）はイクスクルーシブオア
回路、（14）は遅延回路である。
フロントページの続き (56)参考文献 特開 昭59−149442（ＪＰ，Ａ) 米国特許4890286（ＵＳ，Ａ) 欧州公開75985（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (1)
- 【請求項１】通常の誤り訂正を行う第１モードと、該第
１モードより強力な誤り訂正を行う第２モードとを有す
る誤り訂正装置において、 少なくとも上記第１モードの生成多項式の部分多項式が
第２モードの生成多項式に含まれており、 上記第１モードのときには、上記第２モードにおいては
生成されるが第１モードで生成されないシンドロームを
上記第１モードのシンドロームの一部又は全部から生成
するようにしたことを特徴とする誤り訂正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191688A JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
| DE3923367A DE3923367A1 (de) | 1988-07-30 | 1989-07-14 | Fehlerkorrekturschaltung fuer digitale empfangssignale |
| GB8916318A GB2222282B (en) | 1988-07-30 | 1989-07-17 | Error correcting apparatus |
| US07/386,787 US5031181A (en) | 1988-07-30 | 1989-07-27 | Error correction processing apparatus |
| KR1019890010615A KR0148004B1 (ko) | 1988-07-30 | 1989-07-27 | 착오 정정장치 |
| FR8910261A FR2634961B1 (fr) | 1988-07-30 | 1989-07-28 | Dispositif de correction d'erreurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191688A JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241032A JPH0241032A (ja) | 1990-02-09 |
| JP2881773B2 true JP2881773B2 (ja) | 1999-04-12 |
Family
ID=16278808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191688A Expired - Lifetime JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5031181A (ja) |
| JP (1) | JP2881773B2 (ja) |
| KR (1) | KR0148004B1 (ja) |
| DE (1) | DE3923367A1 (ja) |
| FR (1) | FR2634961B1 (ja) |
| GB (1) | GB2222282B (ja) |
Cited By (1)
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1988
- 1988-07-30 JP JP63191688A patent/JP2881773B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-14 DE DE3923367A patent/DE3923367A1/de not_active Withdrawn
- 1989-07-17 GB GB8916318A patent/GB2222282B/en not_active Expired - Lifetime
- 1989-07-27 US US07/386,787 patent/US5031181A/en not_active Expired - Lifetime
- 1989-07-27 KR KR1019890010615A patent/KR0148004B1/ko not_active IP Right Cessation
- 1989-07-28 FR FR8910261A patent/FR2634961B1/fr not_active Expired - Fee Related
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| GB8916318D0 (en) | 1989-08-31 |
| DE3923367A1 (de) | 1990-02-01 |
| GB2222282B (en) | 1992-04-15 |
| FR2634961B1 (fr) | 1994-09-30 |
| KR900002576A (ko) | 1990-02-28 |
| JPH0241032A (ja) | 1990-02-09 |
| FR2634961A1 (fr) | 1990-02-02 |
| GB2222282A (en) | 1990-02-28 |
| US5031181A (en) | 1991-07-09 |
| KR0148004B1 (ko) | 1998-12-01 |
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