JPH0241032A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
- Publication number
- JPH0241032A JPH0241032A JP63191688A JP19168888A JPH0241032A JP H0241032 A JPH0241032 A JP H0241032A JP 63191688 A JP63191688 A JP 63191688A JP 19168888 A JP19168888 A JP 19168888A JP H0241032 A JPH0241032 A JP H0241032A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- syndrome
- circuit
- error
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 40
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- KIAPWMKFHIKQOZ-UHFFFAOYSA-N 2-[[(4-fluorophenyl)-oxomethyl]amino]benzoic acid methyl ester Chemical compound COC(=O)C1=CC=CC=C1NC(=O)C1=CC=C(F)C=C1 KIAPWMKFHIKQOZ-UHFFFAOYSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号の伝送路系に用いて好適な誤り訂正装
置に関する。
置に関する。
この発明は、通常の誤り訂正を行う第１モードと、この
第１モードより強力な誤り訂正を行う第２モードとを有
する誤り訂正装置において、第１モードのときは、この
第１モードで生成されない、第２モードのシンドローム
の一部を第１モードのシンドロームの一部又は全部から
生成するようにすることにより、第１モードと第２モー
ドでの構成の共通化を図るようにしたものである。
第１モードより強力な誤り訂正を行う第２モードとを有
する誤り訂正装置において、第１モードのときは、この
第１モードで生成されない、第２モードのシンドローム
の一部を第１モードのシンドロームの一部又は全部から
生成するようにすることにより、第１モードと第２モー
ドでの構成の共通化を図るようにしたものである。
（従来の技術〕
一般に信号の伝送路系では、種々の記録媒体が存在し、
その信号品質も種々考えられるので、通常の誤り訂正を
行う第１モードの外に、史に条件の悪い媒体で使用する
場合を考慮して、第１モードより強力な誤り訂正を行う
第２モードを設けることが考えられる。
その信号品質も種々考えられるので、通常の誤り訂正を
行う第１モードの外に、史に条件の悪い媒体で使用する
場合を考慮して、第１モードより強力な誤り訂正を行う
第２モードを設けることが考えられる。
その際に第１モードの誤り訂正コード（ＥＣＣ）は例え
ば（ｎ、ｉ、ｄ）ＳＥＣ（１ビット誤り訂正）−ＤＥＤ
（２ビット誤り検出）拡張ＢＣＨコードで表わされ、
第２モードの誤り訂正コードは一部で表わされ、ここで
ｎ、ｎ’ は符号長、１゜ｉ′は情報長、ｄ、ｄ’ は
最小距離である。そして、ＥＣＣを例えばＣＦ （２’
）で定義すれば第１モードでは（１５，１０，４）拡
張ＢＣＨコードとなり、第２モードでは（１５，６、６
）拡張ＢＣＨコードとなる。
ば（ｎ、ｉ、ｄ）ＳＥＣ（１ビット誤り訂正）−ＤＥＤ
（２ビット誤り検出）拡張ＢＣＨコードで表わされ、
第２モードの誤り訂正コードは一部で表わされ、ここで
ｎ、ｎ’ は符号長、１゜ｉ′は情報長、ｄ、ｄ’ は
最小距離である。そして、ＥＣＣを例えばＣＦ （２’
）で定義すれば第１モードでは（１５，１０，４）拡
張ＢＣＨコードとなり、第２モードでは（１５，６、６
）拡張ＢＣＨコードとなる。
拡張ＢＣＨコードは、通常のＢＣＨコード（第１モード
では（１５，ＩＬ ３） 、第２モードでは（１５，７
、５） ）に１ビツトデータを犠牲にして誤り訂正を強
化して拡張性を持たせたものである。
では（１５，ＩＬ ３） 、第２モードでは（１５，７
、５） ）に１ビツトデータを犠牲にして誤り訂正を強
化して拡張性を持たせたものである。
そして、このＣＦ （２’ ）のときの第１ ％−ドの
生成多項式Ｇｔ（ｘ）は例えば次式で表される。
生成多項式Ｇｔ（ｘ）は例えば次式で表される。
Ｇ１（ｘ） ＝ （ｘ’ ＋ｘ ＋ Ｉ Ｘｘ ＋ １
） ・・・・（１）また、ＧＦ （２４）のときの第２
モードの生成多項式〇２（Ｘ）は例えば次式で表わされ
る。
） ・・・・（１）また、ＧＦ （２４）のときの第２
モードの生成多項式〇２（Ｘ）は例えば次式で表わされ
る。
Ｇ２ （Ｘ） ＝ （ｘ’ ＋ｘ＋１） （ｘ＋１）
（ｘ４ ＋ｘｊ ＋ｘ２ ＋ｘ＋１）ここで（ｘ’ ＋
ｘ＋ｌ）でＧｔ（ｘ）及びＧ２（Ｘ）を割った時の剰余
を３１＋ （ｘ”１）でＧｔ（ｘ）及びＧ２（Ｘ）を
割った時の剰余をＰ、（ｘ’ ＋ｘ３＋ｘ２＋ｘ＋ｌ）
で０２（Ｘ ）を割った剰余を８３とすると、第１モー
ドのときはＳｌ 、Ｐのシンド・・・（２） ロームが存在し、第２のモードのときはＳｌ、Ｐ。
（ｘ４ ＋ｘｊ ＋ｘ２ ＋ｘ＋１）ここで（ｘ’ ＋
ｘ＋ｌ）でＧｔ（ｘ）及びＧ２（Ｘ）を割った時の剰余
を３１＋ （ｘ”１）でＧｔ（ｘ）及びＧ２（Ｘ）を
割った時の剰余をＰ、（ｘ’ ＋ｘ３＋ｘ２＋ｘ＋ｌ）
で０２（Ｘ ）を割った剰余を８３とすると、第１モー
ドのときはＳｌ 、Ｐのシンド・・・（２） ロームが存在し、第２のモードのときはＳｌ、Ｐ。
Ｓ３のシンドロームが存在する。つまり第１モードでは
Ｓ３のシンドロームは生成されないことになる。
Ｓ３のシンドロームは生成されないことになる。
ところが、上述の如く第１モードのときはＳｔ＋Ｐのシ
ンドロームが存在し、第２モードのときはＳｌ、Ｐ、Ｓ
３のシンドロームが存在して、第１モードにはシンドロ
ームＳ３が存在しないので、第１モードと第２モードを
ソフトウェア的又はハードウェア的に共通化することが
困難で、構成が複雑になる欠点がある。
ンドロームが存在し、第２モードのときはＳｌ、Ｐ、Ｓ
３のシンドロームが存在して、第１モードにはシンドロ
ームＳ３が存在しないので、第１モードと第２モードを
ソフトウェア的又はハードウェア的に共通化することが
困難で、構成が複雑になる欠点がある。
この発明は斯る点に鑑みてなされたもので、第１モード
と第２モードで構成の共通化を図ることができる誤り訂
正装置を提供するものである。
と第２モードで構成の共通化を図ることができる誤り訂
正装置を提供するものである。
この発明による誤り訂正装置は、通常の誤り訂正を行う
第１モードと、この第１モードより強力な誤りｄＪ正を
行う第２モードとを有する誤り酋１正装置において、第
１モードのときは、この第１モードで生成されない、第
２モードのシンドロームの一部を第１モードのシンドロ
ームの一部又は全部から生成するように構成する。
第１モードと、この第１モードより強力な誤りｄＪ正を
行う第２モードとを有する誤り酋１正装置において、第
１モードのときは、この第１モードで生成されない、第
２モードのシンドロームの一部を第１モードのシンドロ
ームの一部又は全部から生成するように構成する。
ここで掲げる例では第１モードのシンドロームの一部又
は全部はＳｚ 、Ｐのうちの８１を云う。
は全部はＳｚ 、Ｐのうちの８１を云う。
また、第２モードのシンドロームの一部は５ＬＩＰＩ３
３のうちの５３を云う。そして、第１モードのときはこ
の第１モードで生成されない第２モードのシンドローム
の一部Ｓ３を第１モードのシンドロームの一部又は全部
すなわちＳｌから生成してやる。つまり、第１モードで
生成されないＳ３を強制的にＳｌｊとしてやる。これに
より、第１モードと第２モードで使用される構成の共通
化を図ることができる。
３のうちの５３を云う。そして、第１モードのときはこ
の第１モードで生成されない第２モードのシンドローム
の一部Ｓ３を第１モードのシンドロームの一部又は全部
すなわちＳｌから生成してやる。つまり、第１モードで
生成されないＳ３を強制的にＳｌｊとしてやる。これに
より、第１モードと第２モードで使用される構成の共通
化を図ることができる。
以下、この発明の一実施例を第１図及び第２図に基づい
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、（１１は例えば記録媒体等から再生されたディジタ
ルデータが供給されるデータ入力端子、（２）はクロッ
ク信号が供給されるクロック端子、（３）は同期信号よ
り作られたロード信号が印加されるロード入力端子、（
４）は入力端子（１）に印加されるデータに付加された
制御信号等が印加される制御入力端子である。この制御
入力端子（４）に印加される制御信号に通常の誤り訂正
を行う第１モードと、この第１モードより強力な誤り訂
正を行う第２モードを識別するための識別信号が含まれ
ている。
て、（１１は例えば記録媒体等から再生されたディジタ
ルデータが供給されるデータ入力端子、（２）はクロッ
ク信号が供給されるクロック端子、（３）は同期信号よ
り作られたロード信号が印加されるロード入力端子、（
４）は入力端子（１）に印加されるデータに付加された
制御信号等が印加される制御入力端子である。この制御
入力端子（４）に印加される制御信号に通常の誤り訂正
を行う第１モードと、この第１モードより強力な誤り訂
正を行う第２モードを識別するための識別信号が含まれ
ている。
（５）はモード判別回路であって、制御入力端子（４）
からの制御信号より識別信号を検出し、この識別に基づ
いて例えば１”であれば第１モード、“Ｏ”であれば第
２モードとモード判別を行う。
からの制御信号より識別信号を検出し、この識別に基づ
いて例えば１”であれば第１モード、“Ｏ”であれば第
２モードとモード判別を行う。
（６）はシンドローム発生器であって、クロック端子（
２）からのクロックに基づいてデータ入力端子（１）か
らのディジタルデータを取り込み、モード判別回路（５
）の出力に基づき第１モードのときはシンドロームＳ１
．Ｐを算出し、第２モードのときはシンドロームＳ１．
Ｓコ、Ｐを算出する。なお、第１モードのときはシンド
ロームＳ３は生成されないので、このシンドロームＳ〕
を強制的に３１’としてやる。つまり、第１モードで１
ビット誤り訂正する時第２モードの誤り訂正処理でも１
ビット誤り訂正となるようにするわけである。実際、α
をガロア体ＧＦ（２’）の根とするとビット位置ｌに誤
りがある場合Ｓ１−α’ 、Ｓ３−α３Ｌであるから５
３＝（αｔ） ３−５．１１となる。
２）からのクロックに基づいてデータ入力端子（１）か
らのディジタルデータを取り込み、モード判別回路（５
）の出力に基づき第１モードのときはシンドロームＳ１
．Ｐを算出し、第２モードのときはシンドロームＳ１．
Ｓコ、Ｐを算出する。なお、第１モードのときはシンド
ロームＳ３は生成されないので、このシンドロームＳ〕
を強制的に３１’としてやる。つまり、第１モードで１
ビット誤り訂正する時第２モードの誤り訂正処理でも１
ビット誤り訂正となるようにするわけである。実際、α
をガロア体ＧＦ（２’）の根とするとビット位置ｌに誤
りがある場合Ｓ１−α’ 、Ｓ３−α３Ｌであるから５
３＝（αｔ） ３−５．１１となる。
（７）はエラー状態判別回路であって、後述する第２図
のフローチャートのステップ（２６）以降の動作を行っ
て、エラー状態を判別する。判別結果は表示器（図示せ
ず）に供給され、誤りなし、１ビット誤り、２ビット誤
り、３ビツト以上誤りに応じて夫々表示される。また、
１ビット誤り、２ビット誤りは本装置で訂正されるも３
ビツト以上の誤りは訂正されずに後段の補間回路（図示
せず）で補間処理されるのでそのために３ビツト以上の
誤りの場合対応するフラグが補間回路に供給される。本
実施例ではシンドローム発生器（６）よりエラー状態判
別回路（７）に供給されるシンドローム３１１Ｓ３．Ｐ
は夫々４ビツト、４ビツト、１ビツトである。
のフローチャートのステップ（２６）以降の動作を行っ
て、エラー状態を判別する。判別結果は表示器（図示せ
ず）に供給され、誤りなし、１ビット誤り、２ビット誤
り、３ビツト以上誤りに応じて夫々表示される。また、
１ビット誤り、２ビット誤りは本装置で訂正されるも３
ビツト以上の誤りは訂正されずに後段の補間回路（図示
せず）で補間処理されるのでそのために３ビツト以上の
誤りの場合対応するフラグが補間回路に供給される。本
実施例ではシンドローム発生器（６）よりエラー状態判
別回路（７）に供給されるシンドローム３１１Ｓ３．Ｐ
は夫々４ビツト、４ビツト、１ビツトである。
（８１、（９１はリードオンリメモリ （ＲＯＭ）であ
って、第１．第２モードの１ビット誤り訂正の場合実質
的にＲＯＭ （８）の出力のみが使用され、第２モード
の２ビット誤り訂正の場合ＲＯＭ（８） 、 （９１の
両方の出力が使用される。エラー状態判別回路（７）か
らＲＯＭ＋８）、（９）には夫々８ビツト（３１４ビツ
ト。
って、第１．第２モードの１ビット誤り訂正の場合実質
的にＲＯＭ （８）の出力のみが使用され、第２モード
の２ビット誤り訂正の場合ＲＯＭ（８） 、 （９１の
両方の出力が使用される。エラー状態判別回路（７）か
らＲＯＭ＋８）、（９）には夫々８ビツト（３１４ビツ
ト。
３３４ビツト）の信号がアドレス情報として供給される
。ＲＯＭ（８） 、 （９１からは誤りが存在するとき
は４ビツトの誤り位置情報が得られ、夫々例えば４ビツ
トカウンタから成るランチ回路（１０）（１１）にラッ
チされる。これ等のラッチ回路（１０）。
。ＲＯＭ（８） 、 （９１からは誤りが存在するとき
は４ビツトの誤り位置情報が得られ、夫々例えば４ビツ
トカウンタから成るランチ回路（１０）（１１）にラッ
チされる。これ等のラッチ回路（１０）。
（１１）にはクロック信号がクロック端子（２）から供
給されると共にロード信号がロード入力端子（３）より
供給されるようになされている。ラッチ回路（１０）
、 （１１）は誤り位置情報がラッチされるとその瞬
間にその出力側に“１”の信号を発生するように働く。
給されると共にロード信号がロード入力端子（３）より
供給されるようになされている。ラッチ回路（１０）
、 （１１）は誤り位置情報がラッチされるとその瞬
間にその出力側に“１”の信号を発生するように働く。
ランチ回路（１０） 、 （１１）の出力信号はオア
回路（１２）を介してイクスクルーシブオア（ＥＸＯＲ
）回路（１３）の一方の入力端に供給されるようになさ
れる。（１４）は例えばシフトレジスタから成る遅延回
路であって、シフトクロツタ用としてクロック端子（２
）からのクロック信号が供給され、入力端子（１）のデ
ータを語長分だけ遅延して！！ＸＯＩ？回路（１３）の
他方の入力端に供給し、丁度誤りのあるデータをオア回
１８（１２）からの出力信号で誤り訂正させるようにタ
イミングを図っている。従って、ＥＸＯ）１回ＩＩ（１
３）では第１モードのときは１ビット誤りが訂正され、
第２モードのときは２ビツト以ドの誤りが訂正されて出
力端子（１５）に出力される。
回路（１２）を介してイクスクルーシブオア（ＥＸＯＲ
）回路（１３）の一方の入力端に供給されるようになさ
れる。（１４）は例えばシフトレジスタから成る遅延回
路であって、シフトクロツタ用としてクロック端子（２
）からのクロック信号が供給され、入力端子（１）のデ
ータを語長分だけ遅延して！！ＸＯＩ？回路（１３）の
他方の入力端に供給し、丁度誤りのあるデータをオア回
１８（１２）からの出力信号で誤り訂正させるようにタ
イミングを図っている。従って、ＥＸＯ）１回ＩＩ（１
３）では第１モードのときは１ビット誤りが訂正され、
第２モードのときは２ビツト以ドの誤りが訂正されて出
力端子（１５）に出力される。
次に第１図の動作を第２図のフローチャートを参照して
説明する。
説明する。
モード判別回路（５）においてステップ（２１）で制御
入力端子（４）からの制御信号より識別信号を検出し、
ステップ（２２）で識別信号に基づいて第１モードか第
２モードかを判別し、第１モードであればシンドローム
発生器（６）においてデータ入力端子＋１１からディジ
タルデータを取り込んで第１モードのシンドロームＳ１
、Ｐを演算して求め、ステップ（２４）でシンドロー
ムＳ１３をシンドロームＳ３に代入してやる設定を行う
。
入力端子（４）からの制御信号より識別信号を検出し、
ステップ（２２）で識別信号に基づいて第１モードか第
２モードかを判別し、第１モードであればシンドローム
発生器（６）においてデータ入力端子＋１１からディジ
タルデータを取り込んで第１モードのシンドロームＳ１
、Ｐを演算して求め、ステップ（２４）でシンドロー
ムＳ１３をシンドロームＳ３に代入してやる設定を行う
。
一方−、ステップ（２２）で第２モードであればシンド
ローム発生器（６）においてデータ入力端子（１）から
のディジタルデータを取り込んで第２モードのシンドロ
ームＳｌ 、Ｓ３ 、Ｐ’ｃ演算して求める。
ローム発生器（６）においてデータ入力端子（１）から
のディジタルデータを取り込んで第２モードのシンドロ
ームＳｌ 、Ｓ３ 、Ｐ’ｃ演算して求める。
この算出された各シンドロームはエラー状態判別回路（
７）に供給される。
７）に供給される。
エラー状態判別回路（７）において、ステップ（２６）
で８１＝０か否かを判別し、そうであればステップ（２
７）でＰ−Ｏか否かを判別し、そうであればステン“プ
（２８）で５ｘ＝０か否かを判別し、そうであればつま
り、シンドロームＳｔ 、Ｐ、Ｓ３が全てＯであればス
テップ（２９）で対応するデータには誤りがないと看做
し、そのときの遅延回路（１４）からのデータをそのま
まＥＸＯ）２回路（１３）を通して出力端子（１５）に
出力する。
で８１＝０か否かを判別し、そうであればステップ（２
７）でＰ−Ｏか否かを判別し、そうであればステン“プ
（２８）で５ｘ＝０か否かを判別し、そうであればつま
り、シンドロームＳｔ 、Ｐ、Ｓ３が全てＯであればス
テップ（２９）で対応するデータには誤りがないと看做
し、そのときの遅延回路（１４）からのデータをそのま
まＥＸＯ）２回路（１３）を通して出力端子（１５）に
出力する。
ステップ（２７）でＰ−０でないか又はステップ（２８
）でＳ＞＝０でなければステップ（３０）で訂正不能な
誤りと石像し、遅延回路（１４）からの対応するデータ
を同等訂正することなく ｏｏｐ回路（１３）を通して
出力端子（１５）の後段に設けられた補間回路に供給し
てその補間処理に委ねる。
）でＳ＞＝０でなければステップ（３０）で訂正不能な
誤りと石像し、遅延回路（１４）からの対応するデータ
を同等訂正することなく ｏｏｐ回路（１３）を通して
出力端子（１５）の後段に設けられた補間回路に供給し
てその補間処理に委ねる。
ステップ（３１）でＳＬ’＋３３＝０か否かすなわち１
ビット誤りか否かを判別し、１ビット誤りであればステ
ップ（３２）でＰ−０か否かすなわち偶数ビットか否か
を判別し、そうでなければつまり奇数ビット（Ｐ＝１）
であればステップ（３３）で１ビット誤り≠士と石像す
。
ビット誤りか否かを判別し、１ビット誤りであればステ
ップ（３２）でＰ−０か否かすなわち偶数ビットか否か
を判別し、そうでなければつまり奇数ビット（Ｐ＝１）
であればステップ（３３）で１ビット誤り≠士と石像す
。
そこで、エラー状態判別回路（７）からの８ビツトの情
報をＲＯＭ＋８１．（９）にアドレス情報として供給す
る。すると、ＲＯＭ （８１の出力側に何番目のビット
が誤りであるかを表わす誤り位置情報が得られ、これが
ラッチ回路（ｌＯ）にラッチされる。また、このときＲ
ＯＭ （９）へのアドレス情報は実質的に無妨とされ、
その出力側には何も出力は得られない。
報をＲＯＭ＋８１．（９）にアドレス情報として供給す
る。すると、ＲＯＭ （８１の出力側に何番目のビット
が誤りであるかを表わす誤り位置情報が得られ、これが
ラッチ回路（ｌＯ）にラッチされる。また、このときＲ
ＯＭ （９）へのアドレス情報は実質的に無妨とされ、
その出力側には何も出力は得られない。
ラッチ回路（１０）は娯り位置情報に対応して“１”の
出力信号を発生し、オア回路（１２）を介してｈＸＯ１
？回路（１３）に供給し、ここで遅延回路（１４）から
の対応するデータのうち誤っているビットを反転して出
力端子（１５）に１ビツト訂正された正しいデータとし
て出力する。
出力信号を発生し、オア回路（１２）を介してｈＸＯ１
？回路（１３）に供給し、ここで遅延回路（１４）から
の対応するデータのうち誤っているビットを反転して出
力端子（１５）に１ビツト訂正された正しいデータとし
て出力する。
ステップ（３２）でＰ−Ｏであればステップ（３４）で
訂正不能な誤りと石像し、遅延回路（１４）からの対応
するデータを同等訂正することなく １４Ｘ叶回路（１
３）を通して出力端子（１５）の後段に設けられた補間
回路に供給してその補間処理に委ねる。
訂正不能な誤りと石像し、遅延回路（１４）からの対応
するデータを同等訂正することなく １４Ｘ叶回路（１
３）を通して出力端子（１５）の後段に設けられた補間
回路に供給してその補間処理に委ねる。
ステップ（３１）でＳＬ’＋Ｓ：ｌ−０でなければすな
わち１ビット誤りでなければステップ（３５）でＰ−０
か否かすなわち偶数ビットか否かを判別し、そうであれ
ばつまり偶数ビット（Ｐ＝Ｏ）であればステップ（３６
）で２ビット誤り弁乎と石像す。
わち１ビット誤りでなければステップ（３５）でＰ−０
か否かすなわち偶数ビットか否かを判別し、そうであれ
ばつまり偶数ビット（Ｐ＝Ｏ）であればステップ（３６
）で２ビット誤り弁乎と石像す。
そこで、エラー状態判別回路（７）からの８ビツトの情
報をＲＯＭ（８） 、 ＜９１にアドレス情報として供
給する。すると、ＲＯＭ＋８）、（９）の出力側に夫々
何番口のビットが誤りであるかを表わす誤り位置情報が
得られ、これがランチ回路（１０） 、 （１１）に
ラッチされる。ラッチ回路（１０） 、 （１１）は
誤り位置情報に対応して“１″の出力イサ号を発生し、
オア回路（１２）を介して ＥＸＯ）１回路（１３）に
供給し、ここで遅延回路（１４）からの対応するデータ
のうち誤っているビットを反転して出力端子（１５）に
２ビツト訂正された正しいデータとして出力する。
報をＲＯＭ（８） 、 ＜９１にアドレス情報として供
給する。すると、ＲＯＭ＋８）、（９）の出力側に夫々
何番口のビットが誤りであるかを表わす誤り位置情報が
得られ、これがランチ回路（１０） 、 （１１）に
ラッチされる。ラッチ回路（１０） 、 （１１）は
誤り位置情報に対応して“１″の出力イサ号を発生し、
オア回路（１２）を介して ＥＸＯ）１回路（１３）に
供給し、ここで遅延回路（１４）からの対応するデータ
のうち誤っているビットを反転して出力端子（１５）に
２ビツト訂正された正しいデータとして出力する。
ステップ（３５）でＰ−０なければステップ（３７）で
訂正不能な誤りと石像し、遅延回路（１４）からの対応
するデータを同等訂正することなく、 ｔ！ＸＯＲ回路
（１３）を通して出力端子（１５）の後段に設けられた
補間回路に供給してその補間処理に委ねる。
訂正不能な誤りと石像し、遅延回路（１４）からの対応
するデータを同等訂正することなく、 ｔ！ＸＯＲ回路
（１３）を通して出力端子（１５）の後段に設けられた
補間回路に供給してその補間処理に委ねる。
このようにして第１モードと第２モードが共通化される
ので構成が簡略化される。
ので構成が簡略化される。
なお、上述の実施例ではＢＣＨ符号の場合に付いて説明
したが、これに限定されず、リードソロモン符号等その
他の符号を用いてもよい。また、生成多項式も上述の式
に限定されず、少なくとも第１モートの生成多項式の部
分多項式が第２モードの生成多項式に含まれておればよ
い。
したが、これに限定されず、リードソロモン符号等その
他の符号を用いてもよい。また、生成多項式も上述の式
に限定されず、少なくとも第１モートの生成多項式の部
分多項式が第２モードの生成多項式に含まれておればよ
い。
上述の如くこの発明によれば、第１モードのときは第１
モードで生成されない、第２モードのシンドロームの一
部を第１モードのシンドロームの一部又は全部から生成
するようにしたので、第１モードと第２モードでの構成
を共通化することができ、構成の簡略化、コストの低廉
化が図れる。
モードで生成されない、第２モードのシンドロームの一
部を第１モードのシンドロームの一部又は全部から生成
するようにしたので、第１モードと第２モードでの構成
を共通化することができ、構成の簡略化、コストの低廉
化が図れる。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明に供するためのフローチャートであ
る。 （５）はモード判別回路、（６）はシンドローム発生器
、（７）はエラー状態判別回路、（ｓ） 、 （９）は
リードオンリメモリ （ＲＯＭ）、（１０） 、 （
１１）はラッチ回路、（１２）はオア回路、（１３）は
イクスクルーシプオア回路、（１４）は遅延回路である
。 手続補正書 】、事件の表示 昭和６３年 ２、発明の名称 特 許 願 第１９１６８８号 誤り訂正装置 ３、？ｉｉ正をする者 事件との関係
は第１図の動作説明に供するためのフローチャートであ
る。 （５）はモード判別回路、（６）はシンドローム発生器
、（７）はエラー状態判別回路、（ｓ） 、 （９）は
リードオンリメモリ （ＲＯＭ）、（１０） 、 （
１１）はラッチ回路、（１２）はオア回路、（１３）は
イクスクルーシプオア回路、（１４）は遅延回路である
。 手続補正書 】、事件の表示 昭和６３年 ２、発明の名称 特 許 願 第１９１６８８号 誤り訂正装置 ３、？ｉｉ正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 通常の誤り訂正を行う第１モードと、該第１モードより
強力な誤り訂正を行う第２モードとを有する誤り訂正装
置において、 上記第１モードのときは、該第１モードで生成されない
、上記第２モードのシンドロームの一部を上記第１モー
ドのシンドロームの一部又は全部から生成するようにし
たことを特徴とする誤り訂正装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191688A JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
| DE3923367A DE3923367A1 (de) | 1988-07-30 | 1989-07-14 | Fehlerkorrekturschaltung fuer digitale empfangssignale |
| GB8916318A GB2222282B (en) | 1988-07-30 | 1989-07-17 | Error correcting apparatus |
| KR1019890010615A KR0148004B1 (ko) | 1988-07-30 | 1989-07-27 | 착오 정정장치 |
| US07/386,787 US5031181A (en) | 1988-07-30 | 1989-07-27 | Error correction processing apparatus |
| FR8910261A FR2634961B1 (fr) | 1988-07-30 | 1989-07-28 | Dispositif de correction d'erreurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191688A JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241032A true JPH0241032A (ja) | 1990-02-09 |
| JP2881773B2 JP2881773B2 (ja) | 1999-04-12 |
Family
ID=16278808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191688A Expired - Lifetime JP2881773B2 (ja) | 1988-07-30 | 1988-07-30 | 誤り訂正装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5031181A (ja) |
| JP (1) | JP2881773B2 (ja) |
| KR (1) | KR0148004B1 (ja) |
| DE (1) | DE3923367A1 (ja) |
| FR (1) | FR2634961B1 (ja) |
| GB (1) | GB2222282B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125532A (ja) * | 1988-11-04 | 1990-05-14 | Sony Corp | Ｂｃｈ符号の復号装置 |
| US5504818A (en) * | 1991-04-19 | 1996-04-02 | Okano; Hirokazu | Information processing system using error-correcting codes and cryptography |
| US5416786A (en) * | 1991-06-28 | 1995-05-16 | Industrial Technology Research Institute | Error correction circuit for BCH codewords |
| JP3266932B2 (ja) * | 1992-05-18 | 2002-03-18 | キヤノン株式会社 | 再生装置及び方法 |
| US5550849A (en) * | 1993-05-20 | 1996-08-27 | Ceram Incorporated | Method and apparatus for detecting single or multiple bit errors instorage devices |
| JP4846384B2 (ja) * | 2006-02-20 | 2011-12-28 | 株式会社東芝 | 半導体記憶装置 |
| JP2007305267A (ja) * | 2006-05-15 | 2007-11-22 | Toshiba Corp | 半導体記憶装置 |
| JP4946249B2 (ja) * | 2006-08-07 | 2012-06-06 | 富士通セミコンダクター株式会社 | Ｅｃｃのコード長が変更可能な半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075985A1 (en) * | 1981-09-21 | 1983-04-06 | Koninklijke Philips Electronics N.V. | A data processing device for processing multiple-symbol data-words based on a symbol-correcting code and having multiple operating modes |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3078443A (en) * | 1959-01-22 | 1963-02-19 | Alan C Rose | Compound error correction system |
| US3496549A (en) * | 1966-04-20 | 1970-02-17 | Bell Telephone Labor Inc | Channel monitor for error control |
| US3506961A (en) * | 1966-08-15 | 1970-04-14 | American Computer Commun | Adaptively coded data communications system |
| GB1389551A (en) * | 1972-05-15 | 1975-04-03 | Secr Defence | Multiplex digital telecommunications apparatus having error- correcting facilities |
| US4107652A (en) * | 1975-12-27 | 1978-08-15 | Fujitsu Limited | Error correcting and controlling system |
| US4397022A (en) * | 1981-01-30 | 1983-08-02 | Weng Ming I | Weighted erasure codec for the (24, 12) extended Golay code |
| JP2533076B2 (ja) * | 1983-04-30 | 1996-09-11 | ソニー株式会社 | エラ−訂正のための符号化方法 |
| JPH0681058B2 (ja) * | 1983-09-26 | 1994-10-12 | パイオニア株式会社 | デ−タ送受信方式 |
| ATE128585T1 (de) * | 1983-12-20 | 1995-10-15 | Sony Corp | Verfahren und vorrichtung zur dekodierung eines fehlerkorrigierenden kodes. |
| CA1235189A (en) * | 1985-01-14 | 1988-04-12 | Haruhiko Akiyama | Error correction encoding system |
| JPS62120670A (ja) * | 1985-11-20 | 1987-06-01 | Sony Corp | デ−タの誤り訂正方法 |
| NL192151C (nl) * | 1986-02-24 | 1997-02-04 | Philips Electronics Nv | Werkwijze en inrichting voor het opslaan en uitlezen van digitaal gekodeerde informatie naar keuze al dan niet beschermd door een foutenkorrigerende kode. |
| JPS63120528A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Graphic Commun Syst Inc | 二重誤り訂正回路 |
| US4890286A (en) | 1987-12-11 | 1989-12-26 | Sanyo Electric Co., Ltd. | Method and apparatus for decoding error correcting code |
| US4914660A (en) * | 1988-04-08 | 1990-04-03 | Sanyo Electric Co., Ltd. | Method and apparatus for decoding error correcting code |
| US4958349A (en) * | 1988-11-01 | 1990-09-18 | Ford Aerospace Corporation | High data rate BCH decoder |
-
1988
- 1988-07-30 JP JP63191688A patent/JP2881773B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-14 DE DE3923367A patent/DE3923367A1/de not_active Withdrawn
- 1989-07-17 GB GB8916318A patent/GB2222282B/en not_active Expired - Lifetime
- 1989-07-27 KR KR1019890010615A patent/KR0148004B1/ko not_active IP Right Cessation
- 1989-07-27 US US07/386,787 patent/US5031181A/en not_active Expired - Lifetime
- 1989-07-28 FR FR8910261A patent/FR2634961B1/fr not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0075985A1 (en) * | 1981-09-21 | 1983-04-06 | Koninklijke Philips Electronics N.V. | A data processing device for processing multiple-symbol data-words based on a symbol-correcting code and having multiple operating modes |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2634961B1 (fr) | 1994-09-30 |
| JP2881773B2 (ja) | 1999-04-12 |
| GB8916318D0 (en) | 1989-08-31 |
| US5031181A (en) | 1991-07-09 |
| FR2634961A1 (fr) | 1990-02-02 |
| KR0148004B1 (ko) | 1998-12-01 |
| DE3923367A1 (de) | 1990-02-01 |
| GB2222282B (en) | 1992-04-15 |
| GB2222282A (en) | 1990-02-28 |
| KR900002576A (ko) | 1990-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6151814B2 (ja) | ||
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| JPH0556050B2 (ja) | ||
| JPS5846741A (ja) | 復号器 | |
| JPH0241032A (ja) | 誤り訂正装置 | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| JPH048979B2 (ja) | ||
| JP3071482B2 (ja) | パケット受信機の誤り訂正回路 | |
| JPH1117557A (ja) | 誤り訂正方法及び誤り訂正装置 | |
| KR100397095B1 (ko) | 에러 검출 장치 및 그 방법 | |
| JP2685180B2 (ja) | 誤り訂正装置 | |
| JPS60101766A (ja) | アドレス検出方式 | |
| JP2694794B2 (ja) | 誤り訂正処理方法 | |
| KR100239798B1 (ko) | 디지털 신호의 재생에 있어 에러정정방법 및 그에 적용되는 장치 | |
| JPH0691471B2 (ja) | 誤り訂正回路 | |
| JP2553576B2 (ja) | 誤り訂正装置 | |
| JP2691973B2 (ja) | 単一誤り訂正および多重誤り検出ｂｃｈ符号の復号装置 | |
| JP3099890B2 (ja) | Ｂｃｈ符号の誤り訂正装置 | |
| JP3583905B2 (ja) | 誤り訂正装置 | |
| JPH06244741A (ja) | 誤り訂正方法 | |
| JP2957190B2 (ja) | 誤り補正装置 | |
| JP2599001B2 (ja) | 誤り訂正処理回路 | |
| JP2518827B2 (ja) | 符号化復号化装置 | |
| JPS59131237A (ja) | 復号回路 | |
| KR940007422B1 (ko) | 버퍼레지스터를 사용하지 않는 rs 복호시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080205 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090205 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090205 Year of fee payment: 10 |