JPS5846741A - 復号器 - Google Patents
復号器Info
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- JPS5846741A JPS5846741A JP56144526A JP14452681A JPS5846741A JP S5846741 A JPS5846741 A JP S5846741A JP 56144526 A JP56144526 A JP 56144526A JP 14452681 A JP14452681 A JP 14452681A JP S5846741 A JPS5846741 A JP S5846741A
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- 238000001514 detection method Methods 0.000 claims description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 abstract description 5
- 208000011580 syndromic disease Diseases 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Physics & Mathematics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル通信方式の受信装置に備見られる復号
器に＠する。％に、誤り訂正符号の復号器Ｋｌｌするも
のである。 ・無鐘伝送路等ビット誤り率の
高い伝送眸を使うデータ通信では、最小符号間距離が４
以上のＢ９■符号を用いで、１誤りのみ訂正を行い１．
２誤シまた紘それ以上の誤りは検出のみにとどめる復号
方法がしばしば用やられている。２誤シ以上の場合に訂
正を行わない主な理由は、例えば鍔際には５１１０ＩＩ
りが発生したのに、復号器がこれを別の２−の誤りと誤
認する確率が無視ｆ’Ｊｋなくなるためで奉る。
・ ２ 、 １、ＢＯＨ符号の従来の
復号器では、受信符号を生成多項式１割って、シンドロ
ームを声めるための割算回路と、４シン、ドロームから
誤）位置を求める手段上から成っていたが、このシンド
ロームから誤り位置を求める手段としてしばしばＲＯＭ
（Ｒ＠ａｄＯｎｌｙ Ｍ＠ｍｏｒｙ）が用いられてい
た。このＲＯＭとしては、シンドロームをアドレス入力
として与えると、誤すＯ位置が２進数で出力されるよう
にプログラムされたＲＯＭなどがその例である。しかし
ＲＯＭを用いると、チェックビットの多数付加された符
号を復号する場合に社、シ／ド四−ムの長さはチェック
ビットの数に等しいため、ＲＯＭは大容量のものが必要
になる欠点があり、装置が高価になる欠点があった。
器に＠する。％に、誤り訂正符号の復号器Ｋｌｌするも
のである。 ・無鐘伝送路等ビット誤り率の
高い伝送眸を使うデータ通信では、最小符号間距離が４
以上のＢ９■符号を用いで、１誤りのみ訂正を行い１．
２誤シまた紘それ以上の誤りは検出のみにとどめる復号
方法がしばしば用やられている。２誤シ以上の場合に訂
正を行わない主な理由は、例えば鍔際には５１１０ＩＩ
りが発生したのに、復号器がこれを別の２−の誤りと誤
認する確率が無視ｆ’Ｊｋなくなるためで奉る。
・ ２ 、 １、ＢＯＨ符号の従来の
復号器では、受信符号を生成多項式１割って、シンドロ
ームを声めるための割算回路と、４シン、ドロームから
誤）位置を求める手段上から成っていたが、このシンド
ロームから誤り位置を求める手段としてしばしばＲＯＭ
（Ｒ＠ａｄＯｎｌｙ Ｍ＠ｍｏｒｙ）が用いられてい
た。このＲＯＭとしては、シンドロームをアドレス入力
として与えると、誤すＯ位置が２進数で出力されるよう
にプログラムされたＲＯＭなどがその例である。しかし
ＲＯＭを用いると、チェックビットの多数付加された符
号を復号する場合に社、シ／ド四−ムの長さはチェック
ビットの数に等しいため、ＲＯＭは大容量のものが必要
になる欠点があり、装置が高価になる欠点があった。
本発明は、このＲＯＭ□容量全容量し、安価な復号器を
提供することを目的とする。
提供することを目的とする。
本発明は、従来装置がＢＯＨ符号の生成多項式で受信デ
ータを割算してシンドロームを求めるのに対し生成多項
式を２つに因数分解し、この２つの因数をそれぞれで割
算を行う２つの割算回路を設ける。これｋより得られる
シンドロームｔｉ２種となるが、その一方をＲＯＭ０ア
ドレス入力Ｋｌｌ続し、ＲＯＭ０出力と他方のシンドロ
ームと比較するととＫより１誤シかどうかを判定する。
ータを割算してシンドロームを求めるのに対し生成多項
式を２つに因数分解し、この２つの因数をそれぞれで割
算を行う２つの割算回路を設ける。これｋより得られる
シンドロームｔｉ２種となるが、その一方をＲＯＭ０ア
ドレス入力Ｋｌｌ続し、ＲＯＭ０出力と他方のシンドロ
ームと比較するととＫより１誤シかどうかを判定する。
１誤りであると判定されたなら、さらに前記ＲＯＭを使
って誤）位置を求めることによｆｉ、ＲＯＭの容量を小
容量にしたところに特徴がある。
って誤）位置を求めることによｆｉ、ＲＯＭの容量を小
容量にしたところに特徴がある。
このことを図面に基づいて詳しく説明する。こむでは、
Ｂａｎ（６３，５１）符号の復号器に応用した例を用い
て説明する。ｍａｎ（６ｓ、ｓｌ）符号の最小符号間距
離は５、生成多項式は Ｘ ＋ Ｘ ＋ｘ ＋ｘ ＋ｘ ＋ｘ ＋１である。
Ｂａｎ（６３，５１）符号の復号器に応用した例を用い
て説明する。ｍａｎ（６ｓ、ｓｌ）符号の最小符号間距
離は５、生成多項式は Ｘ ＋ Ｘ ＋ｘ ＋ｘ ＋ｘ ＋ｘ ＋１である。
第１図は、従来例の復号器の要部ブロック構成図である
。゛この復号器１は１２段のフィードバックシフトレジ
スタ２に：よ）前記の割算を行って、商余すなわちシン
ドロームを求め、これをＲＯＭ３により誤り位置を表わ
す符号に変換している。
。゛この復号器１は１２段のフィードバックシフトレジ
スタ２に：よ）前記の割算を行って、商余すなわちシン
ドロームを求め、これをＲＯＭ３により誤り位置を表わ
す符号に変換している。
１誤りのみを訂正するものとすれば、このＲＯＭ３＃ｉ
少なくとも誤りなし１通り、１誤り６３通少、２誤り以
上１通りの合計６５通）の出力が可能でなければならな
い、したがってこれをビット信号で表わすには、少なく
とも７ビツトの出力を有する必要がある。また、アドレ
スはシンドロームが１２ビツトであるから１２ビツト必
要であり、結局ＲＯＭ３の容量は ７ビツト×２１２±２１８４７２ビツトが必要であり、
大容量となり、高価となる不都合を有する。
少なくとも誤りなし１通り、１誤り６３通少、２誤り以
上１通りの合計６５通）の出力が可能でなければならな
い、したがってこれをビット信号で表わすには、少なく
とも７ビツトの出力を有する必要がある。また、アドレ
スはシンドロームが１２ビツトであるから１２ビツト必
要であり、結局ＲＯＭ３の容量は ７ビツト×２１２±２１８４７２ビツトが必要であり、
大容量となり、高価となる不都合を有する。
第２図は、本発明一実施例の要部ブロック構成図である
。第１図で示した従来例装置と比較すると、６段のフィ
ードバックシフト−ジメタ５シよび６を般社、このフィ
ードバックシフトレジスタ５の商余をアドレス情報とし
てＲＯＭ３のアドレス入力に与えるとと−に、このＲＯ
Ｍ３の出力と前記フィードバックシフトレジスタ６の出
力と讐一致検出回路７にそれぞれ導くところＫ１１ｉ像
がある。
。第１図で示した従来例装置と比較すると、６段のフィ
ードバックシフト−ジメタ５シよび６を般社、このフィ
ードバックシフトレジスタ５の商余をアドレス情報とし
てＲＯＭ３のアドレス入力に与えるとと−に、このＲＯ
Ｍ３の出力と前記フィードバックシフトレジスタ６の出
力と讐一致検出回路７にそれぞれ導くところＫ１１ｉ像
がある。
本発＠杜、原始Ｂｏｌｉ符号の場合に、嬌信データを原
始根を含む多項式で割って得られた商余社、あらゆる１
ビット誤りのそれぞれｋついてすべて異る値となる性質
を利用するものである。
始根を含む多項式で割って得られた商余社、あらゆる１
ビット誤りのそれぞれｋついてすべて異る値となる性質
を利用するものである。
これを説明すると、１２次の生成多項式％式％
は、下記２項に因数分解できる。
ｇ、（り”！’＋Ｘ＋１
ｇ、（ｘ）コｘ’＋ｘ’＋ｘ”＋ｘ＋ １いま方程式
％式％
の６ｓ個の機をαｏ、 ａｌ 、、 ａ２． ＋＋＋
ａ６２と表わすと、ｇ、（ｘ）＝θ はａｌ、 、１９，４． 、＠、 ａ１＆、α″２め６
根を、ｇ、（ｚ）＝ｘＱ はａＳ、 ａ４． ａ１！ 、 αｊＪ４ 、 ａ４・
、 ａ”＝ａ” ｏ６＠を有している＠ ｇ、（ｘ）は
ｅｌｌすなわち原始根を有するため原始多項式と呼ばれ
る。
ａ６２と表わすと、ｇ、（ｘ）＝θ はａｌ、 、１９，４． 、＠、 ａ１＆、α″２め６
根を、ｇ、（ｚ）＝ｘＱ はａＳ、 ａ４． ａ１！ 、 αｊＪ４ 、 ａ４・
、 ａ”＝ａ” ｏ６＠を有している＠ ｇ、（ｘ）は
ｅｌｌすなわち原始根を有するため原始多項式と呼ばれ
る。
第２図の中で第１のフィードバックレジスタ５は前記原
始多項式ｇ、（ｘ）の割算回路であり、その商余ａｖＩ
＆ｏｎしおよび６３種の１誤りについてすべて異なる値
どなる。ただし、２誤りまで含めると同じ値が生ずる。
始多項式ｇ、（ｘ）の割算回路であり、その商余ａｖＩ
＆ｏｎしおよび６３種の１誤りについてすべて異なる値
どなる。ただし、２誤りまで含めると同じ値が生ずる。
第２図の第２のフィードバックレジスタ６はｇ。
（ｘ）での割算回路である。こちらの商余は６３種の１
誤９に′）いて、必ずしも異る値とはならない。
誤９に′）いて、必ずしも異る値とはならない。
ここで第１のフィードバックレジスタ５の商余があるビ
ット、例えば６番目のデータビットのみの誤りの場合に
生ずべきパターンであって、かつ、第２のフィードバッ
クレジスタ６の商余も同じビット、すなわち６番目のデ
ータビットのみの誤りの場合に生ずべきパターンであっ
たとする。このとき、３誤りまたはそれ以下の誤りのす
べての場合のうち、このような結果を生ずるのは第１の
フィードバックレジスタ５の商余が示すビット（本例で
は６番目のデータビット）の１誤りの場合だけとなる。
ット、例えば６番目のデータビットのみの誤りの場合に
生ずべきパターンであって、かつ、第２のフィードバッ
クレジスタ６の商余も同じビット、すなわち６番目のデ
ータビットのみの誤りの場合に生ずべきパターンであっ
たとする。このとき、３誤りまたはそれ以下の誤りのす
べての場合のうち、このような結果を生ずるのは第１の
フィードバックレジスタ５の商余が示すビット（本例で
は６番目のデータビット）の１誤りの場合だけとなる。
従って、第２図の中のＲＯＭ ３ Ｋ ｓ第１のフィー
ドバックレジスタ５の商余をアドレスとして与えたとき
、その商余の示す１１１！＞が第２のフィードバックレ
ジスタ６に商余として残すはずのパターンを前もって書
き込んでおけば、−一致検出回路７によシ１誤９である
かどうかを判定できることになる。
ドバックレジスタ５の商余をアドレスとして与えたとき
、その商余の示す１１１！＞が第２のフィードバックレ
ジスタ６に商余として残すはずのパターンを前もって書
き込んでおけば、−一致検出回路７によシ１誤９である
かどうかを判定できることになる。
第２図のＲｏＭ３にはさらに１ビツトのアドレス８を有
している。これは前記の判定結果が１誤り以下であった
とき、ＲＯＭ３の出力に誤り位置９を出力させるための
制御信号入力として使われる。
している。これは前記の判定結果が１誤り以下であった
とき、ＲＯＭ３の出力に誤り位置９を出力させるための
制御信号入力として使われる。
次に、第２図の復号器１で必要なＲＯＭ３の容量を求め
ると、アドレスとして社第１のフィードバックレジスタ
５が６段なので６ビツトと、比較用データを出力するか
ｆｌＡＤ位置を出力させるかの区別０ための１ビツトの
合計７ビツト必要である。
ると、アドレスとして社第１のフィードバックレジスタ
５が６段なので６ビツトと、比較用データを出力するか
ｆｌＡＤ位置を出力させるかの区別０ための１ビツトの
合計７ビツト必要である。
また、出力としては第２のフィードバックレジスタ６が
６段なので、６ビツト必要である。Ｉｎ位位置ついては
ＩＩＩｐなし１通夛、１誤り６３通夛の計６４通１０出
力ができなければならないが、２６Ｗａ６４なので、同
じ６ビツトの出力で良い。この結果ＲＯＭ３の容量は ６ビツトＸ２ ＝７６８ビット が必要となって、第１図に示した従来装置が２８６７２
ビツトを必要としたものに比べると大幅に削減されてい
ることがわかる。
６段なので、６ビツト必要である。Ｉｎ位位置ついては
ＩＩＩｐなし１通夛、１誤り６３通夛の計６４通１０出
力ができなければならないが、２６Ｗａ６４なので、同
じ６ビツトの出力で良い。この結果ＲＯＭ３の容量は ６ビツトＸ２ ＝７６８ビット が必要となって、第１図に示した従来装置が２８６７２
ビツトを必要としたものに比べると大幅に削減されてい
ることがわかる。
なお、生成多項式を因数分解した後にとの多項式に意味
のない因数または定数を乗算してこれで割算を行っても
本発明を実施することができる。
のない因数または定数を乗算してこれで割算を行っても
本発明を実施することができる。
以上説明したように本発明によれば、ＢＯＨ符号の生成
多項式を原始多項式と他の多項式の２つに因数分解し、
これをそれぞれ２つの割算口跡で割算し、原始多項式の
商余をＲＯＭのアドレス情報とし、このＲＯＭの出力と
他の多項式の商余とを比較して１誤りか否かを判別し、
１誤りであればさらに前記ＲＯＭより誤り位置を求める
こととした。
多項式を原始多項式と他の多項式の２つに因数分解し、
これをそれぞれ２つの割算口跡で割算し、原始多項式の
商余をＲＯＭのアドレス情報とし、このＲＯＭの出力と
他の多項式の商余とを比較して１誤りか否かを判別し、
１誤りであればさらに前記ＲＯＭより誤り位置を求める
こととした。
したがって、いわゆるシンドロームの項数が少なくなっ
た分だけＲＯＭの容量を大幅に削減することができる。
た分だけＲＯＭの容量を大幅に削減することができる。
また、割算口跡も段数を少なくすることができるため、
プログラムの作成も客層となる。これＫより、復号器の
価格を経済化することができるために１回路エレメント
の数が小さくなるので装置の信頼性を向上することがで
きる効果がある。
プログラムの作成も客層となる。これＫより、復号器の
価格を経済化することができるために１回路エレメント
の数が小さくなるので装置の信頼性を向上することがで
きる効果がある。
第１図は従来例装置の要部ブロック構成図。
第２図は本発明一実施例の要部ブロック構成図。
１・・・復号器、２．５．６−・・フィードバックシフ
トレジスタ、３・・・ＲＯＭ、７・・・−散積出回路。
トレジスタ、３・・・ＲＯＭ、７・・・−散積出回路。
Claims (1)
- （１） 最小符号間距離が４また社それ以上の原始Ｂ
ＯＨ符号またはその短縮符号を用いた受信データを入力
とする割算手段を備え、前記受信データに１個の誤りが
あるときＫａその誤り符号な酊正し誤りが２個以上のと
きにはその検出を行うように構成された復号器において
、前記ＢＯＩＩ符号の生成多項式の原始根を有する第一
の多項式で前記受信データを割算しその商余を″出力す
る第一の割算手段と、前記ＢｏＨ符号の生成多項式の因
数のうち少なくとも前記第一の多項式に含まれる因数以
外の因数を含む第二〇多項式で前記受信データを割算し
その商余を出力する第二の割算手段と、前記第一の割算
手段の出力である商余を７４ドレス入力とするＲＯＭと
、このＲＯＭの出力と前記第二の割算手段の出力である
商余とが一致する・か否かを検出する一致検出回路とを
含むことをｌｌ！＃像とする復号器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144526A JPS5846741A (ja) | 1981-09-11 | 1981-09-11 | 復号器 |
| US06/415,873 US4502141A (en) | 1981-09-11 | 1982-09-08 | Circuit for checking bit errors in a received BCH code succession by the use of primitive and non-primitive polynomials |
| EP82108324A EP0074627B1 (en) | 1981-09-11 | 1982-09-09 | Circuit for checking bit errors in a received bch code succession by the use of primitive and non-primitive polynomials |
| DE8282108324T DE3279637D1 (en) | 1981-09-11 | 1982-09-09 | Circuit for checking bit errors in a received bch code succession by the use of primitive and non-primitive polynomials |
| CA000411148A CA1183959A (en) | 1981-09-11 | 1982-09-10 | Circuit for checking bit errors in a received bch code succession by the use of primitive and non- primitive polynomials |
| AU88312/82A AU547898B2 (en) | 1981-09-11 | 1982-09-10 | Digital error monitor |
| SG79/91A SG7991G (en) | 1981-09-11 | 1991-02-18 | Circuit for checking bit errors in a received bch code succession by the use of primitive and non-primitive polynomials |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144526A JPS5846741A (ja) | 1981-09-11 | 1981-09-11 | 復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846741A true JPS5846741A (ja) | 1983-03-18 |
| JPS632370B2 JPS632370B2 (ja) | 1988-01-19 |
Family
ID=15364372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144526A Granted JPS5846741A (ja) | 1981-09-11 | 1981-09-11 | 復号器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4502141A (ja) |
| EP (1) | EP0074627B1 (ja) |
| JP (1) | JPS5846741A (ja) |
| AU (1) | AU547898B2 (ja) |
| CA (1) | CA1183959A (ja) |
| DE (1) | DE3279637D1 (ja) |
| SG (1) | SG7991G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246125A (ja) * | 1984-05-22 | 1985-12-05 | Trio Kenwood Corp | Ｂｃｈ符号の復号器 |
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|---|---|---|---|---|
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| JPS6162234A (ja) * | 1984-09-04 | 1986-03-31 | Kokusai Denshin Denwa Co Ltd <Kdd> | 誤り訂正符号復号方式 |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| DE3769390D1 (de) * | 1986-07-21 | 1991-05-23 | Siemens Ag | Verfahren zum bilden von datenblocksicherungsinformationen fuer serielle datenbitfolgen mittels zyklischer binaercodes. |
| US5040179A (en) * | 1989-08-18 | 1991-08-13 | Loral Aerospace Corp. | High data rate BCH encoder |
| US5107506A (en) * | 1990-01-25 | 1992-04-21 | Digital Equipment Corporation | Error trapping decoding method and apparatus |
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| IT1241429B (it) * | 1990-03-01 | 1994-01-17 | Sip | Circuito elettronico per la generazione di codici per la rilevazione di errori in segnali numerici |
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1981
- 1981-09-11 JP JP56144526A patent/JPS5846741A/ja active Granted
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1982
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