JPS60246125A - Ｂｃｈ符号の復号器 - Google Patents
Ｂｃｈ符号の復号器Info
- Publication number
- JPS60246125A JPS60246125A JP59101841A JP10184184A JPS60246125A JP S60246125 A JPS60246125 A JP S60246125A JP 59101841 A JP59101841 A JP 59101841A JP 10184184 A JP10184184 A JP 10184184A JP S60246125 A JPS60246125 A JP S60246125A
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- supplied
- data
- error
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置（以下ＲＯＭと記す）を用いたＢＣＨ
符号の復号器に関する。
符号の復号器に関する。
（従来技術）
２元ＢＣＨ符号の復号器においてＲＯＭを用いたものが
知られている。その１例はたとえば、供給されたＢＣＨ
（ｎ 、ｋ ）符号をシンドローム生成回路に供給して
シンドロームを生成し、一方すべての訂正可能な誤りに
対する誤りパターンをシンドロームに対応してＲＯＭに
記憶しておき、前記シンドローム生成回路にて生成され
たシンドロームをアドレスとしてＲＯＭから対応する誤
りパターンを読み出した誤りパターンと供給されたＢＣ
Ｈ（ｎ、ｋ）符号とを排他論理和回路からなる加算（ｍ
ｏｄ２）回路にて加算して復号するように構成されてい
た。
知られている。その１例はたとえば、供給されたＢＣＨ
（ｎ 、ｋ ）符号をシンドローム生成回路に供給して
シンドロームを生成し、一方すべての訂正可能な誤りに
対する誤りパターンをシンドロームに対応してＲＯＭに
記憶しておき、前記シンドローム生成回路にて生成され
たシンドロームをアドレスとしてＲＯＭから対応する誤
りパターンを読み出した誤りパターンと供給されたＢＣ
Ｈ（ｎ、ｋ）符号とを排他論理和回路からなる加算（ｍ
ｏｄ２）回路にて加算して復号するように構成されてい
た。
しかしこの方法によるときはシンドローム生成回路の出
力は（ｎ−ｋ）ビット、ＲＯＭの出力はｎビットである
。いまＲＯＭの記憶容量はＭビットのアドレスが与えら
れてＮビットのビット列が出力されるとき、２ＭＸＮビ
ットとなる。したがって上記した従来例におけるＲＯＭ
の容量は２（ｎｋ）×ｎビットとなり、符号長が長くな
るとＲＯＭの記憶容量がきわめて大きくなる欠点があっ
た。
力は（ｎ−ｋ）ビット、ＲＯＭの出力はｎビットである
。いまＲＯＭの記憶容量はＭビットのアドレスが与えら
れてＮビットのビット列が出力されるとき、２ＭＸＮビ
ットとなる。したがって上記した従来例におけるＲＯＭ
の容量は２（ｎｋ）×ｎビットとなり、符号長が長くな
るとＲＯＭの記憶容量がきわめて大きくなる欠点があっ
た。
また、従来の復号器の他の例としてシンドローム争トラ
ップ法によるものが知られている。シンドローム・トラ
ップ法はシンドロームを正規化してＲＯＭを検索し、Ｒ
ＯＭ出力ともとのシンドロームとから誤りビット位置を
めるものである。
ップ法によるものが知られている。シンドローム・トラ
ップ法はシンドロームを正規化してＲＯＭを検索し、Ｒ
ＯＭ出力ともとのシンドロームとから誤りビット位置を
めるものである。
このシンドローム・トラップ法においても回路規模はＲ
ＯＭを用いたことにより小さくなるが、周辺回路が複雑
であるという欠点があった。
ＯＭを用いたことにより小さくなるが、周辺回路が複雑
であるという欠点があった。
（発明の目的）
本発明は上記にかんがみなされたもので、ＲＯＭの容量
が少なくてすみかつ回路規模が小さくかつ復号動作が非
常圧簡略化された、ＢＣＨ符号の復号器を提供すること
を目的とする。
が少なくてすみかつ回路規模が小さくかつ復号動作が非
常圧簡略化された、ＢＣＨ符号の復号器を提供すること
を目的とする。
（発明の構成）
本発明は、ＢＣＨ符号が供給されてシンドロームが生成
されるシンドローム生成手段と、総ての訂正可能な誤り
パターンに対応させたデータがシンドロームに対応した
番地に予め記憶させられかつ前記シンドローム生成手段
により生成されたシンドロームにもとづいて読み出し番
地指定される記憶装置と、該記憶装置から読み出された
データを誤りビット位置ロケーション数に対応したデー
タにデコードするデコード手段と、該デコーダ手段の出
力により誤りビット位置ロケーション数に応答するＢＣ
Ｈ符号中のビットを訂正する訂正手段とを備えたことを
特徴とする。
されるシンドローム生成手段と、総ての訂正可能な誤り
パターンに対応させたデータがシンドロームに対応した
番地に予め記憶させられかつ前記シンドローム生成手段
により生成されたシンドロームにもとづいて読み出し番
地指定される記憶装置と、該記憶装置から読み出された
データを誤りビット位置ロケーション数に対応したデー
タにデコードするデコード手段と、該デコーダ手段の出
力により誤りビット位置ロケーション数に応答するＢＣ
Ｈ符号中のビットを訂正する訂正手段とを備えたことを
特徴とする。
（発明の実施例）
以下、本発明を実施例により説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
り、本発明の一実施例は２重誤り訂正ＢＣＨ符号の復号
器の場合を示している。
り、本発明の一実施例は２重誤り訂正ＢＣＨ符号の復号
器の場合を示している。
ＤＡＩＮはＢＣＨ符号が供給されるデータ供給端子であ
り、供給されたＢＣＨ符号はたとえばシフトレジスタか
らなる遅延回路１に供給するとともにたとえばシフトレ
ジスタからなるシンドローム生成回路２および３に供給
しである。ここでＢＣＨ符号は符号長ｎ＝６３．情報点
に＝５１．検査点ｍ−１２とする。コのＢＣＨ（６３，
５１）符号の生成多項式〇 （ｘ）をＧ（ｘ）＝ Ｘ１
２＋ｘ１°＋ｘ８＋ｘ５＋ｘ４＋ｘ３＋１とする。生成
多項式〇 （ｘ）は原始多項式ｇｌ （ｘ）＝ ｘ６＋
ｘ ＋ １ （原始根α）と、根がα３の既約多項式
ｇａ（ｘ）＝ ｘ’＋ ｘ’ ＋ｘ２＋ｘ＋１との積で
表わされる。
り、供給されたＢＣＨ符号はたとえばシフトレジスタか
らなる遅延回路１に供給するとともにたとえばシフトレ
ジスタからなるシンドローム生成回路２および３に供給
しである。ここでＢＣＨ符号は符号長ｎ＝６３．情報点
に＝５１．検査点ｍ−１２とする。コのＢＣＨ（６３，
５１）符号の生成多項式〇 （ｘ）をＧ（ｘ）＝ Ｘ１
２＋ｘ１°＋ｘ８＋ｘ５＋ｘ４＋ｘ３＋１とする。生成
多項式〇 （ｘ）は原始多項式ｇｌ （ｘ）＝ ｘ６＋
ｘ ＋ １ （原始根α）と、根がα３の既約多項式
ｇａ（ｘ）＝ ｘ’＋ ｘ’ ＋ｘ２＋ｘ＋１との積で
表わされる。
シンドローム生成回路２は供給されたＢＣＨ（６３，５
１）符号の多項式ｒ （ｘ）を原始多項式ｇ ｔ （ｘ
）で除算しシンドロームＳ１を算出する ように、また
シンドローム生成回路３はＢＣＨ（６３，５１）符号の
多項式ｒ （ｘ）を既約多項ｇ３（ｘ）で除算しシンド
ロームＳ３ を算出するように構成しである。
１）符号の多項式ｒ （ｘ）を原始多項式ｇ ｔ （ｘ
）で除算しシンドロームＳ１を算出する ように、また
シンドローム生成回路３はＢＣＨ（６３，５１）符号の
多項式ｒ （ｘ）を既約多項ｇ３（ｘ）で除算しシンド
ロームＳ３ を算出するように構成しである。
ここでＢＩＴＣＫは供給されたＢＣＨ（６３，５１）符
号のビットクロックに同期しかつ同一周期のビットクロ
ックパルスが供給されるクロック入力端子でアシ、クロ
ック入力端子ＢＩＴＣＫ に供給されたピットクロック
は遅延回路１、シンドローム生成回路２および３にクロ
ックパルスとして供給しである。
号のビットクロックに同期しかつ同一周期のビットクロ
ックパルスが供給されるクロック入力端子でアシ、クロ
ック入力端子ＢＩＴＣＫ に供給されたピットクロック
は遅延回路１、シンドローム生成回路２および３にクロ
ックパルスとして供給しである。
シンドローム生成回路２の出力はラッチ回路４に供給し
てラッチし、シンドローム生成回路３の出力はランチ回
路５に供給してラッチする。ここで５ＬＡＴはＢＣＨ（
６３，５１）符号のピットクロックに同期しかつ６３ビ
ツトクロツクパルス毎に発生するラッチパルスが供給さ
れるラッチパルス入力端子であり、この端子に供給され
たラッチパルスはラッチ回路４および５に供給しである
。
てラッチし、シンドローム生成回路３の出力はランチ回
路５に供給してラッチする。ここで５ＬＡＴはＢＣＨ（
６３，５１）符号のピットクロックに同期しかつ６３ビ
ツトクロツクパルス毎に発生するラッチパルスが供給さ
れるラッチパルス入力端子であり、この端子に供給され
たラッチパルスはラッチ回路４および５に供給しである
。
ラッチ回路４の出力は低位側アドレスＡＯ〜Ａ５として
、ラッチ回路５の出力は高位側アドレス人６〜Ａｌｌと
して、ＲＯＭ６および７に供給しである。
、ラッチ回路５の出力は高位側アドレス人６〜Ａｌｌと
して、ＲＯＭ６および７に供給しである。
ＲＯＭ６および７には総ての訂正可能な誤りパターンに
それぞれ対応しかつ後記するデコード手段により誤りビ
ット位置ロケーション数にデコードされるデータが、ラ
ッチ回路４および５の出力すなわちシンドロームＳ１お
よびＳ３に対応する番地に記憶させである。本実施例で
は一方の誤りビット位置に対応するデータがＲＯＭ、
６に、他方の誤りビット位置に対応するデータがＲＯＭ
７に記憶させである。
それぞれ対応しかつ後記するデコード手段により誤りビ
ット位置ロケーション数にデコードされるデータが、ラ
ッチ回路４および５の出力すなわちシンドロームＳ１お
よびＳ３に対応する番地に記憶させである。本実施例で
は一方の誤りビット位置に対応するデータがＲＯＭ、
６に、他方の誤りビット位置に対応するデータがＲＯＭ
７に記憶させである。
Ｒ，０Ｍ６および７から読み出されたデータはそれぞれ
各別にラッチ回路８および９に供給してあってラッチ回
路８および９でラッテする。ＣＬＡＴはラッチパルス入
力端子８ＬＡＴ Ｋ供給されたラッチパルスに同期した
ラッチパルスが供給されるラッチパルス入力端子であり
、この端子に供給されたラッチパルスはラッチ回路８お
よび９に供給しである。
各別にラッチ回路８および９に供給してあってラッチ回
路８および９でラッテする。ＣＬＡＴはラッチパルス入
力端子８ＬＡＴ Ｋ供給されたラッチパルスに同期した
ラッチパルスが供給されるラッチパルス入力端子であり
、この端子に供給されたラッチパルスはラッチ回路８お
よび９に供給しである。
ラッチ回路８および９の出力は、８ライン→６３ライン
のデコーダ１０．１１およびす／ドゲート１２−１〜１
２−６３からなるデコード手段に供給する。すなわちラ
ッチ回路８の出力はデコーダ１０に供給してデコードし
、ラッチ回路９の出力はデコーダ１１に供給してデコー
ドする。デコーダ１０および１１の対応するそれぞれの
出力は、ナントゲート１２−１＋・・、１２−６３ に
供給しである。
のデコーダ１０．１１およびす／ドゲート１２−１〜１
２−６３からなるデコード手段に供給する。すなわちラ
ッチ回路８の出力はデコーダ１０に供給してデコードし
、ラッチ回路９の出力はデコーダ１１に供給してデコー
ドする。デコーダ１０および１１の対応するそれぞれの
出力は、ナントゲート１２−１＋・・、１２−６３ に
供給しである。
なお、ここでナントゲート１２−１はＭＯＢに対応し、
１２−６３はＬＳＢに対応している。ナンドゲ） １２
−１＋”’＋１２ ６３の出力は並列人力／直列出力の
シフトレジスタ１３に供給し、シフトレジスタ１３の出
力は遅延回路１の出力とともに排他論理和回路１４に供
給してあシ、排他論理和回路１４の出力はデータ出力端
子ＤＡＯＵＴに供給しである。なおここで、遅延回路１
の遅延時間はシフトレジスタ１３から出力される直列デ
ータのビットに対応するＢＣＨ符号のビットデータが遅
延回路１から出力されるように設定しである。″また、
ＬＯＡＤはロートハルスカ供給すレルロードノくルス入
力端子であり、ロードパルスはシフトレジスタ１３に供
給しである。またシフトレジスタ１３にはクロック入力
端子ＢＩＴＣＫに供給されたクロックパルスが供給しで
ある。
１２−６３はＬＳＢに対応している。ナンドゲ） １２
−１＋”’＋１２ ６３の出力は並列人力／直列出力の
シフトレジスタ１３に供給し、シフトレジスタ１３の出
力は遅延回路１の出力とともに排他論理和回路１４に供
給してあシ、排他論理和回路１４の出力はデータ出力端
子ＤＡＯＵＴに供給しである。なおここで、遅延回路１
の遅延時間はシフトレジスタ１３から出力される直列デ
ータのビットに対応するＢＣＨ符号のビットデータが遅
延回路１から出力されるように設定しである。″また、
ＬＯＡＤはロートハルスカ供給すレルロードノくルス入
力端子であり、ロードパルスはシフトレジスタ１３に供
給しである。またシフトレジスタ１３にはクロック入力
端子ＢＩＴＣＫに供給されたクロックパルスが供給しで
ある。
以上の如く構成された本発明の一実施例における作用に
ついて説明する。
ついて説明する。
データ供給端子ＤＡ、ＩＮ に供給されたＢＣＨ（６３
，５１）符号はクロック入力端子ＢＩＴＣＫに供給され
たクロックパルスにしたがって順次遅延回路１、シンド
ローム生成回路２および３に供給される。シンドローム
生成回路２および３でシンドロームＳ１および＄３が生
成される。
，５１）符号はクロック入力端子ＢＩＴＣＫに供給され
たクロックパルスにしたがって順次遅延回路１、シンド
ローム生成回路２および３に供給される。シンドローム
生成回路２および３でシンドロームＳ１および＄３が生
成される。
シンドロームＳは
である。ここでＨは検査行列であって
である。Ｔは転置、αは原始根、ｉおよびｊは誤りビッ
ト位置ロケーション数を示しており、シンドローム生成
回路２によりシンドロームＳ１ が、シンドローム生成
回路３によりシンドロームＳ３が生成される。シンドロ
ーム生成回路２で生成されたシンドローム多項式の次数
は ６ であるためシンドローム生成回路２の出力は６
ビツトであり、シンドローム生成回路３で生成されたシ
ンドローム多項式の次数は ６ であるためシンドロー
ム生成回路３の出力は６ビツトである。
ト位置ロケーション数を示しており、シンドローム生成
回路２によりシンドロームＳ１ が、シンドローム生成
回路３によりシンドロームＳ３が生成される。シンドロ
ーム生成回路２で生成されたシンドローム多項式の次数
は ６ であるためシンドローム生成回路２の出力は６
ビツトであり、シンドローム生成回路３で生成されたシ
ンドローム多項式の次数は ６ であるためシンドロー
ム生成回路３の出力は６ビツトである。
一方、１ピット誤り時のおよび２ビット誤り時の誤りパ
ターンは、ａ３ｃ＋＋６３ｃｚ＝２０１６通りある。ま
たＲＯＭ６および７にはシンドロームＳ１および８３に
対しそのときの誤りビット位置ロケーション数ｉＫ対応
したデータがＲ，０Ｍ６に記憶してあり、同じく誤りビ
ット位置ロケーション数ｊに対応したデータがＲＯＭ７
に記憶してあり、その記憶番地はシンドロームＳ１およ
びＳ３に対応させである。ここでｌ、】は０≦ｉ、ｊく
６２であり、１ビット誤りのときはｉ＝Ｊとなる。そこ
でＲ１０Ｍ６．７の記憶データは６ビツトで充分である
が、既製のＲＯＭを用いて本実施例では８ビツトのもの
としである。ｉ、ｊは誤り位置ロケーション数を表わし
、検査行列の列ベクトルにおけるロケーション数に対応
している。従って、受信語のＭＳＢＶｉｉ 、 Ｊ＝６
２．ＬＳＢはｉ 、 】＝ｏに対応している。
ターンは、ａ３ｃ＋＋６３ｃｚ＝２０１６通りある。ま
たＲＯＭ６および７にはシンドロームＳ１および８３に
対しそのときの誤りビット位置ロケーション数ｉＫ対応
したデータがＲ，０Ｍ６に記憶してあり、同じく誤りビ
ット位置ロケーション数ｊに対応したデータがＲＯＭ７
に記憶してあり、その記憶番地はシンドロームＳ１およ
びＳ３に対応させである。ここでｌ、】は０≦ｉ、ｊく
６２であり、１ビット誤りのときはｉ＝Ｊとなる。そこ
でＲ１０Ｍ６．７の記憶データは６ビツトで充分である
が、既製のＲＯＭを用いて本実施例では８ビツトのもの
としである。ｉ、ｊは誤り位置ロケーション数を表わし
、検査行列の列ベクトルにおけるロケーション数に対応
している。従って、受信語のＭＳＢＶｉｉ 、 Ｊ＝６
２．ＬＳＢはｉ 、 】＝ｏに対応している。
そこで、ビットクロック入力端子ＢＩＴＣＫに供給され
たクロックパルスにしたがって１ビツトづつ順次シンド
ローム生成回路２および３にＢＣＨ（６３，５１）符号
が供給され、６３ビット分すなわち第２図（ａ）に示す
１ブロック分（ＮＩ Ｔ Ｎ２１・・）のデータがシン
ドローム生成回路２．３に供給されたとき、順次計算さ
れていたシンドロームが供給ＢＣＨ（６３，５１）符号
に対するシンドロームＳ１．Ｓ３ となる。
たクロックパルスにしたがって１ビツトづつ順次シンド
ローム生成回路２および３にＢＣＨ（６３，５１）符号
が供給され、６３ビット分すなわち第２図（ａ）に示す
１ブロック分（ＮＩ Ｔ Ｎ２１・・）のデータがシン
ドローム生成回路２．３に供給されたとき、順次計算さ
れていたシンドロームが供給ＢＣＨ（６３，５１）符号
に対するシンドロームＳ１．Ｓ３ となる。
シンドローム生成回路２および３に１プロックのＢＣＨ
（６３，５１） 符号が供給されたときから、時間り、
だけ連れてラッチパルス入力端子５ＬＡＴに供給された
第２図（ｂ）に示すラッチパルスがラッチ回路４および
５に供給されて、シンドロームＳｌ、Ｓ３がラッチされ
る。ここで時間Ｄ１ はシンドローム生成回路２．３の
シンドローム生成時間より僅かに長く設定しである。ラ
ッチ回路４および５でラッチされたシンドローム生成回
路２および３の出力はＲＯＭ６および７にアドレスデー
タとして供給される。この結果、ＲＯＭ６からはシンド
ロームＳＩ ＋ ８３ に対応シた誤シロケーションｉ
ｉに応じたデータが読み出され、同様にＲＯＭ７からは
シンドローム”’１ ｒ ８３に対応したｒ４シロケー
ション数ｊに応じたデータが読み出される。
（６３，５１） 符号が供給されたときから、時間り、
だけ連れてラッチパルス入力端子５ＬＡＴに供給された
第２図（ｂ）に示すラッチパルスがラッチ回路４および
５に供給されて、シンドロームＳｌ、Ｓ３がラッチされ
る。ここで時間Ｄ１ はシンドローム生成回路２．３の
シンドローム生成時間より僅かに長く設定しである。ラ
ッチ回路４および５でラッチされたシンドローム生成回
路２および３の出力はＲＯＭ６および７にアドレスデー
タとして供給される。この結果、ＲＯＭ６からはシンド
ロームＳＩ ＋ ８３ に対応シた誤シロケーションｉ
ｉに応じたデータが読み出され、同様にＲＯＭ７からは
シンドローム”’１ ｒ ８３に対応したｒ４シロケー
ション数ｊに応じたデータが読み出される。
ついでＲＯＭ６．７の読み出しアクセス時間より僅かに
長い時間Ｄ２、ラッチパルス（ＳＬＡＴ）から遅れてラ
ッチパルス入力端子ＣＬＡＴ に供給される第２図（Ｃ
）に示すラッチパルスにより几ＯＭ６．７の読み出しデ
ータはラッチ回路８．９にそれぞれラッチされる。ラッ
チ回路８．９のラッチ出力はデコーダ１０．１１に供給
されてデコードされる。したがってデコーダ１０からは
誤り位置ロケーション数ｉの出力端子に低電位出力が、
デコーダ１１からは誤り位置ロケーション数ｊの出力端
子に低電位出力が発生される。
長い時間Ｄ２、ラッチパルス（ＳＬＡＴ）から遅れてラ
ッチパルス入力端子ＣＬＡＴ に供給される第２図（Ｃ
）に示すラッチパルスにより几ＯＭ６．７の読み出しデ
ータはラッチ回路８．９にそれぞれラッチされる。ラッ
チ回路８．９のラッチ出力はデコーダ１０．１１に供給
されてデコードされる。したがってデコーダ１０からは
誤り位置ロケーション数ｉの出力端子に低電位出力が、
デコーダ１１からは誤り位置ロケーション数ｊの出力端
子に低電位出力が発生される。
デコーダ１０．１１からの出力はナントゲート１２−（
６３−ｉ）の一方の入力端子に、１２−（６３−ｊ）の
他方の入力端子にそれぞれ供給されて、ナントゲート１
２−（６３−１）、１２−＜ｅ３＝＞の出力は高電位と
なる。
６３−ｉ）の一方の入力端子に、１２−（６３−ｊ）の
他方の入力端子にそれぞれ供給されて、ナントゲート１
２−（６３−１）、１２−＜ｅ３＝＞の出力は高電位と
なる。
また誤りが１ビツトのときはｉ＝」であシ、ナントゲー
ト１２−（ｓ３−ｉ）の両の入力端子に低電位が供給さ
れて、ナントゲート１２−（ｓ３−ｉ） の出力は高電
位となる。
ト１２−（ｓ３−ｉ）の両の入力端子に低電位が供給さ
れて、ナントゲート１２−（ｓ３−ｉ） の出力は高電
位となる。
ナントゲート１２ １１・・・１２−６２ の出力はラ
ッチパルス（ＣＬＡＴ）からＤ３ 遅れて第２図（ｄ）
に示したロード端子ＬＯＡＤ に供給されたロードパル
スによりシフトレジスタ１３にロードされ、パラレルデ
ータからシリアルデータに変換され、クロック端子ＢＩ
ＴＣＫに供給されたクロックパルスにしたがって順次排
他論理和回路１４に供給され、ＢＣＨ（６３，５１）符
号の（６３−ｉ）番目および（６３−Ｊ）番目のビット
は排他論理和回路１４で反転されてデータ出力端子ＤＡ
ＯＵＴに出力されることＫなる。時間Ｄ３ はデコーダ
１０．１１のデコード時間よシ僅かに長い時間に設定し
である。
ッチパルス（ＣＬＡＴ）からＤ３ 遅れて第２図（ｄ）
に示したロード端子ＬＯＡＤ に供給されたロードパル
スによりシフトレジスタ１３にロードされ、パラレルデ
ータからシリアルデータに変換され、クロック端子ＢＩ
ＴＣＫに供給されたクロックパルスにしたがって順次排
他論理和回路１４に供給され、ＢＣＨ（６３，５１）符
号の（６３−ｉ）番目および（６３−Ｊ）番目のビット
は排他論理和回路１４で反転されてデータ出力端子ＤＡ
ＯＵＴに出力されることＫなる。時間Ｄ３ はデコーダ
１０．１１のデコード時間よシ僅かに長い時間に設定し
である。
そこで上記から明らかな如（ＲＯＭ６．７の記憶容量は
２ Ｘ８＝４にビットであって、両方で８にビットであ
る。これに対し従来の場合は２１２×６３＝２５２にビ
ットのＲＯＭが必要となる。したがって本実施例の場合
はＲＯＭの容量が従来の場合の約３０分の−ですむこと
になる。
２ Ｘ８＝４にビットであって、両方で８にビットであ
る。これに対し従来の場合は２１２×６３＝２５２にビ
ットのＲＯＭが必要となる。したがって本実施例の場合
はＲＯＭの容量が従来の場合の約３０分の−ですむこと
になる。
なお以上説明した本発明の一実施例において２重唱シ訂
正ＢＣＨ符号の場合を例示したがｔ重誤９訂正ＢＣＨ符
号の場合にも拡張することができる。
正ＢＣＨ符号の場合を例示したがｔ重誤９訂正ＢＣＨ符
号の場合にも拡張することができる。
（発明の効果）
以上説明した如く本発明にはシンドロームに対応する誤
り位置ロケーション数に対応した情報をシンドロームに
対応してＲＯＭに予め記憶させておき、供給されたＢＣ
Ｈ符号からシンドロームを生成し、生成シンドロームに
対応してＲＯＭから記憶情報を読み出し、読み出した情
報をデコードすることにより誤り位置ロケーション数を
得るようにしたため、ＲＯＭの記憶容量は少なくてすみ
、復号器の復号動作は簡略化され、復号器の構成が簡略
になる。
り位置ロケーション数に対応した情報をシンドロームに
対応してＲＯＭに予め記憶させておき、供給されたＢＣ
Ｈ符号からシンドロームを生成し、生成シンドロームに
対応してＲＯＭから記憶情報を読み出し、読み出した情
報をデコードすることにより誤り位置ロケーション数を
得るようにしたため、ＲＯＭの記憶容量は少なくてすみ
、復号器の復号動作は簡略化され、復号器の構成が簡略
になる。
また従来のシンドローム・トラップ法による復号器に対
して周辺回路規模もきわめて簡単であシかつ規模が小さ
くてすむ効果がある。
して周辺回路規模もきわめて簡単であシかつ規模が小さ
くてすむ効果がある。
第１図は本発明の一実施例の構成を示すブロック図。
第２図は本考案の一実施例におけるクロックパルスのタ
イミングを示す概念図。 １・・・遅延回路、２および３・・シンドローム生成回
路、４．５．８および９・ ラッチ回路、６および７
・ＲＯＭ、１０および１１・・・デコーダ、１２−】、
〜１２−６３・・ナントゲート、１３・・・パラレル人
力／シリアル出力のシフトレジスタ、１４・・排他論理
和回路。 特許出願人 トリオ株式会社 代理人 弁理士 砂子信夫 第 １ 図
イミングを示す概念図。 １・・・遅延回路、２および３・・シンドローム生成回
路、４．５．８および９・ ラッチ回路、６および７
・ＲＯＭ、１０および１１・・・デコーダ、１２−】、
〜１２−６３・・ナントゲート、１３・・・パラレル人
力／シリアル出力のシフトレジスタ、１４・・排他論理
和回路。 特許出願人 トリオ株式会社 代理人 弁理士 砂子信夫 第 １ 図
Claims (1)
- ＢＣＨ符号が供給されてシンドロームが生成されるシン
ドローム生成手段と、総ての訂正可能な誤りパターンに
対応させたデータがシンドロームに対応した番地に予め
記憶させられかつ前記シンドローム生成手段により生成
されたシンドロームにもとづいて読み出し番地指定され
る記憶装置と、該記憶装置から読み出されたデータを誤
りビット位置ロケーション数に対応したデータにデコー
ドするデコード手段と、該デコード手段の出力により誤
りビット位置ロケーション数に対応するＢＣＨ符号中の
ビットを訂正する訂正手段とを備えてなることを特徴と
するＢＣＨ符号の復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101841A JPS60246125A (ja) | 1984-05-22 | 1984-05-22 | Ｂｃｈ符号の復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101841A JPS60246125A (ja) | 1984-05-22 | 1984-05-22 | Ｂｃｈ符号の復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246125A true JPS60246125A (ja) | 1985-12-05 |
Family
ID=14311282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101841A Pending JPS60246125A (ja) | 1984-05-22 | 1984-05-22 | Ｂｃｈ符号の復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287842A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | エラー訂正方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846741A (ja) * | 1981-09-11 | 1983-03-18 | Nec Corp | 復号器 |
| JPS5878241A (ja) * | 1981-11-04 | 1983-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 符号化デ−タの誤り検出訂正方式 |
| JPS595759A (ja) * | 1982-06-30 | 1984-01-12 | Nec Home Electronics Ltd | リード・ソロモン符号復号方式 |
-
1984
- 1984-05-22 JP JP59101841A patent/JPS60246125A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846741A (ja) * | 1981-09-11 | 1983-03-18 | Nec Corp | 復号器 |
| JPS5878241A (ja) * | 1981-11-04 | 1983-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 符号化デ−タの誤り検出訂正方式 |
| JPS595759A (ja) * | 1982-06-30 | 1984-01-12 | Nec Home Electronics Ltd | リード・ソロモン符号復号方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287842A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | エラー訂正方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5170399A (en) | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack | |
| US4099160A (en) | Error location apparatus and methods | |
| EP0026516B1 (en) | Apparatus for the processing of an information stream with the aid of an error-correcting convolutional code and for the detection of an error still irremediable in this processing | |
| US7278085B1 (en) | Simple error-correction codes for data buffers | |
| US9391641B2 (en) | Syndrome tables for decoding turbo-product codes | |
| CN110727540A (zh) | 利用错误更正码进行数据位错误的检测与更正 | |
| EP0249982A2 (en) | Decoder | |
| ATE216096T1 (de) | Flexible fehlerkorrekturcode/paritätsbit- architektur | |
| JPS60246125A (ja) | Ｂｃｈ符号の復号器 | |
| US6360349B1 (en) | Syndrome computing apparatus | |
| JPH0361210B2 (ja) | ||
| US5787100A (en) | Apparatus for determining error evaluator polynomial for use in a Reed-Solomon decoder | |
| JP2005216477A (ja) | 選択的なｐｏ補正を利用したｄｖｄデコーディング方法及び装置 | |
| JPH0345020A (ja) | 巡回符号処理回路 | |
| KR950008485B1 (ko) | 단일에러정정용 리드-솔로몬 복호기 | |
| JPS6135731B2 (ja) | ||
| JP2622957B2 (ja) | Ｂｃｈ符号の符号化及び復号化方法 | |
| JPH0691471B2 (ja) | 誤り訂正回路 | |
| JP2534563B2 (ja) | 許容誤り逐次訂正回路 | |
| JP3223513B2 (ja) | 誤り訂正復号装置 | |
| KR100192800B1 (ko) | 리드 솔로몬 디코더의 다항식 평가 시스템 및 그 방법 | |
| JPS5825295B2 (ja) | エラ−テイセイセイギヨシステム | |
| KR890007346Y1 (ko) | 리드-솔로몬 부호의 2개의 에러정정을 위한 복호기 | |
| JPS6345923A (ja) | シンドロ−ム計算回路 | |
| KR0182007B1 (ko) | 병렬 순회 용장 부호 검사 장치 |