JP2622957B2 - Ｂｃｈ符号の符号化及び復号化方法 - Google Patents

Description

【発明の詳細な説明】 （イ） 産業上の利用分野 本発明はデイジタルデータの伝送・蓄積等に用いられ
るBCH符号の符号化及び復号化方法に関するものであ
る。

（ロ） 従来の技術 一般にデイジタルデータを伝送する場合、伝送系のSN
比の劣化・歪等に起因して発生するビツト誤りに対処す
る為に誤り訂正能力を持つ冗長ビツト（以下、誤り訂正
用ビツトと称す）を元の情報ビツトに付加して送信し、
受信側でこの訂正用ビツトを基に誤り位置を検出して誤
り訂正を行う方法がよく用いられている。この訂正符号
の中でもBCH符号（Bese−Chaudhuri−Hocquenghem）
は、訂正用ビツトの長さ（ビツト数）に対する誤り訂正
能力が高い利点があり、衛星放送のPCM音声伝送、自動
車電話機、コードレス電話機、ポケツトベルなどの信号
伝送に幅広く用いられている。

このBCH符号を用いて誤りを訂正する復号方法として
は、受信信号列Ｖ（Ｘ）を生成多項式Ｇ（Ｘ）で割り、
その剰余項（これをシンドロームと呼ぶ）を求め、この
シンドロームを基に誤りの有無の判定、誤り位置の算出
を行い、誤り位置に対応するビツトの値を反転して訂正
するという手順がとられる。

従来、このシンドロームを求める方法としては、例え
ば昭晃党より昭和51年７月20日に発行された「符号理
論」第116頁〜第117頁に記載されているように生成多項
式Ｇ（Ｘ）に対応させた帰還型シフトレジスタを用い、
このシフトレジスタへ受信信号Ｖ（Ｘ）をMSB（Most Si
gnificant Bit）側から１ビツトずつ順次入力させる方
法が用いられている。

第２図は従来のシンドローム算出回路の例を示す図で
あり、生成多項式がＧ（Ｘ）＝X⁶＋Ｘ＋１の場合の回路
を示している。このBCH符号の場合、信号列の長さｎが2
⁶−１ビツト以下（訂正用ビツト６ビツトを含めて）の
信号に対して１ビツト誤りについて訂正できる能力を持
っている。

生成多項式Ｇ（Ｘ）の次数が６であるので、シンドロ
ーム算出回路としては、６個の１ビツトシフトレジスタ
（A₀）〜（A₅）にて構成されたシフトレジスタ列が用い
られる。尚、図中、記号はMOD2の加算回路を示してい
る。

次に斯る回路によるシンドロームの算出手順を説明す
る。

先ず、初期セツトとしてシフトレジスタ（A₀）〜
（A₅）をリセツトし、その値を全て０にする。然る後、
１クロツク毎に受信信号列Ｖ（Ｘ）のMSBから順次シフ
トレジスタ（A₀）に、シフトレジスタ（A₅）の値とMOD2
で加算された後、入力される。

そして、受信信号列Ｖ（Ｘ）のLSBの信号が、LSBに対
応するシフトレジスタ（A₀）へ入力された時点における
各シフトレジスタ（A₀）〜（A₅）の値が求めるシンドロ
ーム値となる。

このような従来のシンドローム算出回路の場合、受信
信号をMSB側から１ビツトずつシフトレジスタに入力さ
せるので、受信信号Ｖ（Ｘ）のビツト長ｎに相当する手
順を要し、ビツト長ｎが多い場合には演算に多大の時間
を費し、高速演算には不利である。

（ハ） 発明が解決しようとする問題点 本発明は、BCH符号における剰余の算出手順を改良
し、算出時間を短縮することにより、高速演算に適応で
きるBCH符号の符号化及び復号化方法を提供せんとする
ものである。

（ニ） 問題点を解決するための手段 上記目的を達成する本発明の特徴はBCH符号の符号化
及び復号化において、ｎビット長の信号列から剰余を求
める方法であって、前記ｎビット信号列を生成多項式Ｇ
（Ｘ）の次数ｌに対して （但し、小数点以下は切り上げ）となるｌビット長のＮ
個のブロック（B₁,B₂,…B_N）に分割する第１の過程と、
前記生成多項式Ｇ（Ｘ）の根αを乗算した値α^ｌと前記
信号列の上位ブロックB₁とを演算して値C₁＝B₁・α^ｌを
求める第２の過程と、この第２の過程にて得られた値C₁
を前記乗算値α^ｌと演算すると共に次のブロックB₂を加
算することにより値C₂＝C₁α^ｌ＋B₂を求める第３の過程
と、得られた値C_L-1（Ｌは２からＮまでの値）を前記乗
算値α^ｌと演算すると共に次のブロックB_Lを加算するこ
とにより値C_L＝C_L-1α^ｌ＋B_Lを求める過程を反復するこ
とにより得られた値C_N＝C_N-1・α^ｌ＋B_Nの内容から前記
ｎビット信号列の剰余を求める第４の過程とによりなる
BCH符号の符号化及び復号化方法にある。

（ホ） 作用 本発明によると、信号列を生成多項式にて直接割るこ
とにより剰余を求めずに、信号列を生成多項式Ｇ（Ｘ）
の次数ｌに対して なる条件を満たすｌビツト長の複数ブロツクに分割し、
先ず分割されたブロツクの内、最上位のブロツクB₁と生
成多項式Ｇ（Ｘ）の根αを乗算した値α^ｌと演算し、C₁
＝B₁・α^ｌを求め、次にこの値C₁と乗算値α^ｌとを演算
したものに次のブロツクB₂を加算する。このような動作
を複数回反復することにより得られた値C_N＝C_N-1・α^ｌ
＋B_Nより信号列の剰余を求める。

（ヘ） 実施例 第１図に本発明の実施例を示す。第１図では生成多項
式Ｇ（Ｘ）がX⁶＋Ｘ＋１の場合の剰余（シンドロール）
算出回路を示している。

第１図において（１）はシフトレジスタ列（A₀）〜
（A₅）及びMOD2の加算回路から構成される乗算回路であ
り、Ｇ（Ｘ）の根αに対してα^６の乗算を行う。（２）
はｌ＝６ビツト長に分割された信号列を格納する記憶素
子であり、実施例ではRAMを用いている。（３）はラツ
チ回路であり、アドレス制御回路（４）により、RAM
（２）より選択された６ビツト長のブロツクの内容をラ
ツチする動作を行う。

ここで、乗算回路の構成方法について簡単に説明す
る。

シフトレジスタ列（A₀）〜（A₅）の内容を各々C₀〜C₅
とすると、シフトレジスタ列は、 Ｃ（α）＝C₅α^５＋C₄α^４＋C₃α^３＋C₂α^２ ＋C₁α＋C₀ ……（１） と表わすことが出来る。

従って、α^６の乗算回路を得るために（１）式の両辺
にα^６を掛けると、（１）式は、 α^６・Ｃ（α）＝C₅α¹¹＋C₄α¹⁰＋C₃α^９ ＋C₂α^３＋C₁α^７＋C₀α^６ ……（２） となる。

ここで、α¹¹＝α^５＋α＋1,α¹⁰＝α^５＋α⁴,α^９＝
α^４＋α³,α^３＝α^３＋α²,α^７＝α^２＋α，α^５＝α
＋１ と表わすことが出来るため、これを（２）式に代入し、
変形すると、（２）式は、 α^６・Ｃ（α）＝（C₅＋C₄）α^５＋（C₄＋C₃）α^４ ＋（C₃＋C₂）α^３＋（C₂＋C₁）α^２ ＋（C₅＋C₁＋C₀）α＋（C₅＋C₀） ……（３） と表わすことが出来る。

即ち、（３）にはシフトレジスタ（A₅）の入力端子に
は、シフトレジスタ（A₅）（A₄）の内容を、シフトレジ
スタ（A₄）にはシフトレジスタ（A₄）（A₃）の内容を、
シフトレジスタ（A₃）にはシフトレジスタ（A₃）（A₂）
の内容を、シフトレジスタ（A₂）にはシフトレジスタ
（A₂）（A₁）の内容を、シフトレジスタ（A₁）にはシフ
トレジスタ（A₅）（A₁）（A₀）の内容を、シフトレジス
タ（A₀）にはシフトレジスタ（A₅）（A₀）の内容をMOD2
で加算して印加することによりα^６の乗算が達成出来る
ことが示されている。

従って、ラツチ回路（３）の出力が０の場合、乗算回
路（１）を構成するシフトレジスタ（A₀）〜（A₅）の内
容をＣとかくと、加算回路から成る論理構成により、シ
フトレジスタ（A₀）〜（A₅）の各々の入力端子には、Ｃ
・α^６に相当する内容がそれぞれ入力される。次にクロ
ツクがシフトレジスタ列に印加されると、前記入力端子
への入力内容Ｃ・α^６がシフトレジスタに格納される。

またラツチ回路（３）の出力をＢとすると、シフトレ
ジスタ列（A₀）〜（A₅）には該ラツチ出力Ｂが更に加算
されているので、シフトレジスタ列には、 Ｃα^ｌ＋Ｂ の内容が、クロツク印加毎に格納される動作を行う。

次に、本発明における剰余算出手順の原理を説明す
る。

ビツト長ｎの信号列をＶ（Ｘ）とかくと、 Ｖ（Ｘ）＝v_n-1X^n-1＋v_n-2X^n-2＋…… ＋v₁X＋v₀ ……（４） ここで、生成多項式Ｇ（Ｘ）の根をαとすると、Ｖ
（Ｘ）÷Ｇ（Ｘ）の剰余は Ｖ（α）＝V_n-1α^n-1＋v_n-2α^n-2＋…… ＋v₁α＋v₀ ……（５） で求まる。

次に信号列をｌビツト長のＮ個のブロツクに分割す
る。説明の便宜上、ｎ＝Nlの場合について考える。尚、
ｎがｌで割り切れない場合は、信号列のMSB側に０を補
足してｎがｌの整数倍となるようにして取扱えばよい。

ここで、信号列の各ブロツクを上位からB₁,B₂,…B_Nと
かくと、 とかける。従ってＶ（α）は Ｖ（α）＝B₁（α）・α^l(N-1)＋B₂（α）・α^l(N-2） ＋…＋B_N-1（α）α^ｌ＋B_N（α） ……（７） とかけ、更にかき直すと Ｖ（α）＝（（…（（B₁（α）・α^ｌ＋B₂）α^ｌ＋B₃） ＋…）α^ｌ＋B_N-1（α）〕α^ｌ＋B_N（α） ……（８） となる。これは漸化式 Ci（α）＝Ci−１（α）α^ｌ＋Bi（α） に対して、この演算を反復することによって得られるC_N
（α）がＶ（α）として求まることを示す。

次に第１図の実施例について動作を説明する。

先ず、初期設定として、乗算回路を構成するシフトレ
ジスタ列（A₀）〜（A₅）はリセツトされる。次にアドレ
ス制御回路（４）により信号列の第１ブロツクB₁が選ば
れてラツチ回路（３）に格納され、このラツチ出力B₁が
乗算回路（１）に印加される。ここでクロツクがシフト
レジスタ列に印加すると該シフトレジスタ列にはB₁の内
容が格納される。

次にアドレス制御回路により信号列の次のブロツクB₂
が選ばれ乗算回路によりB₂の内容が入力される。この時
点ではシフトレジスタ列の入力端子にはC₂＝B₁・α^６＋
B₂の内容が入力されており、クロツク印加に伴い、この
内容がシフトレジスタ列に格納される。

この動作を同様に反復すると、Ｎ番目のクロツク印加
の時点で、シフトレジスタ列には C_N＝C_N-1＋B_N ＝（（…（（B₁α^６＋B₂）α^６＋B₃）…）α^６ ＋B_N-1）α^６＋B_N ……（９） よって、C_N＝Ｖ（α）の内容が格納されており、元の
信号列の剰余として求まる。

尚、符号化の場合には、下位ブロツクB_Nを全て０とし
て上記処理を行い、斯る方法にて得られる剰余値を訂正
用ビツト列として（ｎ−１）の情報ビツト列に付加すれ
ばよい。

（ト） 発明の効果 本発明に依れば、BCH符号の符号化或は復号化におい
て、ｎビット長の信号列から剰余を求める方法であっ
て、前記ｎビット信号列を生成多項式Ｇ（Ｘ）の次数ｌ
に対して （但し、小数点以下は切り上げ）となるｌビット長のＮ
個のブロック（B₁,B₂,…B_N）に分割する第１の過程と、
前記生成多項式Ｇ（Ｘ）の根αを乗算した値α^ｌと前記
信号列の上位ブロックB₁とを演算して値C₁＝B₁・α^ｌを
求める第２の過程と、この第２の過程にて得られた値C₁
を前記乗算値α^ｌと演算すると共に次のブロックB₂を加
算することにより値C₂＝C₁α^ｌ＋B₂を求める第３の過程
と、第３の過程と同様の過程を反復することにより得ら
れた値C_N＝C_N-1・α^ｌ＋B_Nの内容から前記ｎビツト信号
列の剰余を求める第４の過程とを有するので、従来の符
号化或は復号時における剰余算出と比較して演算時間を
約1/l（ｌは生成多項式の次数）に短縮することが出来
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は従来例を
示す図である。 （１）……乗算回路、（２）……RAM、（３）……ラツ
チ回路、（４）……アドレス制御回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】BCH符号の符号化において、ｎビット長の
   信号列から剰余を求める方法であって、 前記ｎビット信号列を生成多項式Ｇ（Ｘ）の次数ｌに対
   してＮ＝n/l（但し、小数点以下は切り上げ）となるｌ
   ビット長のＮ個のブロック（B₁,B₂,…B_N）に分割する第
   １の過程と、 前記生成多項式Ｇ（Ｘ）の根αを乗算した値α^ｌと前記
   信号列の上位ブロックB₁とを演算して値C₁＝B₁・α^ｌを
   求める第２の過程と、 この第２の過程にて得られた値C₁を前記乗算値α^ｌと演
   算すると共に次のブロックB₂を加算することにより値C₂
   ＝C₁α^ｌ＋B₂を求める第３の過程と、 得られた値C_L-1（Ｌは２からＮまでの値）を前記乗算値
   α^ｌと演算すると共に次のブロックB_Lを加算することに
   より値C_L＝C_L-1α^ｌ＋B_Lを求める過程を反復することに
   より得られた値C_N＝C_N-1・α^ｌ＋B_Nの内容から前記ｎビ
   ット信号列の剰余を求める第４の過程とによりなるBCH
   符号の符号化方法。
2. 【請求項２】BCH符号の復号化において、ｎビット長の
   信号列から剰余を求める方法であって、 前記ｎビット信号列を生成多項式Ｇ（Ｘ）の次数ｌに対
   してＮ＝n/l（但し、小数点以下は切り上げ）となるｌ
   ビット長のＮ個のブロック（B₁,B₂,…B_N）に分割する第
   １の過程と、 前記生成多項式Ｇ（Ｘ）の根αを乗算した値α^ｌと前記
   信号列の上位ブロックB₁とを演算して値C₁＝B₁・α^ｌを
   求める第２の過程と、 この第２の過程にて得られた値C₁を前記乗算値α^ｌと演
   算すると共に次のブロックB₂を加算することにより値C₂
   ＝C₁α^ｌ＋B₂を求める第３の過程と、 得られた値C_L-1（Ｌは２からＮまでの値）を前記乗算値
   α^ｌと演算すると共に次のブロックB_Lを加算することに
   より値C_L＝C_L-1α^ｌ＋B_Lを求める過程を反復することに
   より得られた値C_N＝C_N-1・α^ｌ＋B_Nの内容から前記ｎビ
   ット信号列の剰余を求める第４の過程とによりなるBCH
   符号の復号化方法。