JP2622957B2 - Bch符号の符号化及び復号化方法 - Google Patents
Bch符号の符号化及び復号化方法Info
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- JP2622957B2 JP2622957B2 JP19365986A JP19365986A JP2622957B2 JP 2622957 B2 JP2622957 B2 JP 2622957B2 JP 19365986 A JP19365986 A JP 19365986A JP 19365986 A JP19365986 A JP 19365986A JP 2622957 B2 JP2622957 B2 JP 2622957B2
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Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明はデイジタルデータの伝送・蓄積等に用いられ
るBCH符号の符号化及び復号化方法に関するものであ
る。
るBCH符号の符号化及び復号化方法に関するものであ
る。
(ロ) 従来の技術 一般にデイジタルデータを伝送する場合、伝送系のSN
比の劣化・歪等に起因して発生するビツト誤りに対処す
る為に誤り訂正能力を持つ冗長ビツト(以下、誤り訂正
用ビツトと称す)を元の情報ビツトに付加して送信し、
受信側でこの訂正用ビツトを基に誤り位置を検出して誤
り訂正を行う方法がよく用いられている。この訂正符号
の中でもBCH符号(Bese−Chaudhuri−Hocquenghem)
は、訂正用ビツトの長さ(ビツト数)に対する誤り訂正
能力が高い利点があり、衛星放送のPCM音声伝送、自動
車電話機、コードレス電話機、ポケツトベルなどの信号
伝送に幅広く用いられている。
比の劣化・歪等に起因して発生するビツト誤りに対処す
る為に誤り訂正能力を持つ冗長ビツト(以下、誤り訂正
用ビツトと称す)を元の情報ビツトに付加して送信し、
受信側でこの訂正用ビツトを基に誤り位置を検出して誤
り訂正を行う方法がよく用いられている。この訂正符号
の中でもBCH符号(Bese−Chaudhuri−Hocquenghem)
は、訂正用ビツトの長さ(ビツト数)に対する誤り訂正
能力が高い利点があり、衛星放送のPCM音声伝送、自動
車電話機、コードレス電話機、ポケツトベルなどの信号
伝送に幅広く用いられている。
このBCH符号を用いて誤りを訂正する復号方法として
は、受信信号列V(X)を生成多項式G(X)で割り、
その剰余項(これをシンドロームと呼ぶ)を求め、この
シンドロームを基に誤りの有無の判定、誤り位置の算出
を行い、誤り位置に対応するビツトの値を反転して訂正
するという手順がとられる。
は、受信信号列V(X)を生成多項式G(X)で割り、
その剰余項(これをシンドロームと呼ぶ)を求め、この
シンドロームを基に誤りの有無の判定、誤り位置の算出
を行い、誤り位置に対応するビツトの値を反転して訂正
するという手順がとられる。
従来、このシンドロームを求める方法としては、例え
ば昭晃党より昭和51年7月20日に発行された「符号理
論」第116頁〜第117頁に記載されているように生成多項
式G(X)に対応させた帰還型シフトレジスタを用い、
このシフトレジスタへ受信信号V(X)をMSB(Most Si
gnificant Bit)側から1ビツトずつ順次入力させる方
法が用いられている。
ば昭晃党より昭和51年7月20日に発行された「符号理
論」第116頁〜第117頁に記載されているように生成多項
式G(X)に対応させた帰還型シフトレジスタを用い、
このシフトレジスタへ受信信号V(X)をMSB(Most Si
gnificant Bit)側から1ビツトずつ順次入力させる方
法が用いられている。
第2図は従来のシンドローム算出回路の例を示す図で
あり、生成多項式がG(X)=X6+X+1の場合の回路
を示している。このBCH符号の場合、信号列の長さnが2
6−1ビツト以下(訂正用ビツト6ビツトを含めて)の
信号に対して1ビツト誤りについて訂正できる能力を持
っている。
あり、生成多項式がG(X)=X6+X+1の場合の回路
を示している。このBCH符号の場合、信号列の長さnが2
6−1ビツト以下(訂正用ビツト6ビツトを含めて)の
信号に対して1ビツト誤りについて訂正できる能力を持
っている。
生成多項式G(X)の次数が6であるので、シンドロ
ーム算出回路としては、6個の1ビツトシフトレジスタ
(A0)〜(A5)にて構成されたシフトレジスタ列が用い
られる。尚、図中、記号はMOD2の加算回路を示してい
る。
ーム算出回路としては、6個の1ビツトシフトレジスタ
(A0)〜(A5)にて構成されたシフトレジスタ列が用い
られる。尚、図中、記号はMOD2の加算回路を示してい
る。
次に斯る回路によるシンドロームの算出手順を説明す
る。
る。
先ず、初期セツトとしてシフトレジスタ(A0)〜
(A5)をリセツトし、その値を全て0にする。然る後、
1クロツク毎に受信信号列V(X)のMSBから順次シフ
トレジスタ(A0)に、シフトレジスタ(A5)の値とMOD2
で加算された後、入力される。
(A5)をリセツトし、その値を全て0にする。然る後、
1クロツク毎に受信信号列V(X)のMSBから順次シフ
トレジスタ(A0)に、シフトレジスタ(A5)の値とMOD2
で加算された後、入力される。
そして、受信信号列V(X)のLSBの信号が、LSBに対
応するシフトレジスタ(A0)へ入力された時点における
各シフトレジスタ(A0)〜(A5)の値が求めるシンドロ
ーム値となる。
応するシフトレジスタ(A0)へ入力された時点における
各シフトレジスタ(A0)〜(A5)の値が求めるシンドロ
ーム値となる。
このような従来のシンドローム算出回路の場合、受信
信号をMSB側から1ビツトずつシフトレジスタに入力さ
せるので、受信信号V(X)のビツト長nに相当する手
順を要し、ビツト長nが多い場合には演算に多大の時間
を費し、高速演算には不利である。
信号をMSB側から1ビツトずつシフトレジスタに入力さ
せるので、受信信号V(X)のビツト長nに相当する手
順を要し、ビツト長nが多い場合には演算に多大の時間
を費し、高速演算には不利である。
(ハ) 発明が解決しようとする問題点 本発明は、BCH符号における剰余の算出手順を改良
し、算出時間を短縮することにより、高速演算に適応で
きるBCH符号の符号化及び復号化方法を提供せんとする
ものである。
し、算出時間を短縮することにより、高速演算に適応で
きるBCH符号の符号化及び復号化方法を提供せんとする
ものである。
(ニ) 問題点を解決するための手段 上記目的を達成する本発明の特徴はBCH符号の符号化
及び復号化において、nビット長の信号列から剰余を求
める方法であって、前記nビット信号列を生成多項式G
(X)の次数lに対して (但し、小数点以下は切り上げ)となるlビット長のN
個のブロック(B1,B2,…BN)に分割する第1の過程と、
前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、この第2の過程にて得られた値C1
を前記乗算値αlと演算すると共に次のブロックB2を加
算することにより値C2=C1αl+B2を求める第3の過程
と、得られた値CL-1(Lは2からNまでの値)を前記乗
算値αlと演算すると共に次のブロックBLを加算するこ
とにより値CL=CL-1αl+BLを求める過程を反復するこ
とにより得られた値CN=CN-1・αl+BNの内容から前記
nビット信号列の剰余を求める第4の過程とによりなる
BCH符号の符号化及び復号化方法にある。
及び復号化において、nビット長の信号列から剰余を求
める方法であって、前記nビット信号列を生成多項式G
(X)の次数lに対して (但し、小数点以下は切り上げ)となるlビット長のN
個のブロック(B1,B2,…BN)に分割する第1の過程と、
前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、この第2の過程にて得られた値C1
を前記乗算値αlと演算すると共に次のブロックB2を加
算することにより値C2=C1αl+B2を求める第3の過程
と、得られた値CL-1(Lは2からNまでの値)を前記乗
算値αlと演算すると共に次のブロックBLを加算するこ
とにより値CL=CL-1αl+BLを求める過程を反復するこ
とにより得られた値CN=CN-1・αl+BNの内容から前記
nビット信号列の剰余を求める第4の過程とによりなる
BCH符号の符号化及び復号化方法にある。
(ホ) 作用 本発明によると、信号列を生成多項式にて直接割るこ
とにより剰余を求めずに、信号列を生成多項式G(X)
の次数lに対して なる条件を満たすlビツト長の複数ブロツクに分割し、
先ず分割されたブロツクの内、最上位のブロツクB1と生
成多項式G(X)の根αを乗算した値αlと演算し、C1
=B1・αlを求め、次にこの値C1と乗算値αlとを演算
したものに次のブロツクB2を加算する。このような動作
を複数回反復することにより得られた値CN=CN-1・αl
+BNより信号列の剰余を求める。
とにより剰余を求めずに、信号列を生成多項式G(X)
の次数lに対して なる条件を満たすlビツト長の複数ブロツクに分割し、
先ず分割されたブロツクの内、最上位のブロツクB1と生
成多項式G(X)の根αを乗算した値αlと演算し、C1
=B1・αlを求め、次にこの値C1と乗算値αlとを演算
したものに次のブロツクB2を加算する。このような動作
を複数回反復することにより得られた値CN=CN-1・αl
+BNより信号列の剰余を求める。
(ヘ) 実施例 第1図に本発明の実施例を示す。第1図では生成多項
式G(X)がX6+X+1の場合の剰余(シンドロール)
算出回路を示している。
式G(X)がX6+X+1の場合の剰余(シンドロール)
算出回路を示している。
第1図において(1)はシフトレジスタ列(A0)〜
(A5)及びMOD2の加算回路から構成される乗算回路であ
り、G(X)の根αに対してα6の乗算を行う。(2)
はl=6ビツト長に分割された信号列を格納する記憶素
子であり、実施例ではRAMを用いている。(3)はラツ
チ回路であり、アドレス制御回路(4)により、RAM
(2)より選択された6ビツト長のブロツクの内容をラ
ツチする動作を行う。
(A5)及びMOD2の加算回路から構成される乗算回路であ
り、G(X)の根αに対してα6の乗算を行う。(2)
はl=6ビツト長に分割された信号列を格納する記憶素
子であり、実施例ではRAMを用いている。(3)はラツ
チ回路であり、アドレス制御回路(4)により、RAM
(2)より選択された6ビツト長のブロツクの内容をラ
ツチする動作を行う。
ここで、乗算回路の構成方法について簡単に説明す
る。
る。
シフトレジスタ列(A0)〜(A5)の内容を各々C0〜C5
とすると、シフトレジスタ列は、 C(α)=C5α5+C4α4+C3α3+C2α2 +C1α+C0 ……(1) と表わすことが出来る。
とすると、シフトレジスタ列は、 C(α)=C5α5+C4α4+C3α3+C2α2 +C1α+C0 ……(1) と表わすことが出来る。
従って、α6の乗算回路を得るために(1)式の両辺
にα6を掛けると、(1)式は、 α6・C(α)=C5α11+C4α10+C3α9 +C2α3+C1α7+C0α6 ……(2) となる。
にα6を掛けると、(1)式は、 α6・C(α)=C5α11+C4α10+C3α9 +C2α3+C1α7+C0α6 ……(2) となる。
ここで、α11=α5+α+1,α10=α5+α4,α9=
α4+α3,α3=α3+α2,α7=α2+α,α5=α
+1 と表わすことが出来るため、これを(2)式に代入し、
変形すると、(2)式は、 α6・C(α)=(C5+C4)α5+(C4+C3)α4 +(C3+C2)α3+(C2+C1)α2 +(C5+C1+C0)α+(C5+C0) ……(3) と表わすことが出来る。
α4+α3,α3=α3+α2,α7=α2+α,α5=α
+1 と表わすことが出来るため、これを(2)式に代入し、
変形すると、(2)式は、 α6・C(α)=(C5+C4)α5+(C4+C3)α4 +(C3+C2)α3+(C2+C1)α2 +(C5+C1+C0)α+(C5+C0) ……(3) と表わすことが出来る。
即ち、(3)にはシフトレジスタ(A5)の入力端子に
は、シフトレジスタ(A5)(A4)の内容を、シフトレジ
スタ(A4)にはシフトレジスタ(A4)(A3)の内容を、
シフトレジスタ(A3)にはシフトレジスタ(A3)(A2)
の内容を、シフトレジスタ(A2)にはシフトレジスタ
(A2)(A1)の内容を、シフトレジスタ(A1)にはシフ
トレジスタ(A5)(A1)(A0)の内容を、シフトレジス
タ(A0)にはシフトレジスタ(A5)(A0)の内容をMOD2
で加算して印加することによりα6の乗算が達成出来る
ことが示されている。
は、シフトレジスタ(A5)(A4)の内容を、シフトレジ
スタ(A4)にはシフトレジスタ(A4)(A3)の内容を、
シフトレジスタ(A3)にはシフトレジスタ(A3)(A2)
の内容を、シフトレジスタ(A2)にはシフトレジスタ
(A2)(A1)の内容を、シフトレジスタ(A1)にはシフ
トレジスタ(A5)(A1)(A0)の内容を、シフトレジス
タ(A0)にはシフトレジスタ(A5)(A0)の内容をMOD2
で加算して印加することによりα6の乗算が達成出来る
ことが示されている。
従って、ラツチ回路(3)の出力が0の場合、乗算回
路(1)を構成するシフトレジスタ(A0)〜(A5)の内
容をCとかくと、加算回路から成る論理構成により、シ
フトレジスタ(A0)〜(A5)の各々の入力端子には、C
・α6に相当する内容がそれぞれ入力される。次にクロ
ツクがシフトレジスタ列に印加されると、前記入力端子
への入力内容C・α6がシフトレジスタに格納される。
路(1)を構成するシフトレジスタ(A0)〜(A5)の内
容をCとかくと、加算回路から成る論理構成により、シ
フトレジスタ(A0)〜(A5)の各々の入力端子には、C
・α6に相当する内容がそれぞれ入力される。次にクロ
ツクがシフトレジスタ列に印加されると、前記入力端子
への入力内容C・α6がシフトレジスタに格納される。
またラツチ回路(3)の出力をBとすると、シフトレ
ジスタ列(A0)〜(A5)には該ラツチ出力Bが更に加算
されているので、シフトレジスタ列には、 Cαl+B の内容が、クロツク印加毎に格納される動作を行う。
ジスタ列(A0)〜(A5)には該ラツチ出力Bが更に加算
されているので、シフトレジスタ列には、 Cαl+B の内容が、クロツク印加毎に格納される動作を行う。
次に、本発明における剰余算出手順の原理を説明す
る。
る。
ビツト長nの信号列をV(X)とかくと、 V(X)=vn-1Xn-1+vn-2Xn-2+…… +v1X+v0 ……(4) ここで、生成多項式G(X)の根をαとすると、V
(X)÷G(X)の剰余は V(α)=Vn-1αn-1+vn-2αn-2+…… +v1α+v0 ……(5) で求まる。
(X)÷G(X)の剰余は V(α)=Vn-1αn-1+vn-2αn-2+…… +v1α+v0 ……(5) で求まる。
次に信号列をlビツト長のN個のブロツクに分割す
る。説明の便宜上、n=Nlの場合について考える。尚、
nがlで割り切れない場合は、信号列のMSB側に0を補
足してnがlの整数倍となるようにして取扱えばよい。
る。説明の便宜上、n=Nlの場合について考える。尚、
nがlで割り切れない場合は、信号列のMSB側に0を補
足してnがlの整数倍となるようにして取扱えばよい。
ここで、信号列の各ブロツクを上位からB1,B2,…BNと
かくと、 とかける。従ってV(α)は V(α)=B1(α)・αl(N-1)+B2(α)・αl(N-2) +…+BN-1(α)αl+BN(α) ……(7) とかけ、更にかき直すと V(α)=((…((B1(α)・αl+B2)αl+B3) +…)αl+BN-1(α)〕αl+BN(α) ……(8) となる。これは漸化式 Ci(α)=Ci−1(α)αl+Bi(α) に対して、この演算を反復することによって得られるCN
(α)がV(α)として求まることを示す。
かくと、 とかける。従ってV(α)は V(α)=B1(α)・αl(N-1)+B2(α)・αl(N-2) +…+BN-1(α)αl+BN(α) ……(7) とかけ、更にかき直すと V(α)=((…((B1(α)・αl+B2)αl+B3) +…)αl+BN-1(α)〕αl+BN(α) ……(8) となる。これは漸化式 Ci(α)=Ci−1(α)αl+Bi(α) に対して、この演算を反復することによって得られるCN
(α)がV(α)として求まることを示す。
次に第1図の実施例について動作を説明する。
先ず、初期設定として、乗算回路を構成するシフトレ
ジスタ列(A0)〜(A5)はリセツトされる。次にアドレ
ス制御回路(4)により信号列の第1ブロツクB1が選ば
れてラツチ回路(3)に格納され、このラツチ出力B1が
乗算回路(1)に印加される。ここでクロツクがシフト
レジスタ列に印加すると該シフトレジスタ列にはB1の内
容が格納される。
ジスタ列(A0)〜(A5)はリセツトされる。次にアドレ
ス制御回路(4)により信号列の第1ブロツクB1が選ば
れてラツチ回路(3)に格納され、このラツチ出力B1が
乗算回路(1)に印加される。ここでクロツクがシフト
レジスタ列に印加すると該シフトレジスタ列にはB1の内
容が格納される。
次にアドレス制御回路により信号列の次のブロツクB2
が選ばれ乗算回路によりB2の内容が入力される。この時
点ではシフトレジスタ列の入力端子にはC2=B1・α6+
B2の内容が入力されており、クロツク印加に伴い、この
内容がシフトレジスタ列に格納される。
が選ばれ乗算回路によりB2の内容が入力される。この時
点ではシフトレジスタ列の入力端子にはC2=B1・α6+
B2の内容が入力されており、クロツク印加に伴い、この
内容がシフトレジスタ列に格納される。
この動作を同様に反復すると、N番目のクロツク印加
の時点で、シフトレジスタ列には CN=CN-1+BN =((…((B1α6+B2)α6+B3)…)α6 +BN-1)α6+BN ……(9) よって、CN=V(α)の内容が格納されており、元の
信号列の剰余として求まる。
の時点で、シフトレジスタ列には CN=CN-1+BN =((…((B1α6+B2)α6+B3)…)α6 +BN-1)α6+BN ……(9) よって、CN=V(α)の内容が格納されており、元の
信号列の剰余として求まる。
尚、符号化の場合には、下位ブロツクBNを全て0とし
て上記処理を行い、斯る方法にて得られる剰余値を訂正
用ビツト列として(n−1)の情報ビツト列に付加すれ
ばよい。
て上記処理を行い、斯る方法にて得られる剰余値を訂正
用ビツト列として(n−1)の情報ビツト列に付加すれ
ばよい。
(ト) 発明の効果 本発明に依れば、BCH符号の符号化或は復号化におい
て、nビット長の信号列から剰余を求める方法であっ
て、前記nビット信号列を生成多項式G(X)の次数l
に対して (但し、小数点以下は切り上げ)となるlビット長のN
個のブロック(B1,B2,…BN)に分割する第1の過程と、
前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、この第2の過程にて得られた値C1
を前記乗算値αlと演算すると共に次のブロックB2を加
算することにより値C2=C1αl+B2を求める第3の過程
と、第3の過程と同様の過程を反復することにより得ら
れた値CN=CN-1・αl+BNの内容から前記nビツト信号
列の剰余を求める第4の過程とを有するので、従来の符
号化或は復号時における剰余算出と比較して演算時間を
約1/l(lは生成多項式の次数)に短縮することが出来
る。
て、nビット長の信号列から剰余を求める方法であっ
て、前記nビット信号列を生成多項式G(X)の次数l
に対して (但し、小数点以下は切り上げ)となるlビット長のN
個のブロック(B1,B2,…BN)に分割する第1の過程と、
前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、この第2の過程にて得られた値C1
を前記乗算値αlと演算すると共に次のブロックB2を加
算することにより値C2=C1αl+B2を求める第3の過程
と、第3の過程と同様の過程を反復することにより得ら
れた値CN=CN-1・αl+BNの内容から前記nビツト信号
列の剰余を求める第4の過程とを有するので、従来の符
号化或は復号時における剰余算出と比較して演算時間を
約1/l(lは生成多項式の次数)に短縮することが出来
る。
第1図は本発明の一実施例を示す図、第2図は従来例を
示す図である。 (1)……乗算回路、(2)……RAM、(3)……ラツ
チ回路、(4)……アドレス制御回路。
示す図である。 (1)……乗算回路、(2)……RAM、(3)……ラツ
チ回路、(4)……アドレス制御回路。
Claims (2)
- 【請求項1】BCH符号の符号化において、nビット長の
信号列から剰余を求める方法であって、 前記nビット信号列を生成多項式G(X)の次数lに対
してN=n/l(但し、小数点以下は切り上げ)となるl
ビット長のN個のブロック(B1,B2,…BN)に分割する第
1の過程と、 前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、 この第2の過程にて得られた値C1を前記乗算値αlと演
算すると共に次のブロックB2を加算することにより値C2
=C1αl+B2を求める第3の過程と、 得られた値CL-1(Lは2からNまでの値)を前記乗算値
αlと演算すると共に次のブロックBLを加算することに
より値CL=CL-1αl+BLを求める過程を反復することに
より得られた値CN=CN-1・αl+BNの内容から前記nビ
ット信号列の剰余を求める第4の過程とによりなるBCH
符号の符号化方法。 - 【請求項2】BCH符号の復号化において、nビット長の
信号列から剰余を求める方法であって、 前記nビット信号列を生成多項式G(X)の次数lに対
してN=n/l(但し、小数点以下は切り上げ)となるl
ビット長のN個のブロック(B1,B2,…BN)に分割する第
1の過程と、 前記生成多項式G(X)の根αを乗算した値αlと前記
信号列の上位ブロックB1とを演算して値C1=B1・αlを
求める第2の過程と、 この第2の過程にて得られた値C1を前記乗算値αlと演
算すると共に次のブロックB2を加算することにより値C2
=C1αl+B2を求める第3の過程と、 得られた値CL-1(Lは2からNまでの値)を前記乗算値
αlと演算すると共に次のブロックBLを加算することに
より値CL=CL-1αl+BLを求める過程を反復することに
より得られた値CN=CN-1・αl+BNの内容から前記nビ
ット信号列の剰余を求める第4の過程とによりなるBCH
符号の復号化方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19365986A JP2622957B2 (ja) | 1986-08-19 | 1986-08-19 | Bch符号の符号化及び復号化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPS6350124A JPS6350124A (ja) | 1988-03-03 |
JP2622957B2 true JP2622957B2 (ja) | 1997-06-25 |
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ID=16311631
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---|---|---|---|
JP19365986A Expired - Lifetime JP2622957B2 (ja) | 1986-08-19 | 1986-08-19 | Bch符号の符号化及び復号化方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02139009U (ja) * | 1989-04-25 | 1990-11-20 | ||
JPH03111114A (ja) * | 1989-09-26 | 1991-05-10 | Seibu Electric & Mach Co Ltd | 複数小径穴の加工装置 |
-
1986
- 1986-08-19 JP JP19365986A patent/JP2622957B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6350124A (ja) | 1988-03-03 |
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