JP2543319B2 - 符号化装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は誤り訂正符号を生成す
る符号化装置に関するものである。
る符号化装置に関するものである。
【０００２】
【従来の技術】従来より知られているＧＦ（２）上の符
号として、たとえばＣＲＣＣ（Ｃｙｃｌｉｃ Ｒｅｄｕ
ｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）がある。その一
例として図２に、その符号化装置を示す。このＣＲＣＣ
の生成多項式Ｇ1 （ｘ）は次式で与えられる。 Ｇ1 （ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ ………（１）
号として、たとえばＣＲＣＣ（Ｃｙｃｌｉｃ Ｒｅｄｕ
ｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）がある。その一
例として図２に、その符号化装置を示す。このＣＲＣＣ
の生成多項式Ｇ1 （ｘ）は次式で与えられる。 Ｇ1 （ｘ）＝ｘ16＋ｘ12＋ｘ5 ＋１ ………（１）
【０００３】図２において、６は情報データの入力端
子、７はコントロール信号の入力端子、８，９，１０，
１１，１２，１４，１５，１６，１７，１８，１９，２
０，２２，２３，２４，２５は１ビットレジスタ、１
３，２１，２６は２を法とする１ビット加算回路、２７
はＡＮＤゲート、２８はセレクタ、２９は符号の出力端
子である。ここで、情報データをｋ1 ビットとし、先頭
のデータをＣｋ1 ｘk-1 と表現し、最後のデータをＣ1
（Ｃｋ，Ｃｋ1-1 ，…；Ｃ1 は係数で１または０）と表
現すると、上記生成多項式はｘの多項式と見なすことが
できる。符号長をｎ1 ビットとすると、情報データの多
項式Ｍ（ｘ）にｘn1-k1 を乗じ、これを生成多項式Ｇ1
（ｘ）で割ると、 Ｘn1-k1 Ｍ（ｘ）＝Ｑ（ｘ）Ｇ1 （ｘ）＋Ｒ（ｘ） ………（２） となる。ここでＱ（ｘ）は商、Ｒ（ｘ）は剰余である。
従って、 Ｕ（ｘ）＝ｘn1-k1 Ｍ（ｘ）＋Ｒ（ｘ）＝Ｑ（ｘ）Ｇ1 （ｘ） ……（３） となり、Ｕ（ｘ）が符号で、上位ｋ1 ビットが情報デー
タ、下位ｎ1 −ｋ1 ビットが検査データＲ（ｘ）を表
す。
子、７はコントロール信号の入力端子、８，９，１０，
１１，１２，１４，１５，１６，１７，１８，１９，２
０，２２，２３，２４，２５は１ビットレジスタ、１
３，２１，２６は２を法とする１ビット加算回路、２７
はＡＮＤゲート、２８はセレクタ、２９は符号の出力端
子である。ここで、情報データをｋ1 ビットとし、先頭
のデータをＣｋ1 ｘk-1 と表現し、最後のデータをＣ1
（Ｃｋ，Ｃｋ1-1 ，…；Ｃ1 は係数で１または０）と表
現すると、上記生成多項式はｘの多項式と見なすことが
できる。符号長をｎ1 ビットとすると、情報データの多
項式Ｍ（ｘ）にｘn1-k1 を乗じ、これを生成多項式Ｇ1
（ｘ）で割ると、 Ｘn1-k1 Ｍ（ｘ）＝Ｑ（ｘ）Ｇ1 （ｘ）＋Ｒ（ｘ） ………（２） となる。ここでＱ（ｘ）は商、Ｒ（ｘ）は剰余である。
従って、 Ｕ（ｘ）＝ｘn1-k1 Ｍ（ｘ）＋Ｒ（ｘ）＝Ｑ（ｘ）Ｇ1 （ｘ） ……（３） となり、Ｕ（ｘ）が符号で、上位ｋ1 ビットが情報デー
タ、下位ｎ1 −ｋ1 ビットが検査データＲ（ｘ）を表
す。
【０００４】図２ではｎ1 −ｋ1 ＝１６とした場合を示
しており、入力端子６からの信号が“１”の間は、ＡＮ
Ｄゲート２７が開き、１ビットレジスタ８〜１２，１４
〜２０，２２〜２５のデータと加算回路１３，２１，２
６の出力とにより（２）式の除算が実行される。セレク
タ２８は入力端子７からの情報データを選択している。
ｋ1 ビットの情報データが入力し終ると、入力端子７か
らの信号が“０”となり、ＡＮＤゲート２７が閉じ、次
のｎ1 −ｋ1 ＝１６ビットの間、各１ビットレジスタ８
〜１２，１４〜２０，２２〜２５のデータがセレクタ２
８を経由して出力端子２４に順次出力される。
しており、入力端子６からの信号が“１”の間は、ＡＮ
Ｄゲート２７が開き、１ビットレジスタ８〜１２，１４
〜２０，２２〜２５のデータと加算回路１３，２１，２
６の出力とにより（２）式の除算が実行される。セレク
タ２８は入力端子７からの情報データを選択している。
ｋ1 ビットの情報データが入力し終ると、入力端子７か
らの信号が“０”となり、ＡＮＤゲート２７が閉じ、次
のｎ1 −ｋ1 ＝１６ビットの間、各１ビットレジスタ８
〜１２，１４〜２０，２２〜２５のデータがセレクタ２
８を経由して出力端子２４に順次出力される。
【０００５】一例としてｎ1 ＝２３２，ｋ1 ＝２１６と
し、情報データとして“０００００００１”の８ビット
を繰り返し用いたとすると、検査データＲ（ｘ）は、
“００００１０００１０１１１１０１”となる。この検
査データを復号化する場合は、ｎビットの間、入力端子
７の信号を“１”として除算を実行し、誤りがなければ
各１ビットレジスタ８〜１２，１４〜２０，２２〜２５
のデータはすべて“０”となる。以上のようにＣＲＣＣ
はビットシリアルで演算できるという特徴がある。
し、情報データとして“０００００００１”の８ビット
を繰り返し用いたとすると、検査データＲ（ｘ）は、
“００００１０００１０１１１１０１”となる。この検
査データを復号化する場合は、ｎビットの間、入力端子
７の信号を“１”として除算を実行し、誤りがなければ
各１ビットレジスタ８〜１２，１４〜２０，２２〜２５
のデータはすべて“０”となる。以上のようにＣＲＣＣ
はビットシリアルで演算できるという特徴がある。
【０００６】一方、従来より知られているＧＦ（２ｍ
）上の符号としてリードソロモン（Ｒｅｅｄ−Ｓｏｌ
ｏｍｏｎ）符号（以下ＲＳ符号と呼ぶ）がある。ここで
はＣＲＣＣと対応させるためにＧＦ（２８ ）上で考え
る。符号長Ｎ，情報長Ｋ，最小距離Ｄの（Ｎ，Ｋ，Ｄ）
ＲＳ符号として（２９，２７，３）ＲＳ符号を例にとり
つつビットシリアルに考えると、ｎ１ ＝８×Ｎ、ｋ１
＝８×Ｋとなる。（２９，２７，３）ＲＳ符号の生成
多項式Ｇ 1 ’（ｘ）は、
）上の符号としてリードソロモン（Ｒｅｅｄ−Ｓｏｌ
ｏｍｏｎ）符号（以下ＲＳ符号と呼ぶ）がある。ここで
はＣＲＣＣと対応させるためにＧＦ（２８ ）上で考え
る。符号長Ｎ，情報長Ｋ，最小距離Ｄの（Ｎ，Ｋ，Ｄ）
ＲＳ符号として（２９，２７，３）ＲＳ符号を例にとり
つつビットシリアルに考えると、ｎ１ ＝８×Ｎ、ｋ１
＝８×Ｋとなる。（２９，２７，３）ＲＳ符号の生成
多項式Ｇ 1 ’（ｘ）は、
【数２】 で与えられる。ここでαはＧＦ（２）上の８次の原始多
項式（例えばｘ８ ＋ｘ４ ＋ｘ３ ＋ｘ２ ＋１）の
根である。
項式（例えばｘ８ ＋ｘ４ ＋ｘ３ ＋ｘ２ ＋１）の
根である。
【０００７】その一例として図３にその符号化装置を示
す。図３において、３０は情報データの入力端子、３１
はコントロール信号の入力端子、３２，３３，３４はＧ
Ｆ（２8 ）上における乗算器、３５，３７は８ビットレ
ジスタ、３６，３８は８ビットの２を法とする加算回
路、３９はＡＮＤゲート、４０はセレクタ、４１は符号
の出力端子である。情報データをＭ’（ｘ）とすると、 ｘN-K Ｍ’（ｘ）＝Ｑ’（ｘ）Ｇ1 ’（ｘ）＋Ｒ’（ｘ）………（５） がＣＲＣＣと同様に成立し、 Ｕ’（ｘ）＝ｘN-K Ｍ’（ｘ）＋Ｒ’（ｘ）＝Ｑ’（ｘ）Ｇ2 （ｘ）…（６） となり、Ｕ’（ｘ）が符号となる。演算はＧＦ（２8 ）
上で行われるので、まず、ガロア体の元の表現法につい
て説明する。原始多項式ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2＋１＝
０の根をαとし、αを（００００００１０）と２進数で
表記すると、α2，α3 ，……は以下のようになる。
す。図３において、３０は情報データの入力端子、３１
はコントロール信号の入力端子、３２，３３，３４はＧ
Ｆ（２8 ）上における乗算器、３５，３７は８ビットレ
ジスタ、３６，３８は８ビットの２を法とする加算回
路、３９はＡＮＤゲート、４０はセレクタ、４１は符号
の出力端子である。情報データをＭ’（ｘ）とすると、 ｘN-K Ｍ’（ｘ）＝Ｑ’（ｘ）Ｇ1 ’（ｘ）＋Ｒ’（ｘ）………（５） がＣＲＣＣと同様に成立し、 Ｕ’（ｘ）＝ｘN-K Ｍ’（ｘ）＋Ｒ’（ｘ）＝Ｑ’（ｘ）Ｇ2 （ｘ）…（６） となり、Ｕ’（ｘ）が符号となる。演算はＧＦ（２8 ）
上で行われるので、まず、ガロア体の元の表現法につい
て説明する。原始多項式ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2＋１＝
０の根をαとし、αを（００００００１０）と２進数で
表記すると、α2，α3 ，……は以下のようになる。
【０００８】
【０００９】この元の表現法を、ここでは「ベクトル表
現」と呼ぶことにする。ベクトル表現の一覧を第１表に
示す。
現」と呼ぶことにする。ベクトル表現の一覧を第１表に
示す。
【表１】
【表２】
【００１０】以上のようなＧＦ（２8 ）上の元を用いて
図３の符号化装置で符号化を行う。入力端子３０から８
ビットパラレルの情報データが入力される。入力端子３
１からのコントロール信号は、情報データがＫケ入力さ
れるまで“１”になっている。そして、乗算器３２，３
３，３４と８ビットレジスタ３５，３７と加算回路３
６，３８とにより（５）式の除算が実行される。ここ
で、乗算器３２，３３，３４それぞれは入力データにα
-0（＝α0 ），α25，α1 を乗算する。セレクタ４０は
入力端子３０からの情報データを選択して出力端子４１
へ出力する。Ｋケの情報データの除算が終了すると、入
力端子３１からのコントロール信号は“０”となり、８
ビットレジスタ３５，３７の出力をセレクタ４０で選択
して出力端子４１へ出力する。
図３の符号化装置で符号化を行う。入力端子３０から８
ビットパラレルの情報データが入力される。入力端子３
１からのコントロール信号は、情報データがＫケ入力さ
れるまで“１”になっている。そして、乗算器３２，３
３，３４と８ビットレジスタ３５，３７と加算回路３
６，３８とにより（５）式の除算が実行される。ここ
で、乗算器３２，３３，３４それぞれは入力データにα
-0（＝α0 ），α25，α1 を乗算する。セレクタ４０は
入力端子３０からの情報データを選択して出力端子４１
へ出力する。Ｋケの情報データの除算が終了すると、入
力端子３１からのコントロール信号は“０”となり、８
ビットレジスタ３５，３７の出力をセレクタ４０で選択
して出力端子４１へ出力する。
【００１１】一例として、Ｎ＝２９，Ｋ＝２７とし、情
報データをすべてα0 ＝０００００００１とすると、検
査データＲ’（ｘ）はα135 ＝１０１０１００１，α
144 ＝１０１０１０００となる。Ｒ’（ｘ）をビットシ
リアルに並べたものはＣＲＣＣで演算された検査データ
Ｒ（ｘ）＝００００１０００１０１１１１０１と一致し
ない。
報データをすべてα0 ＝０００００００１とすると、検
査データＲ’（ｘ）はα135 ＝１０１０１００１，α
144 ＝１０１０１０００となる。Ｒ’（ｘ）をビットシ
リアルに並べたものはＣＲＣＣで演算された検査データ
Ｒ（ｘ）＝００００１０００１０１１１１０１と一致し
ない。
【００１２】
【発明が解決しようとする課題】このように、従来ＧＦ
（２）上の符号とＧＦ（２m ）上の符号をビットシリア
ルに並べたものは、符号長、情報長が等しくても検査デ
ータは一致しなかった。従って、ビットシリアルに符号
化した符号をｍビットパラレルに復号したり、逆に、ｍ
ビットパラレルに符号化した符号をビットシリアルに復
号することは難しいという欠点があった。また、ＧＦ
（２m ）上のＲＳ符号をビットシリアルでチェックし、
ｍビットパラレルで誤り訂正を行うことができないとい
う欠点があった。
（２）上の符号とＧＦ（２m ）上の符号をビットシリア
ルに並べたものは、符号長、情報長が等しくても検査デ
ータは一致しなかった。従って、ビットシリアルに符号
化した符号をｍビットパラレルに復号したり、逆に、ｍ
ビットパラレルに符号化した符号をビットシリアルに復
号することは難しいという欠点があった。また、ＧＦ
（２m ）上のＲＳ符号をビットシリアルでチェックし、
ｍビットパラレルで誤り訂正を行うことができないとい
う欠点があった。
【００１３】この発明は上記のような従来の欠点を除去
するためになされたもので、ＧＦ（２）上の符号とＧＦ
（２m ）上の符号とをビットシリアルに並べた場合に、
符号長と情報長とが等しい場合に検査データを一致させ
てＣ1 符号を生成し、Ｃ1 符号のＧＦ（２m ）上使用し
た原始多項式と同じものを用いてＣ2 符号を生成する符
号化装置を提供することを目的としている。
するためになされたもので、ＧＦ（２）上の符号とＧＦ
（２m ）上の符号とをビットシリアルに並べた場合に、
符号長と情報長とが等しい場合に検査データを一致させ
てＣ1 符号を生成し、Ｃ1 符号のＧＦ（２m ）上使用し
た原始多項式と同じものを用いてＣ2 符号を生成する符
号化装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】この発明に係る符号化装
置はＣ1 符号を生成する手段とＣ2 符号を生成する手段
とを備え、Ｃ1 符号を生成する手段が生成多項式を下記
Ｇ1 （ｘ）としてＣ1符号をＧＦ（２）上で生成する
か、生成多項式を下記Ｇ1 ’（ｘ）としてＣ1 符号をＧ
Ｆ（２m ）上で生成し、Ｃ2 符号を生成する手段が生成
多項式を下記Ｇ2（ｘ）としてＣ2 符号をＧＦ（２m ）
上で生成するものである。 Ｇ1 （ｘ）＝（Ｘm ＋１）ｇ（ｘ） Ｇ1 ’（ｘ）＝（Ｘ＋１）（ｘ＋αm ）
置はＣ1 符号を生成する手段とＣ2 符号を生成する手段
とを備え、Ｃ1 符号を生成する手段が生成多項式を下記
Ｇ1 （ｘ）としてＣ1符号をＧＦ（２）上で生成する
か、生成多項式を下記Ｇ1 ’（ｘ）としてＣ1 符号をＧ
Ｆ（２m ）上で生成し、Ｃ2 符号を生成する手段が生成
多項式を下記Ｇ2（ｘ）としてＣ2 符号をＧＦ（２m ）
上で生成するものである。 Ｇ1 （ｘ）＝（Ｘm ＋１）ｇ（ｘ） Ｇ1 ’（ｘ）＝（Ｘ＋１）（ｘ＋αm ）
【数３】 ただし、ｇ（ｘ）：次数ｍの原始多項式 α：ｇ（ｘ）の根 ｓ：適当な整数 であり、ｍ＝ｊｋを満たす。
【００１５】
【作用】この発明に係る符号化装置は生成したＣ1 符号
と生成したＣ2 符号とをビットシリアルに並べると、符
号長と情報長とが等しければ、検査データが一致する。
と生成したＣ2 符号とをビットシリアルに並べると、符
号長と情報長とが等しければ、検査データが一致する。
【００１６】
【実施例】以下、この発明の実施例を図１を用いつつ上
記従来例と同一部分に同一符号を付して説明する。
記従来例と同一部分に同一符号を付して説明する。
【００１７】まず、Ｃ1 符号としてＧＦ（２）上におけ
る（２３２，２１６）二元符号とＧＦ（２8 ）上におけ
る（２９，２７，３）ＲＳ符号について説明する。それ
ぞれの生成多項式Ｇ1 （ｘ），Ｇ 1 ’（ｘ）を次のよう
にする。 Ｇ1 （ｘ）＝（ｘ8 ＋１）（ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１） ＝ｘ16＋ｘ12＋ｘ11＋ｘ10＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１………（７） Ｇ 1 ’（ｘ）＝（ｘ＋１）（ｘ＋α8 ） ＝ｘ2 ＋α200 ｘ＋α8 ………（８）
る（２３２，２１６）二元符号とＧＦ（２8 ）上におけ
る（２９，２７，３）ＲＳ符号について説明する。それ
ぞれの生成多項式Ｇ1 （ｘ），Ｇ 1 ’（ｘ）を次のよう
にする。 Ｇ1 （ｘ）＝（ｘ8 ＋１）（ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１） ＝ｘ16＋ｘ12＋ｘ11＋ｘ10＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１………（７） Ｇ 1 ’（ｘ）＝（ｘ＋１）（ｘ＋α8 ） ＝ｘ2 ＋α200 ｘ＋α8 ………（８）
【００１８】上記（７）式の右辺第一項（ｘ8 ＋１）が
（８）式の右辺第一項（ｘ＋１）に対応し、（７）式の
右辺第二項（ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１）が（８）式
の右辺第二項（ｘ＋α8 ）に対応している。つまり、Ｇ
Ｆ（２）上の（７）式とＧＦ（２8 ）の（８）式とは同
じものとみなすことができる。これは（７）式の右辺第
一項がパリティを表し、（７）式の右辺第二項が（８）
式のαの原始多項式であることから理解することができ
る。
（８）式の右辺第一項（ｘ＋１）に対応し、（７）式の
右辺第二項（ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１）が（８）式
の右辺第二項（ｘ＋α8 ）に対応している。つまり、Ｇ
Ｆ（２）上の（７）式とＧＦ（２8 ）の（８）式とは同
じものとみなすことができる。これは（７）式の右辺第
一項がパリティを表し、（７）式の右辺第二項が（８）
式のαの原始多項式であることから理解することができ
る。
【００１９】この符号をビットシリアルに符号化する装
置を図１のａ図に示し、８ビットパラレルに符号化する
装置を図１のｂ図に示す。
置を図１のａ図に示し、８ビットパラレルに符号化する
装置を図１のｂ図に示す。
【００２０】まず、ビットシリアルに符号化する装置に
ついて説明する。図１のａ図において、４２は情報デー
タの入力端子、４３はコントロール信号の入力端子、４
４，４５，４７，４９，５１，５２，５３，５４，５
５，５６，５８，６０，６２，６３，６４，６５は１ビ
ットレジスタ、４６，４８，５０，５７，５９，６１，
６６は２を法とする１ビット加算器、６７はＡＮＤゲー
ト、６８はセレクタ、６９は符号の出力端子である。入
力端子４２の情報データ、入力端子４３のコントロール
信号は、図２に対応するものと同じものを用いる。（２
３２，２１６）二元符号における検査データは“１０１
１１００１１０１１１０００”となる。
ついて説明する。図１のａ図において、４２は情報デー
タの入力端子、４３はコントロール信号の入力端子、４
４，４５，４７，４９，５１，５２，５３，５４，５
５，５６，５８，６０，６２，６３，６４，６５は１ビ
ットレジスタ、４６，４８，５０，５７，５９，６１，
６６は２を法とする１ビット加算器、６７はＡＮＤゲー
ト、６８はセレクタ、６９は符号の出力端子である。入
力端子４２の情報データ、入力端子４３のコントロール
信号は、図２に対応するものと同じものを用いる。（２
３２，２１６）二元符号における検査データは“１０１
１１００１１０１１１０００”となる。
【００２１】８ビットパラレルに符号化する装置につい
て説明する。図１のｂ図において、７０は情報データの
入力端子、７１はコントロール信号の入力端子、７２，
７３，７４それぞれはα-0，α200 ，α8 を乗算する乗
算器、７５，７７は８ビットレジスタ、７６，７８は２
を法とする８ビット加算器、７９はＡＮＤゲート、８０
はセレクタ、８１は出力端子である。入力端子７０の情
報データと入力端子７１のコントロール信号とは図３に
対応するものと同じものを用いる。（２９，２７）ＲＳ
符号における検査データは、α60，α132 となる。α60
＝１０１１１００１，α132 ＝１０１１１０００である
ので、（２９，２７）ＲＳ符号をＭＳＢ側からビットシ
リアルに並べた検査データは“１０１１１００１１０１
１１０００”となって図１のａ図で求めたものと完全に
一致する。
て説明する。図１のｂ図において、７０は情報データの
入力端子、７１はコントロール信号の入力端子、７２，
７３，７４それぞれはα-0，α200 ，α8 を乗算する乗
算器、７５，７７は８ビットレジスタ、７６，７８は２
を法とする８ビット加算器、７９はＡＮＤゲート、８０
はセレクタ、８１は出力端子である。入力端子７０の情
報データと入力端子７１のコントロール信号とは図３に
対応するものと同じものを用いる。（２９，２７）ＲＳ
符号における検査データは、α60，α132 となる。α60
＝１０１１１００１，α132 ＝１０１１１０００である
ので、（２９，２７）ＲＳ符号をＭＳＢ側からビットシ
リアルに並べた検査データは“１０１１１００１１０１
１１０００”となって図１のａ図で求めたものと完全に
一致する。
【００２２】さて、受信符号に誤りがあるかどうかのみ
を検査する場合は、図１のａ図とｂ図とで検査データま
で含めて除算を行い、各レジスタのデータがすべて
“０”になっているかどうかをチェックすれば良い。
を検査する場合は、図１のａ図とｂ図とで検査データま
で含めて除算を行い、各レジスタのデータがすべて
“０”になっているかどうかをチェックすれば良い。
【００２３】また、誤り訂正を行う場合をＲＳ符号を例
にとり説明する。Ｓ0 ，Ｓ8 を用いて１エラーを訂正す
る場合、誤り位値をｉ、大きさをｅとすると次の式が成
立する。 Ｓ0 ＝ｅｉ Ｓ8 ＝ｅｉ（α8 ）i ………（９） これらＳ0 ，Ｓ8 それぞれは８ビットレジスタ７５，７
７の出力である。（９）式より、 ｘ＝Ｓ8 ／Ｓ0 ＝α8i ………（１０） となる。故に、 ｉ＝（１／８）１０ｇαｘ ………（１１） より誤りの位置ｉを求めることができる。ただし、１０
ｇαｘはＧＦ（２8 ）の原始元αを底とする対数であ
る。ｘを入力パターンとし、１０ｇαｘを出力値として
出力する。対応表は上記第１表を対数表現したもので与
えられる。ＲＯＭメモリへはベクトル表現がアドレスパ
ターンとして入力され、内容１０ｇαｘが出力される。
誤りの大きさは（９）式よりｅｉ＝Ｓ0 である。
にとり説明する。Ｓ0 ，Ｓ8 を用いて１エラーを訂正す
る場合、誤り位値をｉ、大きさをｅとすると次の式が成
立する。 Ｓ0 ＝ｅｉ Ｓ8 ＝ｅｉ（α8 ）i ………（９） これらＳ0 ，Ｓ8 それぞれは８ビットレジスタ７５，７
７の出力である。（９）式より、 ｘ＝Ｓ8 ／Ｓ0 ＝α8i ………（１０） となる。故に、 ｉ＝（１／８）１０ｇαｘ ………（１１） より誤りの位置ｉを求めることができる。ただし、１０
ｇαｘはＧＦ（２8 ）の原始元αを底とする対数であ
る。ｘを入力パターンとし、１０ｇαｘを出力値として
出力する。対応表は上記第１表を対数表現したもので与
えられる。ＲＯＭメモリへはベクトル表現がアドレスパ
ターンとして入力され、内容１０ｇαｘが出力される。
誤りの大きさは（９）式よりｅｉ＝Ｓ0 である。
【００２４】なお上記実施例では、ＧＦ（２）上とＧＦ
（２8 ）上の符号について説明したが、ＧＦ（２）上と
ＧＦ（２m ）上の符号の場合も容易に構成が可能であ
る。すなわち、Ｃ1 符号のＧＦ（２）、ＧＦ（２m ）上
の生成多項式をＧ1 （ｘ），Ｇ1 ’（ｘ）とすると、 Ｇ1 （ｘ）＝（ｘm ＋１）ｇ（ｘ） ………（１２） Ｇ1 ’（ｘ）＝（ｘ＋１）（ｘ＋αm ） ………（１３） となる。ｇ（ｘ）は次数ｍの原始多項式、αはｇ（ｘ）
の根である。
（２8 ）上の符号について説明したが、ＧＦ（２）上と
ＧＦ（２m ）上の符号の場合も容易に構成が可能であ
る。すなわち、Ｃ1 符号のＧＦ（２）、ＧＦ（２m ）上
の生成多項式をＧ1 （ｘ），Ｇ1 ’（ｘ）とすると、 Ｇ1 （ｘ）＝（ｘm ＋１）ｇ（ｘ） ………（１２） Ｇ1 ’（ｘ）＝（ｘ＋１）（ｘ＋αm ） ………（１３） となる。ｇ（ｘ）は次数ｍの原始多項式、αはｇ（ｘ）
の根である。
【００２５】
【発明の効果】以上のように、この発明によればＧＦ
（２）上の符号とＧＦ（２m ）上の符号とをビットシリ
アルに並べた場合に、符号長と情報長とが等しい場合に
検査データを一致させてＣ1 符号を生成し、Ｃ1 符号の
ＧＦ（２m ）上使用した原始多項式と同じものを用いて
Ｃ2 符号を生成することができる効果がある。
（２）上の符号とＧＦ（２m ）上の符号とをビットシリ
アルに並べた場合に、符号長と情報長とが等しい場合に
検査データを一致させてＣ1 符号を生成し、Ｃ1 符号の
ＧＦ（２m ）上使用した原始多項式と同じものを用いて
Ｃ2 符号を生成することができる効果がある。
【図１】この発明の実施例を示し、ａ図は（７）式の生
成多項式を有する二元符号のビットシリアルの符号化装
置のブロック図、ｂ図は（８）式の生成多項式を有する
ＲＳ符号の８ビットパラレルの符号化装置のブロック図
である。
成多項式を有する二元符号のビットシリアルの符号化装
置のブロック図、ｂ図は（８）式の生成多項式を有する
ＲＳ符号の８ビットパラレルの符号化装置のブロック図
である。
【図２】従来の（１）式で与えられる生成多項式を有す
るＣＲＣＣの符号化装置のブロック図である。
るＣＲＣＣの符号化装置のブロック図である。
【図３】従来の（４）式で与えられる生成多項式を有す
るＲＳ符号の符号化装置のブロック図である。
るＲＳ符号の符号化装置のブロック図である。
４４，４５，４７，４９，５１〜５６，５８，６０，６
２〜，６５ １ビットレジスタ ４６，４８，５０，５７，５９，６１，６６ ２を法と
する１ビット加算器 ７２，７３，７４ α-0，α200 ，α8 を乗算する乗算
器 ７５，７７ ８ビットレジスタ ７６，７８ ２を法とする８ビット加算器
２〜，６５ １ビットレジスタ ４６，４８，５０，５７，５９，６１，６６ ２を法と
する１ビット加算器 ７２，７３，７４ α-0，α200 ，α8 を乗算する乗算
器 ７５，７７ ８ビットレジスタ ７６，７８ ２を法とする８ビット加算器
Claims (1)
- 【請求項１】 Ｃ1 符号を二元符号化またはリードソロ
モン符号化し、Ｃ2符号をリードソロモン符号化して送
信する符号化装置であって、Ｃ1 符号の生成多項式を下
記Ｇ1 （ｘ）としてＣ1 符号をＧＦ（２）上で生成する
手段もしくはＣ1 符号の生成多項式を下記Ｇ1 ’（ｘ）
としてＣ1 符号をＧＦ（２m ）上で生成する手段のいず
れか一方を有し、Ｃ2 符号の生成多項式を下記Ｇ2
（ｘ）としてＣ2 符号をＧＦ（２m ）上で生成する手段
を有することを特徴とする符号化装置。 Ｇ1 （ｘ）＝（Ｘm ＋１）ｇ（ｘ） Ｇ1 ’（ｘ）＝（Ｘ＋１）（ｘ＋αm ） 【数１】 ただし、ｇ（ｘ）：次数ｍの原始多項式 α：ｇ（ｘ）の根 ｓ：適当な整数 であり、ｍ＝ｊｋを満たすものとする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238393A JP2543319B2 (ja) | 1993-09-24 | 1993-09-24 | 符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238393A JP2543319B2 (ja) | 1993-09-24 | 1993-09-24 | 符号化装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168237A Division JPS6146623A (ja) | 1984-08-10 | 1984-08-10 | 符号化復号化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209267A JPH06209267A (ja) | 1994-07-26 |
| JP2543319B2 true JP2543319B2 (ja) | 1996-10-16 |
Family
ID=17029535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238393A Expired - Lifetime JP2543319B2 (ja) | 1993-09-24 | 1993-09-24 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543319B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3238128B2 (ja) | 1998-06-02 | 2001-12-10 | 松下電器産業株式会社 | リードソロモン符号化装置および方法 |
| JP5398764B2 (ja) * | 2011-03-07 | 2014-01-29 | 株式会社東芝 | メモリシステム及びメモリコントローラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697747A (ja) * | 1992-09-11 | 1994-04-08 | Hitachi Ltd | エミッタフォロワ回路 |
-
1993
- 1993-09-24 JP JP5238393A patent/JP2543319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209267A (ja) | 1994-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |