CN110380738B - 参数软件可配置的rs编码器ip核电路结构及其编码方法 - Google Patents

Abstract

本发明公开了一种参数软件可配置的RS编码器IP核电路结构及其编码方法，其中，RS编码器IP核电路结构为级数根据最大纠错能力设计的线性反馈移位寄存器组，包括伽罗华域运算模块、第一选通模块、第二选通模块及计数模块。所述方法包括：对不同参数RS编码对应的生成多项式系数矢量进行长度归一化处理后，以查找表形式存储，CPU软件根据纠错能力查询对应的生成多项式系数矢量并将查询到的生成多项式系数矢量下发至RS编码器IP核电路，RS编码器IP核电路根据对应的参数配置对输入码流进行编码。通过本发明，可以实现一种参数支持软件动态可配置的RS编码器IP核，从而可以支持更多的应用领域和场景。

Description

参数软件可配置的RS编码器IP核电路结构及其编码方法

技术领域

本发明涉及通信技术领域，尤其涉及RS编码器IP核电路结构及其编码方法。

背景技术

RS(Reed-Solomon)编码器，是由Irving S.Reed和Gustave Solomon于1960年发明的一种纠错能力极强的多进制BCH码。因其对随机错误、突发错误的纠正能力都较好，被广泛应用于通信、计算机存储等领域。

通常来说，对单一的应用场景，一般会选取一组特定参数(包括符号位宽m、码长n、信息长度k、冗余符号个数2t、生成多项式g(x)等)的RS码，因此在RS编码器实现领域的绝大部分研究都是针对特定参数的设计，研究方向主要集中在：一是资源消耗的优化，二是电路工作频率的提升方法，三是编码吞吐率提升方法，对电路的可配置性、通用性相关研究较少。

现有技术通常是实现了一种特定码长、特定纠错能力的RS编码器，但是，在综合后无法通过软件来修改RS编码器的相关参数，没有办法根据不同应用场景下进行码率、纠错能力的动态适配，因此只能应用于特定的应用场景。

发明内容

本发明的主要目的在于提出一种信息管理方法、装置、设备及可读存储介质，旨在解决现有技术中RS编码器不支持参数可软件配置的技术问题。

为实现上述目的，本发明提供一种参数软件可配置的RS编码器IP核电路结构，采用级数为2T的线性反馈移位寄存器组结构，包括伽罗华域运算模块、第一选通模块、第二选通模块及计数模块；

所述伽罗华域运算模块的最大级数与纠错能力的最大值相对应；

所述伽罗华域运算模块的第一输入端接收生成多项式系数矢量，所述第一选通模块的输出端与所述伽罗华域运算模块的第二输入端连接，所述伽罗华域运算模块的第三输入端及所述第二选通模块的第一输入端接收输入码流，所述伽罗华域运算模块的输出端与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接，且所述第一选通模块的第二输入端赋0；

所述计数模块接收所述码流待配置的码长及纠错能力参数，所述计数模块的第一输出端与所述第一选通模块的开关控制端连接；所述计数模块的第二输出端与第二选通模块的开关控制端连接，且所述第二选通模块的输出端输出对应码流。

可选地，所述伽罗华域运算模块包括多个伽罗华域乘加单元、多个延时单元及第一伽罗华域加法器；

所述伽罗华域乘加单元的个数与所述纠错能力的最大值相对应；

所述伽罗华域乘加单元与延时单元串联形成串联结构，所述串联结构的输入端与所述第一选通模块的输出端连接，且所述串联结构的输出端通过所述第一伽罗华域加法器与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接。

可选地，所述伽罗华域乘加单元包括伽罗华域乘法器、第二伽罗华域加法器，所述伽罗华域乘法器的输入端与所述第一选通模块的输出端连接，所述伽罗华域乘法器的输出端与所述第二伽罗华域加法器的输入端连接，且所述第二伽罗华域加法器的输出端与延时单元连接。

可选地，所述RS编码器IP核还包括参数配置接口，所述生成多项式系数矢量由软件程序基于所述纠错能力及所述码块对应的符号位宽生成，且通过所述参数配置接口输入。

本发明还提供一种参数软件可配置的RS编码器IP核的编码方法，所述方法包括以下步骤：

对不同参数RS编码对应的生成多项式系数矢量进行长度归一化处理；

将长度归一化后的生成多项式系数矢量以查找表形式存储；

通过CPU软件根据纠错能力在所述查找表中查询对应的生成多项式系数矢量，并将查询到的生成多项式系数矢量下发至RS编码器IP核电路；

通过所述RS编码器IP核电路根据接收到的参数配置对输入码流进行编码。

可选地，在确定符号位宽的值，且所述纠错能力有多个不同取值时，确定对应的第一矢量；

若所述第一矢量的长度小于所述纠错能力的最大值的两倍，则在所述第一矢量的头部进行补零，以进行长度归一化处理得到对应的矢量集合；

将不同码长、纠错能力不同取值以及对应的矢量集合存储为所述查找表。

本发明的参数软件可配置的RS编码器IP核电路结构，采用级数为2T的线性反馈移位寄存器组结构，并且，伽罗华域运算模块完成限域的加法运算、限域的乘法运算及单拍延时功能；第一选通模块及第二选通模块实现选通输出，且计数模块实现对输入码流的计数，进而产生控制选通模块的信号，实现对线性反馈移位寄存器组的反馈输入及整个编码器输出的选通控制。在接收到CPU软件下发的相关参数配置，包括码长、纠错能力、生成多项式系数矢量时，根据相关参数对输入码流进行编码，编码时通过伽罗华域运算模块、第一选通模块、第二选通模块及计数模块的配合，并且，伽罗华域运算模块的最大级数与纠错能力的最大值相对应，即线性反馈移位寄存器组的最大级数是2T级，保证电路能够支持不同的纠错能力配置，从而实现对不同码长、纠错能力的RS编码，使得RS编码器的参数支持软件动态可配置，从而可以支持更多的应用领域和场景。

附图说明

图1为本发明参数软件可配置的RS编码器IP核电路结构的电路图；

图2为本发明参数软件可配置的RS编码器IP核电路结构的应用框图；

图3为本发明参数软件可配置的RS编码器IP核的编码方法第一实施例的流程示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

参照图1-2，图1为本发明参数软件可配置的RS编码器IP核电路结构的电路图，图2为本发明参数软件可配置的RS编码器IP核电路结构的应用框图，在第一实施例中，所述电路结构采用级数为2T的线性反馈移位寄存器组结构，包括伽罗华域运算模块、第一选通模块、第二选通模块及计数模块；

所述伽罗华域运算模块的最大级数与所述纠错能力t的最大值T相对应；

所述伽罗华域运算模块的第一输入端1接收生成多项式系数矢量G，所述第一选通模块的输出端与所述伽罗华域运算模块的第二输入端2连接，所述伽罗华域运算模块的第三输入端3及所述第二选通模块的第一输入端接收输入码流，所述伽罗华域运算模块的输出端与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接，且所述第一选通模块的第二输入端赋0；

所述计数模块接收所述码流待配置的码长n及纠错能力t两个参数，所述计数模块的第一输出端与所述第一选通模块的开关控制端连接；所述计数模块的第二输出端与第二选通模块的开关控制端连接，且所述第二选通模块的输出端输出对应码流。

本实施例中，该RS编码器IP核的电路结构是一个线性反馈移位寄存器组，其包括伽罗华域运算模块、第一选通模块、第二选通模块及计数模块，其中，伽罗华域运算模块包括伽罗华域乘法器(GF域乘)、第一伽罗华域加法器(第一GF域加)、第二伽罗华域加法器(第二GF域加)、延时单元D、第一选通模块、第二选通模块、计数模块。具体为：

伽罗华域加法器(GF域加)包括第一伽罗华域加法器(第一GF域加)、第二伽罗华域加法器(第二GF域加)，功能是完成有限域的加法运算，直接使用异或实现，即e1+e2＝e1⊕e2。

伽罗华域乘法器(GF域乘)，功能是完成有限域的乘法运算。其实现方式，以符号位宽m＝3为例，有限域GF(2³)中的任意一个元素e均可以使用其自然基底1,α¹,α²的线性组合来表示：

e＝e₂α²+e₁α¹+e₀

其中e₂,e₁,e₀是e的二进制表示的各个bit位，所以由限域乘法运算就演变成自然基底的线性组合相乘。

以抽头系数取α³为例，

c＝e*α³

＝(e₂α²+e₁α¹+e₀)*(α+1)

＝(e₂+e₁)α²+(e₂+e₁+e₀)α¹+(e₂+e₀)

即该乘法运算的结果同样可以由自然基底的线性组合表示。通过上述推导可以看出有限域常系数乘法器可以通过简单的组合逻辑电路实现，如对于固定的抽头系数α³，则乘法器的二进制表示为：

c₀＝e₀⊕e₂

c₁＝e₀⊕e₁⊕e₂

c₂＝e₁⊕e₂

延时单元D，实现单拍延时功能。

选通模块，实现选通输出。

计数模块，对输入的码流进行计数，进而产生控制选通模块的信号，实现对线性反馈移位寄存器反馈输入以及整个编码器输出的选通控制。

本发明的RS编码器IP核电路结构，为线性反馈移位寄存器组结构，并且，伽罗华域运算模块完成限域的加法运算、限域的乘法运算及单拍延时功能；第一选通模块及第二选通模块实现选通输出，且计数模块实现对输入码流的计数，进而产生控制选通模块的信号，实现对线性反馈移位寄存器组的反馈输入及整个编码器输出的选通控制。在接收到CPU软件下发的相关参数配置，包括码长、纠错能力、生成多项式系数矢量时，根据相关参数对输入码流进行编码，编码时通过伽罗华域运算模块、第一选通模块、第二选通模块及计数模块的配合，并且，伽罗华域运算模块的最大级数与纠错能力的最大值相对应，即线性反馈移位寄存器组的最大级数是2T级，保证电路能够支持不同的纠错能力配置，从而实现对不同码长、纠错能力的RS编码，使得RS编码器的参数支持软件动态可配置，从而可以支持更多的应用领域和场景。

进一步地，所述伽罗华域运算模块包括多个伽罗华域乘加单元、多个延时单元D及第一伽罗华域加法器；

所述伽罗华域乘加单元的个数与所述纠错能力的最大值相对应；

所述伽罗华域乘加单元与延时单元D串联形成串联结构，所述串联结构的输入端与所述第一选通模块的输出端连接，且所述串联结构的输出端通过所述第一伽罗华域加法器与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接。

伽罗华域乘加单元的个数与所述纠错能力的最大值T相对应，伽罗华域乘加单元的个数等于伽罗华域运算模块的最大级数，最大级数为2T。

延时单元D，实现单拍延时功能。

进一步地，所述伽罗华域乘加单元包括伽罗华域乘法器、第二伽罗华域加法器，所述伽罗华域乘法器的输入端与所述第一选通模块的输出端连接，所述伽罗华域乘法器的输出端与所述第二伽罗华域加法器的输入端连接，且所述第二伽罗华域加法器的输出端与延时单元D连接。

伽罗华域乘法器、第二伽罗华域加法器已在前文有描述，在此不再赘述。

进一步地，所述RS编码器IP核还包括还包括参数配置接口，所述生成多项式系数矢量由软件程序基于所述纠错能力及所述码块对应的符号位宽生成，且通过所述参数配置接口输入。

要实现的一个符号位宽为m，码长n、纠错能力t动态可配(其中n最大值为N＝2^m-1，t最大值是T)的一个RS编码器。

当纠错能力取最大值T时，生成多项式

g(X)＝(X-α)(X-α²)…(X-α^2T-1)(X-α^2T)

＝g₀+g₁X+g₂X²+…+g_2T-1X^2T-1+X^2T

记生成多项式系数矢量为g_vector＝[g₀,g₁,g₂,…,g_2T-1]。

即编码器中线性反馈移位寄存器最大级数是2T，为了保证电路能支持不同的纠错能力配置，线性反馈移位寄存器的级数按照最大规格设计，即2T级。

本发明还提供了一种参数软件可配置的RS编码器IP核的编码方法，在一实施例中，如图3所示，所述RS编码器IP核的编码方法包括以下步骤：

步骤S10，对不同参数RS编码对应的生成多项式系数矢量进行长度归一化处理；

步骤S20，将长度归一化后的生成多项式系数矢量以查找表形式存储；

步骤S30，通过CPU软件根据纠错能力在所述查找表中查询对应的生成多项式系数矢量，并将查询到的生成多项式系数矢量下发至RS编码器IP核电路；

步骤S40，通过所述RS编码器IP核电路根据接收到的参数配置对输入码流进行编码。

本实施例中，首先，对不同参数RS编码对应的生成多项式系数矢量进行长度归一化处理后，以查找表的形式存储；然后，CPU软件根据纠错能力在查找表中查询对应的生成多项式系数矢量，并将查询到的生成多项式系数矢量下发至RS编码器IP核电路。

在接收到参数配置后，对RS编码器IP核电路对输入码流进行编码，具体为：对于每一个码块，其输出长度是n，需要n个时钟周期来计算产生。这n个时钟周期分为前k个时钟周期和后r个时钟周期。前k个时钟周期，第一选通模块的开关控制端sw1及第二选通模块的开关控制端sw2都是选择第一输入端；后r个时钟周期，第一选通模块的开关控制端sw1及第二选通模块的开关控制端sw2都是选择第二输入端。

第一选通模块的开关控制端sw1选择第一输入端时，输出就等于第一伽罗华域加法器的输出，即线性反馈移位寄存器的输出。

第一选通模块的开关控制端sw1选择第二输入端时，输出就等于0；

第二选通模块的开关控制端sw2选择第一输入端时，输出就等于输入码流。

第二选通模块的开关控制端sw2选择第二输入端时，输出就等于第一伽罗华域加法器的输出，即线性反馈移位寄存器的输出。

因此，软件下发特定参数配置给RS编码器IP核时，软件将码长n，纠错能力t，以及对应的g_vector配置给RS编码器IP核。g_vector中元素与RS编码器模块中的[G₀,G₁,G₂,…,G_2t-2,G_2t-1]一一对应。

进一步地，步骤S10、步骤20包括：

在确定符号位宽的值，且所述纠错能力有多个不同取值时，确定对应的第一矢量；

若所述第一矢量的长度小于所述纠错能力的最大值的两倍，则在所述第一矢量的头部进行补零，以进行长度归一化处理得到对应的矢量集合；

将不同码长、纠错能力不同取值以及对应的矢量集合存储为所述查找表。

本实施例中，生成查找表的具体方式为：在确定符号位宽的值，且所述纠错能力有多个不同取值时，确定对应的第一矢量，即对应的生成多项式系数矢量；若所述第一矢量的长度小于所述纠错能力的最大值的两倍，则在所述第一矢量的头部进行补零，以进行长度归一化处理得到对应的矢量集合；将不同码长、纠错能力不同取值以及对应的矢量集合存储为所述查找表。

本实施例中，由RS编码原理可以得知：在不同的编码器参数(码长n、纠错能力t)条件下，生成多项式g(X)不同，而且g(X)的表达式仅仅与符号位宽m，以及纠错能力t有关，而并不直接与码长n和信息符号个数k相关。也就是说具有相同校验符号个数的缩短码和非缩短码采用的生成多项式是相同的，例如RS(204，188)与RS(255，239)对应的生成多项式是相同的。

因此在本发明中，RS编码器参数支持软件可配置，在软件对RS编码器进行配置时，除了码长n、纠错能力t以外，还需要将生成多项式系数矢量g_vector一起下发给RS编码器IP核。本发明中，为了简化软件的实现，将不同参数配置下，对应的g_vector做成一张查找表，软件程序根据此查找表下发配置信息给RS编码器IP核。

该查找表的具体实现过程如下：

对给定的符号位宽m，计算在不同纠错能力t条件下，对应的生成多项式系数矢量，即第一矢量为

g_vector＝[g₀,g₁,g₂,…,g_2t-1]

如果g_vector长度不足2T，则需要进行在头部补(2T-2t)个零，进行长度归一化处理，补零后的g_vector如下，

g_vector＝[0,0,…,0，g₀,g₁,g₂,…,g_2t-1]

将不同码长n，纠错能力t，以及对应的g_vector存成一张表。

以符号位宽8bit，支持1至16个错误符号的纠错能力的RS编码器IP核为例，其纠错能力与生成多项式系数矢量对应表如下：

表1、纠错能力与生成多项式系数矢量对应表(符号位宽m＝8)

进一步地，各个参数之间存在约束关系，具体为：

基于所述码长及符号位宽，得到第一约束关系；

基于所述码长、信息符号个数及冗余符号个数，得到第二约束关系；

基于所述冗余符号个数及纠错能力，得到第三约束关系；

基于所述第一约束关系、第二约束关系及第三约束关系，在确定所述码长、所述纠错能力及所述符号位宽时，确定所述冗余符号个数及信息符号个数，以确定RS编码器IP核中的各个所述规格参数。

本实施例中，规格参数包括符号位宽m，码长n，信息符号个数k，冗余符号个数r，纠错能力t，是否支持缩短码等。其中各参数有以下约束关系如下：基于所述码长及符号位宽，得到第一约束关系；基于所述码长、信息符号个数及冗余符号个数，得到第二约束关系；基于所述冗余符号个数及纠错能力，得到第三约束关系；基于所述第一约束关系、第二约束关系及第三约束关系，在确定所述码长、所述纠错能力及所述符号位宽时，确定所述冗余符号个数及信息符号个数，以确定RS编码器IP核中的各个所述规格参数。

具体地，各参数有以下约束关系如下：

n<＝2^m-1

n＝k+r

r＝2*t

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (4)

1.一种参数软件可配置的RS编码器IP核电路结构，其特征在于，采用级数为2T的线性反馈移位寄存器组结构，包括伽罗华域运算模块、第一选通模块、第二选通模块及计数模块；

所述伽罗华域运算模块包括多个伽罗华域乘加单元、多个延时单元及第一伽罗华域加法器，所述伽罗华域乘加单元与延时单元串联形成串联结构，所述串联结构的输入端与所述第一选通模块的输出端连接，且所述串联结构的输出端通过所述第一伽罗华域加法器与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接，其中，所述伽罗华域乘加单元包括伽罗华域乘法器、第二伽罗华域加法器，所述伽罗华域乘法器的输入端与所述第一选通模块的输出端连接，所述伽罗华域乘法器的输出端与所述第二伽罗华域加法器的输入端连接，且所述第二伽罗华域加法器的输出端与延时单元连接；所述多个伽罗华域乘加单元中的所述伽罗华域乘法器具有所述伽罗华域运算模块的第一输入端和第二输入端，所述第一伽罗华域加法器具有所述伽罗华域运算模块的第三输入端；

所述伽罗华域运算模块的最大级数与纠错能力的最大值相对应；

所述伽罗华域乘加单元的个数与所述纠错能力的最大值相对应；

所述伽罗华域运算模块的第一输入端接收生成多项式系数矢量，所述第一选通模块的输出端与所述伽罗华域运算模块的第二输入端连接，所述伽罗华域运算模块的第三输入端及所述第二选通模块的第一输入端接收输入码流，所述伽罗华域运算模块的输出端与第二选通模块的第二输入端及所述第一选通模块的第一输入端连接，且所述第一选通模块的第二输入端赋0；

所述计数模块接收所述输入码流待配置的码长及纠错能力参数，所述计数模块的第一输出端与所述第一选通模块的开关控制端连接，所述计数模块的第二输出端与第二选通模块的开关控制端连接，且所述第二选通模块的输出端输出与所述输入码流对应的输出码流。

2.如权利要求1所述的参数软件可配置的RS编码器IP核电路结构，其特征在于，所述RS编码器IP核电路还包括参数配置接口，所述多项式系数矢量由软件程序基于所述纠错能力及码块对应的符号位宽生成，且通过所述参数配置接口输入。

3.一种用于如权利要求1或2所述参数软件可配置的RS编码器IP核电路结构的编码方法，其特征在于，所述方法包括以下步骤：

对不同参数RS编码对应生成的多项式系数矢量进行长度归一化处理；

将长度归一化后的生成多项式系数矢量以查找表形式存储；

通过CPU软件根据纠错能力在所述查找表中查询对应的生成多项式系数矢量，并将查询到的生成多项式系数矢量下发至RS编码器IP核电路，以供所述RS编码器IP核电路根据接收到的参数配置对输入码流进行编码。

4.如权利要求3所述的编码方法，其特征在于，所述对不同参数RS编码对应的生成多项式系数矢量进行长度归一化处理；将长度归一化后的生成多项式系数矢量以查找表形式存储的步骤包括：

在确定符号位宽的值，且所述纠错能力有多个不同取值时，确定对应的第一矢量；

若所述第一矢量的长度小于所述纠错能力的最大值的两倍，则在所述第一矢量的头部进行补零，以进行长度归一化处理得到对应的矢量集合；

将不同码长、纠错能力不同取值以及对应的矢量集合存储为所述查找表。

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