JP3812983B2 - エラー評価多項式係数計算装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、格納、伝送されたデータに内存するエラーを訂正する装置に関し、特に、リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）により符号化されたデータ内に存在するエラーを訂正するのに用いられる、エラー評価多項式の係数を決定するエラー評価多項式係数計算装置に関する。
【０００２】
【従来の技術】
データの伝送、格納または取り出しの過程の際に発生する雑音は、対応する各過程においてエラーをもたらすこととなる。従って、そのようなエラーを正すために、伝送されるべきまたは格納されるべきデータを符号化するデータ符号化方法が多様に提案されてきた。
【０００３】
そのような符号化方法においては、１組のチェックビットが１群のメッセージ即ち、情報ビットに付加されて符号語を形成する。このチェックビットはエンコーダにより定まるもので、エラーの検出及び訂正に用いられる。ここで、エンコーダは基本的に、メッセージビットからなるビットを２進メッセージ多項式の係数として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符号生成多項式ｇ（Ｘ）との間の乗算または除算を行ってチェックビットを求めることによって、符号語多項式ｃ（Ｘ）を得る。符号生成多項式ｇ（Ｘ）は符号語に所望の特性を付加して、符号語がエラー訂正２進群符号の特定のクラスに属するようにする（例えば、エス．リン（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，１９８３年参照）。
エラー訂正符号の１つとして、リードソロモン符号（以下、「ＲＳ符号」とも称する）を備えるＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｎ）符号クラスが周知にされている。このＲＳ符号の数学的基礎は、例えば、エス．リンらによる上記論文及びベーレカンプ（Ｂｅｒｌｅｋａｍｐ）による論文「Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏｒｙ」，ＭｃＧｒａｗ−Ｈｉｌｌ，１９６８年）に述べられており、更にベーレカンプに付与された米国特許番号第４，１６２，４８０号明細書にも開示されている。
下記式（１）のように、ＲＳ符号生成多項式ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数であるならば、Ｔ個のエラーが訂正され得る。
【０００４】
【数３】
ここで、αは有限フィールドＧＦ（２m ）における基本要素であり、Ｔは予め定められた正の整数である。
【０００５】
伝送符号語を受け取るかまたは格納符号語を取り出す際に、付随して或る雑音が符号語のエラーパターンに変換され得る。ＲＳ符号から発生したエラーパターンを取り扱うためには、普通、４段階の過程が行われる。エラー訂正過程を説明するために、１つのＲＳ符号がＮ個のＭビットシンボルを有する符号語からなることと仮定する。ここで、Ｋ個のシンボルは情報シンボルを、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々表す。この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。まず、第１段階においては、シンドロームＳ0 ，Ｓ1 、... ，Ｓ2T-1が受信符号語を表す（Ｎ−１）次の受信符号語の多項式ｒ（Ｘ）を用いて求められる。
【０００６】
この受信符号語多項式ｒ（Ｘ）は、ｒN-1 ＸN-1 ＋ｒN-2 ＸN-2 ＋... ＋ｒ1 Ｘ1 ＋ｒ0 として表現され、ｒj は符号語の（Ｎ−ｊ）番目のシンボルを表す。第２段階においては、上記のシンドロームを用いてエラー位置多項式σ（Ｘ）の係数が求められる。第３段階においては、エラー位置多項式σ（Ｘ）の根を求めるもので、該当根は受信符号語におけるエラーの位置を表す。詳述すれば、基本要素の乗数α-jをエラー位置多項式σ（Ｘ）での変数Ｘに代入すると、該式は０になる（即ち、α-jがエラー位置多項式σ（Ｘ）の根となる）。これは、ｒj （即ち、符号語の（Ｎ−ｊ）番目のシンボル）にエラーが発生したことを意味する。
【０００７】
最後に、第４段階においては、エラー値がエラー位置及びシンドロームを用いて計算される。シンドローム及びエラー位置多項式の係数に対する数学的表現は、前述したベーレカンプ氏に付与された米国特許出願第４，１６２，４８０号明細書に述べられている。
【０００８】
第４番段階の詳細は、以下のようである。
まず、エラー評価多項式Ω（ｘ）が下記式のように求められる。
【数４】
Ω（Ｘ）＝σ（Ｘ）ｓ（Ｘ） 式（２）
ここで、Ｓ（ｘ）はシンドロームをその係数として取るシンドローム多項式を表す。
エラー評価多項式Ω（Ｘ）を求めた後、エラー値ｅj は次式のように計算され得る。
【０００９】
【数５】
ここで、σ′（Ｘ）はエラー位置多項式σ（Ｘ）の１次導関数であり、α-jは第３段階にて求めたエラー位置多項式σ（Ｘ）の根であり、そして、エラー値ｅj は第３段階にて求められたエラーの位置を表す（Ｎ−ｊ）番目のシンボルに対応する。
エラー値を求めた後、該当エラー値を対応するシンボルに加えることによって、元の符号語が復元され得る。
上記式（２）を整理して書き直すと、次の通りである。
【００１０】
【数６】
【００１１】
図１を参照すれば、Ｔ＝４の場合、エラー評価多項式の係数を上記式（４）を用いて求める、従来のエラー評価多項式係数計算装置１の概略的なブロック図が示されている。
【００１２】
このエラー評価多項式係数計算装置１は、各々がシンドロームレジスタ（ＳＲｉ）、係数レジスタ（ＣＲｉ）、ガロアフィールド（Ｇａｌｏｉｓ ｆｉｅｌｄ；ＧＦ）乗算器及びガロアフィールド加算器を有する５個のエラー評価多項式計算セル２１〜２５から構成されている。シンドロームレジスタＳＲ１〜ＳＲ５は、その中に格納されたシンドローム値が右方にシフトされるように直列接続されている。各々の乗算器４１〜４５に対しては、エラー位置多項式σi の係数が順に供給される。
【００１３】
エラー評価多項式を計算する前に、シンドロームレジスタＳＲ１〜ＳＲ５はシンドローム値Ｓ0 〜Ｓ4 にて各々初期化され、係数レジスタＣＲ１〜ＣＲ５はゼロにて初期化される。
【００１４】
初期化の後、第１段階としてのエラー評価多項式計算過程は次のようである。即ち、値１を有するσ0 が各乗算器に供給されて、各シンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム値Ｓ0 〜Ｓ4 と各々乗算される。その後、各乗算器４ｉからの乗算結果Ｓi-1 （ｉは、１から５）は各々の加算器６ｉに送られる。加算器６ｉにおいては、乗算器４ｉからの乗算結果と係数レジスタＣＲｉの内容（即ち、０）とが加算されて、その結果Ｓi-1 が再度係数レジスタＣＲｉに供給される。
【００１５】
第２段階としてのエラー評価多項式計算過程に於いては、各シンドロームレジスタに格納された各シンドローム値が右側にシフトされて、ＳＲ５に格納されたＳ4 は外側にシフトされ、ゼロがＳＲ１に入力される。しかる後、σ1 が各乗算器４ｉに供給されて、各シンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム値０、Ｓ0 、Ｓ1 、Ｓ2 及びＳ3 と各々乗算される。その後、各乗算器４ｉからの乗算結果（即ち、０、σ1 Ｓ0 、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 ）は各々の加算器６ｉに送られる。加算器６ｉにおいては、乗算器４ｉからの乗算結果と対応する係数レジスタＣＲｉの内容とが加算されて、その結果のＳ0 、Ｓ1 ＋σ1 Ｓ0 、Ｓ2 ＋σ1 Ｓ1 、Ｓ3 ＋σ1 Ｓ2 及びＳ4 ＋σ1 Ｓ3 が再度係数レジスタＣＲｉに供給される。 同様な方式にて、シンドロームレジスタＳＲｉ及び係数レジスタＣＲｉの内容は次表［１］、［２］に示したように更新される。各表中、第１カラムは段階の数を表し、各段階は１システムクロックサイクルに対応する。ここで、Ｓ0 は１であるので、表中で「１」として置き換えられていることに注目されたい。
【００１６】
【表１】
【００１７】
【表２】
【００１８】
前述した従来のエラー評価多項式係数計算装置１に於いては、Ｔ次のエラー評価多項式を得るには（Ｔ＋１）個のエラー評価多項式計算セルを要する。従って、エラー評価多項式計算装置１は（Ｔ＋１）個のガロアフィールド加算器及び（Ｔ＋１）個のガロアフィールド乗算器を必要とするので、装置の構造が複雑となることによって、ＶＬＳＩ技術を通じてそれを具現するのが困難になる。
【００１９】
【発明が解決しようとする課題】
従って、本発明の主な目的は、組み込まれるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減らして製造コストを節減し、且つより単純化された装置を具現し得るエラー評価多項式計算装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の好適実施例によれば、リードソロモン復号化器で用いられ、Ｓi がｉ番目のシンドローム値で、σi がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予め決められた数である時、下記式により、
【数７】
エラー評価多項式Ω（Ｘ）の係数を計算するエラー評価多項式係数計算装置であって、
前記エラー位置多項式の係数を第１出力として、前記シンドローム値を第２出力として、予め決められた順序で順に発生する入力手段と、
前記入力手段からの前記第１出力と前記第２出力とを乗じることによって、乗算結果を順に発生する乗算手段と、
Ｔ個のメモリ手段と、
前記Ｔ個のメモリ手段の中のいずれか一つの内容を予め決められた順序で発生する出力手段と、
前記乗算手段からの乗算結果の各々と前記出力手段からの前記Ｔ個のメモリ手段の中のいずれか一つの内容とを加算することによって、加算結果を発生する加算手段と、
前記第１出力、または前記加算結果を選択的に発生する第１選択手段と、
前記第１選択手段からの前記第１出力、または前記加算結果を前記Ｔ個のメモリ手段の中のいずれか一つに送り出して、その中に格納されるようにする第２選択手段とを含むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施例について、図面を参照しながら詳細に説明する。
図２を参照すると、本発明のエラー評価多項式計算装置２のブロック図が示されている。従来の装置１とは異なり、本発明のエラー評価多項式計算装置２はＴ個の係数を同時に決定することができ、（Ｔ＋１）個の計算セルが不要である。図２及び図３に示した実施例に於いて、説明の便宜上、Ｔ＝４と設定する。
エラー評価多項式係数計算装置２は、図１に示したＧＦ乗算器４１〜４５及びＧＦ加算器６１〜６５に各々対応するＧＦ乗算器１１及びＧＦ加算器１３を備える。また、このエラー評価多項式係数計算装置２は、図１に示した係数レジスタＣＲ１〜ＣＲ５に対応するレジスタブロック１５と、シンドロームの係数及びエラー位置多項式の係数を予め決められた順序でＧＦ乗算器１１へ供給する係数入力ブロック１０と、選択信号ＳＥＬ１に応じて、係数入力ブロック１０から供給されたエラー位置多項式の係数またはＧＦ加算器１３からの出力をレジスタブロック１５のディマルチプレクサ（ＤＥＭＵＸ）１５ｂへ選択的に供給するマルチプレクサ（ＭＵＸ）１７とから構成されている。ＳＥＬ１は、ＭＵＸ１７が係数入力ブロック１０の出力を０番目段階の間入力ポート１によって選択し、０番目段階を除いてはＧＦ加算器１３の出力を入力ポート０によって選択するように制御するに用いられる。レジスタブロック１５は、パラレルに接続された４個のレジスタＲ０〜Ｒ３と、各レジスタからの出力及び各レジスタへの入力を、各々制御するＭＵＸ１５ａ及びディマルチプレクサ（ＤＥＭＵＸ）１５ｂとを備える。レジスタＲ０〜Ｒ３としては、エッジトリガ型Ｄフリップフロップが用いられ得る。従来の装置１とは異なり、本発明のエラー評価多項式計算装置２ではエラー評価多項式の第１〜第４係数Ω1 〜Ω4 のみが計算される。ここで、各係数は各係数に対する計算動作の終了後に、各レジスタＲ０〜Ｒ３から供給される。０番目の係数Ω0 は、その値が１として設定されているので、エラー評価多項式計算装置２では計算されない。
【００２２】
図２示した本発明のエラー評価多項式計算装置２の動作について、以下詳しく述べる。
第１段階としてのエラー評価多項式計算過程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係数σ1 〜σ4 にて各々初期化される。このために、係数入力ブロック１０はその第１出力として係数σi （即ち、σ1 〜σ4 ）をマルチプレクサ（ＭＵＸ）１７に順に供給し、マルチプレクサ（ＭＵＸ）１７は受け取った係数を選択信号ＳＥＬ１に応じて、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供給する。マルチプレクサ（ＭＵＸ）１７はハイレベルの選択信号ＳＥＬ１に合わせて、係数入力ブロック１０からのエラー位置多項式σｉの係数を選択し、選択信号ＳＥＬ１がローレベルの信号である場合は、ＧＦ加算器１３からの出力を選択することによって、選択した入力値をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに順に供給する。ＳＥＬ２は、各ビットブロックサイクル間の４個のレジスタの間のいずれか一つを表す。ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、取り込んだ各係数を対応するレジスタに供給する。詳述すると、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは係数σ1 をレジスタＲ０に、σ2 をレジスタＲ１に、係数σ3 をレジスタＲ２に、σ4 をレジスタＲ３に送り出してその中に格納されるようにする。このディマルチプレクサ（ＤＥＭＵＸ）１５ｂは各係数がシステムクロック信号（図２中、ＣＬＫ）の立ち上がりエッジにて対応するレジスタにクロックされるように、各係数を各レジスタに送り出し得る。各レジスタがエラー位置多項式の係数にて初期化される間、係数入力ブロック１０からの第２出力（即ち、Ｓj ）は「ドント ケア（ｄｏｎ´ｔ ｃａｒｅ）」状態になる。これは、第２出力（即ち、Ｓj ）は初期化過程に影響を及ぼさないということを意味する。
各レジスタは係数σ1 〜σ4 にて各々初期化された後、係数入力ブロック１０は第１出力σi としてσ0 （即ち、１）を、第２出力Ｓj としてＳ1 をＧＦ乗算器１１に供給する。その後、ＧＦ乗算器１１は二つの入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ1 ）をＧＦ加算器１３に供給する。同時に、レジスタＲ０の内容、σ1 は選択信号ＳＥＬ３に応じて、ＭＵＸ１５ａからＧＦ加算器１３に供給される。 ＳＥＬ３は、ＭＵＸ１５ａが時間的にΩi を発生するように制御する信号である。ＧＦ加算器１３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ1 をマルチプレクサ（ＭＵＸ）１７の入力ポート０に供給する。この場合、マルチプレクサ（ＭＵＸ）１７は加算結果を選択すると共に、選択信号ＳＥＬ１に応じて、選択値をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供給する。ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、Ｓ1 ＋σ1 をレジスタＲ０に再度送り出してその中に格納されるようにする。
【００２３】
同様な方法で、レジスタＲ１の内容が更新される。詳述すると、係数入力ブロック１０はσ0 （即ち、１）及びＳ2 をＧＦ乗算器１１に送り出して、その中で乗算されるようにする。ＧＦ乗算器１１は乗算結果Ｓ2 をＧＦ加算器１３に送る。このＧＦ加算器１３では、Ｓ2 がレジスタＲ０から選択信号ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだσ2 と加算されて、その結果Ｓ2 ＋σ2 がマルチプレクサ（ＭＵＸ）１７を介してディマルチプレクサ（ＤＥＭＵＸ）１５ｂに入力される。その後、Ｓ2 ＋σ2 はレジスタＲ０にクロックされる。このような方法で、各レジスタの内容は下記［表３］に与えられたように、順序に更新される。
【００２４】
【表３】
【００２５】
上記［表３］において、第１カラムは係数入力ブロック１０の第１出力σi を、第２カラムは係数入力ブロック１０の第２出力Ｓj を、各々表し、また、各ロウ（段）で第３〜６カラムの内容は、各レジスタが各ロウで指定された係数入力ブロック１０の出力を用いて更新された後の各レジスタの内容を各々表す。
前述したように、４個のレジスタを更新するには４個のシステムクロックサイクルを用いられ得る。［表３］において、レジスタＲ０の内容がΩ1 であるので、さらに更新される必要がないということが分かる。
【００２６】
従って、次の計算動作の間に、３個のレジスタＲ１〜Ｒ３が更新される。このために、係数入力ブロック１０はσi としてσ1 と、順序にＳ1 、Ｓ2 及びＳ3 をＧＦ乗算器１１に供給する。ＧＦ乗算器１１は取り込んだ３個の組の値（即ち、σ1 Ｓ1 、σ1 Ｓ2 、σ1 Ｓ3 ）をＧＦ加算器１３に送り出す。このＧＦ加算器１３では、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 が選択信号ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだレジスタＲ１〜Ｒ３からの内容と各々加算されて、その結果がレジスタＲ１〜Ｒ３に再度入力される。このような動作の終端では、レジスタＲ１の内容はΩ2 となり、レジスタＲ１はさらに更新される必要がなくなる。その後、同様な方法で、レジスタＲ２及びＲ３はσi としてのσ2 にてさらに更新され、順序にＳj としてのＳ1 及びＳ2 が供給されることによって、最後に、レジスタＲ３が下記［表４］に与えられたように、σi としてのσ2 とＳj としてのＳ1 にて更新される。その結果、各レジスタは計算動作の終りで、エラー評価多項式の対応係数を発生することができる。即ち、Ω1 はレジスタＲ０に、Ω2 はレジスタＲ１に、Ω3 はレジスタＲ２に、Ω4 はレジスタＲ３に各々格納される。
【００２７】
【表４】
【００２８】
エラー評価多項式の各係数が対応するレジスタに格納された後、各係数はリードソロモン復号化装置（図示せず）の他の構成要素に用いるために順序に発生される。かくして、本発明の好ましい実施例によるエラー評価多項式計算装置２はエラー評価多項式の係数を計算することができる。
【００２９】
図３を参照すると、本発明の第２実施例によるエラー評価多項式計算装置３のブロック図が示されている。
図３に示したエラー評価多項式計算装置３の構造は、レジスタブロック３５が直列接続されている４個のレジスタＲ０〜Ｒ３を有することを除いては、基本的に図２に示したエラー評価多項式係数計算装置２の構造と同じである。また、図３に示したエラー評価多項式計算装置３はエラー評価多項式の第１〜第４係数、Ω1 〜Ω4 、を発生する。
【００３０】
第１段階としてのエラー評価多項式計算過程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係数σ4 〜σ1 にて各々初期化される。このために、係数入力ブロック３０はその第１出力として係数σi （即ち、σ1 〜σ4 ）をＭＵＸ３７に順に供給し、ＭＵＸ３７は受け取った係数を選択信号ＳＥＬに応じて、レジスタブロック３５のレジスタＲ０に供給する。ＳＥＬは、ＭＵＸ３７が係数入力ブロック３０の出力を初期化段階の間入力ポート１によって選択し、初期化段階を除いてはＧＦ加算器３３の出力を入力ポート０によって選択するように制御するに用いられる。レジスタの内容は係数σ4 〜σ1 が対応するレジスタＲ０〜Ｒ３に各々格納されるように、右側にシフトされる。
【００３１】
各レジスタが係数σ4 〜σ1 にて各々初期化された後、係数入力ブロック３０は第１出力σi としてσ0 （即ち、１）と第２出力Ｓj としてＳ1 をＧＦ乗算器３１に供給する。その後、ＧＦ乗算器３１は二つの入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ１）をＧＦ加算器３３に供給する。同時に、レジスタＲ０の内容、σ1 、はＧＦ加算器３３に供給される。ＧＦ加算器３３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ1 をＭＵＸ３７の入力ポート０に供給する。この場合、ＭＵＸ３７は選択信号ＳＥＬに応じて加算結果を選択すると共に、その選択値をレジスタＲ０に送り出してその中に格納されるようにする。続けて、各レジスタの内容は右側にシフトされる。その結果、各レジスタＲ０〜Ｒ３の内容は各々Ｓ1 ＋σ1 、σ4 、σ3 及びσ2 となる。
【００３２】
その後、係数入力ブロック３０はσ0 （即ち、１）及びＳ2 をＧＦ乗算器３１に供給してその中で乗算されるようにする。ＧＦ乗算器３１はＳ2 をＧＦ加算器３３に送り出す。このＧＦ加算器３３では、Ｓ2 がレジスタＲ３からのσ2 と加算されることによって、その加算結果Ｓ2 ＋σ2 がレジスタＲ０に供給されてその中に格納されるようにする。このような方法で、各レジスタの内容は下記［表５］に与えられたように、順序に更新される。
【００３３】
【表５】
【００３４】
上記［表５］において、第１カラムは係数入力ブロック３０の第１出力σi を、第２カラムは係数入力ブロック３０の第２出力Ｓj を各々表し、また、各ロウで第３〜６カラムの内容は、各レジスタが各ロウで指定された係数入力ブロック３０の出力を用いて更新された後の各レジスタの内容を各々表す。
【００３５】
また、レジスタＲ０〜Ｒ３に対するアクセスは、循環型シフト方式でのみ可能であることに注目されたい。従って、任意の次数にて各レジスタを更新することができない。このために、係数入力ブロック３０は［表５］に示したようにσi及びＳj を発生する。即ち、あるレジスタが更新される必要がない場合、［表５］の第２カラムに示したように、ゼロがレジスタの内容に加算されるように、係数入力ブロック３０は０を発生する。
【００３６】
［表５］に示したように、計算動作の終りで、Ω1 はレジスタＲ３に、Ω2 はレジスタＲ２に、Ω3 はレジスタＲ１に、Ω4 はレジスタＲ０に各々格納される。これらの各係数は、リードソロモン復号化装置（図示せず）に組み込まれた他の構成要素に用いるために順序に発生される。
【００３７】
本発明のエラー評価多項式計算装置の動作を係数入力ブロック１０または３０の出力の特定シーケンスに対して述べたが、その他のシーケンスがエラー評価多項式の係数を計算するのに用いられ得る。
【００３８】
上記において、本発明の好適な実施例について説明したが、本発明の特許請求の範囲を逸脱することなく、種々の変更を加え得ることは勿論である。
【００３９】
【発明の効果】
したがって、本発明によれば、組み込まれるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減らして製造コストを節減し、且つより単純化された装置を具現化し得ることができる。
【図面の簡単な説明】
【図１】従来のエラー評価多項式係数計算装置の概略的なブロック図である。
【図２】本発明の第１実施例によるエラー評価多項式計算装置の概略的なブロック図である。
【図３】本発明の第２実施例によるエラー評価多項式計算装置の概略的なブロック図である。
【符号の説明】
２、３ エラー評価多項式計算装置
１０、３０ 係数入力ブロック
１３、６１〜６５ 加算器
１５、３５ レジスタブロック
１５ａ、１７、３７ ＭＵＸ
１５ｂ ＤＭＵＸ
２１〜２５ エラー評価多項式計算セル
ＣＲｉ 係数レジスタ
ＳＲｉ シンドロームレジスタ
【発明の属する技術分野】
本発明は、格納、伝送されたデータに内存するエラーを訂正する装置に関し、特に、リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）により符号化されたデータ内に存在するエラーを訂正するのに用いられる、エラー評価多項式の係数を決定するエラー評価多項式係数計算装置に関する。
【０００２】
【従来の技術】
データの伝送、格納または取り出しの過程の際に発生する雑音は、対応する各過程においてエラーをもたらすこととなる。従って、そのようなエラーを正すために、伝送されるべきまたは格納されるべきデータを符号化するデータ符号化方法が多様に提案されてきた。
【０００３】
そのような符号化方法においては、１組のチェックビットが１群のメッセージ即ち、情報ビットに付加されて符号語を形成する。このチェックビットはエンコーダにより定まるもので、エラーの検出及び訂正に用いられる。ここで、エンコーダは基本的に、メッセージビットからなるビットを２進メッセージ多項式の係数として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符号生成多項式ｇ（Ｘ）との間の乗算または除算を行ってチェックビットを求めることによって、符号語多項式ｃ（Ｘ）を得る。符号生成多項式ｇ（Ｘ）は符号語に所望の特性を付加して、符号語がエラー訂正２進群符号の特定のクラスに属するようにする（例えば、エス．リン（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，１９８３年参照）。
エラー訂正符号の１つとして、リードソロモン符号（以下、「ＲＳ符号」とも称する）を備えるＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｎ）符号クラスが周知にされている。このＲＳ符号の数学的基礎は、例えば、エス．リンらによる上記論文及びベーレカンプ（Ｂｅｒｌｅｋａｍｐ）による論文「Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏｒｙ」，ＭｃＧｒａｗ−Ｈｉｌｌ，１９６８年）に述べられており、更にベーレカンプに付与された米国特許番号第４，１６２，４８０号明細書にも開示されている。
下記式（１）のように、ＲＳ符号生成多項式ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数であるならば、Ｔ個のエラーが訂正され得る。
【０００４】
【数３】
【０００５】
伝送符号語を受け取るかまたは格納符号語を取り出す際に、付随して或る雑音が符号語のエラーパターンに変換され得る。ＲＳ符号から発生したエラーパターンを取り扱うためには、普通、４段階の過程が行われる。エラー訂正過程を説明するために、１つのＲＳ符号がＮ個のＭビットシンボルを有する符号語からなることと仮定する。ここで、Ｋ個のシンボルは情報シンボルを、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々表す。この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。まず、第１段階においては、シンドロームＳ0 ，Ｓ1 、... ，Ｓ2T-1が受信符号語を表す（Ｎ−１）次の受信符号語の多項式ｒ（Ｘ）を用いて求められる。
【０００６】
この受信符号語多項式ｒ（Ｘ）は、ｒN-1 ＸN-1 ＋ｒN-2 ＸN-2 ＋... ＋ｒ1 Ｘ1 ＋ｒ0 として表現され、ｒj は符号語の（Ｎ−ｊ）番目のシンボルを表す。第２段階においては、上記のシンドロームを用いてエラー位置多項式σ（Ｘ）の係数が求められる。第３段階においては、エラー位置多項式σ（Ｘ）の根を求めるもので、該当根は受信符号語におけるエラーの位置を表す。詳述すれば、基本要素の乗数α-jをエラー位置多項式σ（Ｘ）での変数Ｘに代入すると、該式は０になる（即ち、α-jがエラー位置多項式σ（Ｘ）の根となる）。これは、ｒj （即ち、符号語の（Ｎ−ｊ）番目のシンボル）にエラーが発生したことを意味する。
【０００７】
最後に、第４段階においては、エラー値がエラー位置及びシンドロームを用いて計算される。シンドローム及びエラー位置多項式の係数に対する数学的表現は、前述したベーレカンプ氏に付与された米国特許出願第４，１６２，４８０号明細書に述べられている。
【０００８】
第４番段階の詳細は、以下のようである。
まず、エラー評価多項式Ω（ｘ）が下記式のように求められる。
【数４】
Ω（Ｘ）＝σ（Ｘ）ｓ（Ｘ） 式（２）
ここで、Ｓ（ｘ）はシンドロームをその係数として取るシンドローム多項式を表す。
エラー評価多項式Ω（Ｘ）を求めた後、エラー値ｅj は次式のように計算され得る。
【０００９】
【数５】
エラー値を求めた後、該当エラー値を対応するシンボルに加えることによって、元の符号語が復元され得る。
上記式（２）を整理して書き直すと、次の通りである。
【００１０】
【数６】
図１を参照すれば、Ｔ＝４の場合、エラー評価多項式の係数を上記式（４）を用いて求める、従来のエラー評価多項式係数計算装置１の概略的なブロック図が示されている。
【００１２】
このエラー評価多項式係数計算装置１は、各々がシンドロームレジスタ（ＳＲｉ）、係数レジスタ（ＣＲｉ）、ガロアフィールド（Ｇａｌｏｉｓ ｆｉｅｌｄ；ＧＦ）乗算器及びガロアフィールド加算器を有する５個のエラー評価多項式計算セル２１〜２５から構成されている。シンドロームレジスタＳＲ１〜ＳＲ５は、その中に格納されたシンドローム値が右方にシフトされるように直列接続されている。各々の乗算器４１〜４５に対しては、エラー位置多項式σi の係数が順に供給される。
【００１３】
エラー評価多項式を計算する前に、シンドロームレジスタＳＲ１〜ＳＲ５はシンドローム値Ｓ0 〜Ｓ4 にて各々初期化され、係数レジスタＣＲ１〜ＣＲ５はゼロにて初期化される。
【００１４】
初期化の後、第１段階としてのエラー評価多項式計算過程は次のようである。即ち、値１を有するσ0 が各乗算器に供給されて、各シンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム値Ｓ0 〜Ｓ4 と各々乗算される。その後、各乗算器４ｉからの乗算結果Ｓi-1 （ｉは、１から５）は各々の加算器６ｉに送られる。加算器６ｉにおいては、乗算器４ｉからの乗算結果と係数レジスタＣＲｉの内容（即ち、０）とが加算されて、その結果Ｓi-1 が再度係数レジスタＣＲｉに供給される。
【００１５】
第２段階としてのエラー評価多項式計算過程に於いては、各シンドロームレジスタに格納された各シンドローム値が右側にシフトされて、ＳＲ５に格納されたＳ4 は外側にシフトされ、ゼロがＳＲ１に入力される。しかる後、σ1 が各乗算器４ｉに供給されて、各シンドロームレジスタＳＲ１〜ＳＲ５からのシンドローム値０、Ｓ0 、Ｓ1 、Ｓ2 及びＳ3 と各々乗算される。その後、各乗算器４ｉからの乗算結果（即ち、０、σ1 Ｓ0 、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 ）は各々の加算器６ｉに送られる。加算器６ｉにおいては、乗算器４ｉからの乗算結果と対応する係数レジスタＣＲｉの内容とが加算されて、その結果のＳ0 、Ｓ1 ＋σ1 Ｓ0 、Ｓ2 ＋σ1 Ｓ1 、Ｓ3 ＋σ1 Ｓ2 及びＳ4 ＋σ1 Ｓ3 が再度係数レジスタＣＲｉに供給される。 同様な方式にて、シンドロームレジスタＳＲｉ及び係数レジスタＣＲｉの内容は次表［１］、［２］に示したように更新される。各表中、第１カラムは段階の数を表し、各段階は１システムクロックサイクルに対応する。ここで、Ｓ0 は１であるので、表中で「１」として置き換えられていることに注目されたい。
【００１６】
【表１】
【表２】
前述した従来のエラー評価多項式係数計算装置１に於いては、Ｔ次のエラー評価多項式を得るには（Ｔ＋１）個のエラー評価多項式計算セルを要する。従って、エラー評価多項式計算装置１は（Ｔ＋１）個のガロアフィールド加算器及び（Ｔ＋１）個のガロアフィールド乗算器を必要とするので、装置の構造が複雑となることによって、ＶＬＳＩ技術を通じてそれを具現するのが困難になる。
【００１９】
【発明が解決しようとする課題】
従って、本発明の主な目的は、組み込まれるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減らして製造コストを節減し、且つより単純化された装置を具現し得るエラー評価多項式計算装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の好適実施例によれば、リードソロモン復号化器で用いられ、Ｓi がｉ番目のシンドローム値で、σi がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予め決められた数である時、下記式により、
【数７】
前記エラー位置多項式の係数を第１出力として、前記シンドローム値を第２出力として、予め決められた順序で順に発生する入力手段と、
前記入力手段からの前記第１出力と前記第２出力とを乗じることによって、乗算結果を順に発生する乗算手段と、
Ｔ個のメモリ手段と、
前記Ｔ個のメモリ手段の中のいずれか一つの内容を予め決められた順序で発生する出力手段と、
前記乗算手段からの乗算結果の各々と前記出力手段からの前記Ｔ個のメモリ手段の中のいずれか一つの内容とを加算することによって、加算結果を発生する加算手段と、
前記第１出力、または前記加算結果を選択的に発生する第１選択手段と、
前記第１選択手段からの前記第１出力、または前記加算結果を前記Ｔ個のメモリ手段の中のいずれか一つに送り出して、その中に格納されるようにする第２選択手段とを含むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施例について、図面を参照しながら詳細に説明する。
図２を参照すると、本発明のエラー評価多項式計算装置２のブロック図が示されている。従来の装置１とは異なり、本発明のエラー評価多項式計算装置２はＴ個の係数を同時に決定することができ、（Ｔ＋１）個の計算セルが不要である。図２及び図３に示した実施例に於いて、説明の便宜上、Ｔ＝４と設定する。
エラー評価多項式係数計算装置２は、図１に示したＧＦ乗算器４１〜４５及びＧＦ加算器６１〜６５に各々対応するＧＦ乗算器１１及びＧＦ加算器１３を備える。また、このエラー評価多項式係数計算装置２は、図１に示した係数レジスタＣＲ１〜ＣＲ５に対応するレジスタブロック１５と、シンドロームの係数及びエラー位置多項式の係数を予め決められた順序でＧＦ乗算器１１へ供給する係数入力ブロック１０と、選択信号ＳＥＬ１に応じて、係数入力ブロック１０から供給されたエラー位置多項式の係数またはＧＦ加算器１３からの出力をレジスタブロック１５のディマルチプレクサ（ＤＥＭＵＸ）１５ｂへ選択的に供給するマルチプレクサ（ＭＵＸ）１７とから構成されている。ＳＥＬ１は、ＭＵＸ１７が係数入力ブロック１０の出力を０番目段階の間入力ポート１によって選択し、０番目段階を除いてはＧＦ加算器１３の出力を入力ポート０によって選択するように制御するに用いられる。レジスタブロック１５は、パラレルに接続された４個のレジスタＲ０〜Ｒ３と、各レジスタからの出力及び各レジスタへの入力を、各々制御するＭＵＸ１５ａ及びディマルチプレクサ（ＤＥＭＵＸ）１５ｂとを備える。レジスタＲ０〜Ｒ３としては、エッジトリガ型Ｄフリップフロップが用いられ得る。従来の装置１とは異なり、本発明のエラー評価多項式計算装置２ではエラー評価多項式の第１〜第４係数Ω1 〜Ω4 のみが計算される。ここで、各係数は各係数に対する計算動作の終了後に、各レジスタＲ０〜Ｒ３から供給される。０番目の係数Ω0 は、その値が１として設定されているので、エラー評価多項式計算装置２では計算されない。
【００２２】
図２示した本発明のエラー評価多項式計算装置２の動作について、以下詳しく述べる。
第１段階としてのエラー評価多項式計算過程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係数σ1 〜σ4 にて各々初期化される。このために、係数入力ブロック１０はその第１出力として係数σi （即ち、σ1 〜σ4 ）をマルチプレクサ（ＭＵＸ）１７に順に供給し、マルチプレクサ（ＭＵＸ）１７は受け取った係数を選択信号ＳＥＬ１に応じて、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供給する。マルチプレクサ（ＭＵＸ）１７はハイレベルの選択信号ＳＥＬ１に合わせて、係数入力ブロック１０からのエラー位置多項式σｉの係数を選択し、選択信号ＳＥＬ１がローレベルの信号である場合は、ＧＦ加算器１３からの出力を選択することによって、選択した入力値をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに順に供給する。ＳＥＬ２は、各ビットブロックサイクル間の４個のレジスタの間のいずれか一つを表す。ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、取り込んだ各係数を対応するレジスタに供給する。詳述すると、ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは係数σ1 をレジスタＲ０に、σ2 をレジスタＲ１に、係数σ3 をレジスタＲ２に、σ4 をレジスタＲ３に送り出してその中に格納されるようにする。このディマルチプレクサ（ＤＥＭＵＸ）１５ｂは各係数がシステムクロック信号（図２中、ＣＬＫ）の立ち上がりエッジにて対応するレジスタにクロックされるように、各係数を各レジスタに送り出し得る。各レジスタがエラー位置多項式の係数にて初期化される間、係数入力ブロック１０からの第２出力（即ち、Ｓj ）は「ドント ケア（ｄｏｎ´ｔ ｃａｒｅ）」状態になる。これは、第２出力（即ち、Ｓj ）は初期化過程に影響を及ぼさないということを意味する。
各レジスタは係数σ1 〜σ4 にて各々初期化された後、係数入力ブロック１０は第１出力σi としてσ0 （即ち、１）を、第２出力Ｓj としてＳ1 をＧＦ乗算器１１に供給する。その後、ＧＦ乗算器１１は二つの入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ1 ）をＧＦ加算器１３に供給する。同時に、レジスタＲ０の内容、σ1 は選択信号ＳＥＬ３に応じて、ＭＵＸ１５ａからＧＦ加算器１３に供給される。 ＳＥＬ３は、ＭＵＸ１５ａが時間的にΩi を発生するように制御する信号である。ＧＦ加算器１３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ1 をマルチプレクサ（ＭＵＸ）１７の入力ポート０に供給する。この場合、マルチプレクサ（ＭＵＸ）１７は加算結果を選択すると共に、選択信号ＳＥＬ１に応じて、選択値をディマルチプレクサ（ＤＥＭＵＸ）１５ｂに供給する。ディマルチプレクサ（ＤＥＭＵＸ）１５ｂは選択信号ＳＥＬ２に応じて、Ｓ1 ＋σ1 をレジスタＲ０に再度送り出してその中に格納されるようにする。
【００２３】
同様な方法で、レジスタＲ１の内容が更新される。詳述すると、係数入力ブロック１０はσ0 （即ち、１）及びＳ2 をＧＦ乗算器１１に送り出して、その中で乗算されるようにする。ＧＦ乗算器１１は乗算結果Ｓ2 をＧＦ加算器１３に送る。このＧＦ加算器１３では、Ｓ2 がレジスタＲ０から選択信号ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだσ2 と加算されて、その結果Ｓ2 ＋σ2 がマルチプレクサ（ＭＵＸ）１７を介してディマルチプレクサ（ＤＥＭＵＸ）１５ｂに入力される。その後、Ｓ2 ＋σ2 はレジスタＲ０にクロックされる。このような方法で、各レジスタの内容は下記［表３］に与えられたように、順序に更新される。
【００２４】
【表３】
上記［表３］において、第１カラムは係数入力ブロック１０の第１出力σi を、第２カラムは係数入力ブロック１０の第２出力Ｓj を、各々表し、また、各ロウ（段）で第３〜６カラムの内容は、各レジスタが各ロウで指定された係数入力ブロック１０の出力を用いて更新された後の各レジスタの内容を各々表す。
前述したように、４個のレジスタを更新するには４個のシステムクロックサイクルを用いられ得る。［表３］において、レジスタＲ０の内容がΩ1 であるので、さらに更新される必要がないということが分かる。
【００２６】
従って、次の計算動作の間に、３個のレジスタＲ１〜Ｒ３が更新される。このために、係数入力ブロック１０はσi としてσ1 と、順序にＳ1 、Ｓ2 及びＳ3 をＧＦ乗算器１１に供給する。ＧＦ乗算器１１は取り込んだ３個の組の値（即ち、σ1 Ｓ1 、σ1 Ｓ2 、σ1 Ｓ3 ）をＧＦ加算器１３に送り出す。このＧＦ加算器１３では、σ1 Ｓ1 、σ1 Ｓ2 及びσ1 Ｓ3 が選択信号ＳＥＬ３に応動してＭＵＸ１５ａを通じて取り込んだレジスタＲ１〜Ｒ３からの内容と各々加算されて、その結果がレジスタＲ１〜Ｒ３に再度入力される。このような動作の終端では、レジスタＲ１の内容はΩ2 となり、レジスタＲ１はさらに更新される必要がなくなる。その後、同様な方法で、レジスタＲ２及びＲ３はσi としてのσ2 にてさらに更新され、順序にＳj としてのＳ1 及びＳ2 が供給されることによって、最後に、レジスタＲ３が下記［表４］に与えられたように、σi としてのσ2 とＳj としてのＳ1 にて更新される。その結果、各レジスタは計算動作の終りで、エラー評価多項式の対応係数を発生することができる。即ち、Ω1 はレジスタＲ０に、Ω2 はレジスタＲ１に、Ω3 はレジスタＲ２に、Ω4 はレジスタＲ３に各々格納される。
【００２７】
【表４】
エラー評価多項式の各係数が対応するレジスタに格納された後、各係数はリードソロモン復号化装置（図示せず）の他の構成要素に用いるために順序に発生される。かくして、本発明の好ましい実施例によるエラー評価多項式計算装置２はエラー評価多項式の係数を計算することができる。
【００２９】
図３を参照すると、本発明の第２実施例によるエラー評価多項式計算装置３のブロック図が示されている。
図３に示したエラー評価多項式計算装置３の構造は、レジスタブロック３５が直列接続されている４個のレジスタＲ０〜Ｒ３を有することを除いては、基本的に図２に示したエラー評価多項式係数計算装置２の構造と同じである。また、図３に示したエラー評価多項式計算装置３はエラー評価多項式の第１〜第４係数、Ω1 〜Ω4 、を発生する。
【００３０】
第１段階としてのエラー評価多項式計算過程の間、各レジスタＲ０〜Ｒ３はエラー位置多項式の係数σ4 〜σ1 にて各々初期化される。このために、係数入力ブロック３０はその第１出力として係数σi （即ち、σ1 〜σ4 ）をＭＵＸ３７に順に供給し、ＭＵＸ３７は受け取った係数を選択信号ＳＥＬに応じて、レジスタブロック３５のレジスタＲ０に供給する。ＳＥＬは、ＭＵＸ３７が係数入力ブロック３０の出力を初期化段階の間入力ポート１によって選択し、初期化段階を除いてはＧＦ加算器３３の出力を入力ポート０によって選択するように制御するに用いられる。レジスタの内容は係数σ4 〜σ1 が対応するレジスタＲ０〜Ｒ３に各々格納されるように、右側にシフトされる。
【００３１】
各レジスタが係数σ4 〜σ1 にて各々初期化された後、係数入力ブロック３０は第１出力σi としてσ0 （即ち、１）と第２出力Ｓj としてＳ1 をＧＦ乗算器３１に供給する。その後、ＧＦ乗算器３１は二つの入力値を乗じて、乗算結果σ0 Ｓ1 （即ち、Ｓ１）をＧＦ加算器３３に供給する。同時に、レジスタＲ０の内容、σ1 、はＧＦ加算器３３に供給される。ＧＦ加算器３３はＳ1 と係数σ1 とを加算して、その結果Ｓ1 ＋σ1 をＭＵＸ３７の入力ポート０に供給する。この場合、ＭＵＸ３７は選択信号ＳＥＬに応じて加算結果を選択すると共に、その選択値をレジスタＲ０に送り出してその中に格納されるようにする。続けて、各レジスタの内容は右側にシフトされる。その結果、各レジスタＲ０〜Ｒ３の内容は各々Ｓ1 ＋σ1 、σ4 、σ3 及びσ2 となる。
【００３２】
その後、係数入力ブロック３０はσ0 （即ち、１）及びＳ2 をＧＦ乗算器３１に供給してその中で乗算されるようにする。ＧＦ乗算器３１はＳ2 をＧＦ加算器３３に送り出す。このＧＦ加算器３３では、Ｓ2 がレジスタＲ３からのσ2 と加算されることによって、その加算結果Ｓ2 ＋σ2 がレジスタＲ０に供給されてその中に格納されるようにする。このような方法で、各レジスタの内容は下記［表５］に与えられたように、順序に更新される。
【００３３】
【表５】
上記［表５］において、第１カラムは係数入力ブロック３０の第１出力σi を、第２カラムは係数入力ブロック３０の第２出力Ｓj を各々表し、また、各ロウで第３〜６カラムの内容は、各レジスタが各ロウで指定された係数入力ブロック３０の出力を用いて更新された後の各レジスタの内容を各々表す。
【００３５】
また、レジスタＲ０〜Ｒ３に対するアクセスは、循環型シフト方式でのみ可能であることに注目されたい。従って、任意の次数にて各レジスタを更新することができない。このために、係数入力ブロック３０は［表５］に示したようにσi及びＳj を発生する。即ち、あるレジスタが更新される必要がない場合、［表５］の第２カラムに示したように、ゼロがレジスタの内容に加算されるように、係数入力ブロック３０は０を発生する。
【００３６】
［表５］に示したように、計算動作の終りで、Ω1 はレジスタＲ３に、Ω2 はレジスタＲ２に、Ω3 はレジスタＲ１に、Ω4 はレジスタＲ０に各々格納される。これらの各係数は、リードソロモン復号化装置（図示せず）に組み込まれた他の構成要素に用いるために順序に発生される。
【００３７】
本発明のエラー評価多項式計算装置の動作を係数入力ブロック１０または３０の出力の特定シーケンスに対して述べたが、その他のシーケンスがエラー評価多項式の係数を計算するのに用いられ得る。
【００３８】
上記において、本発明の好適な実施例について説明したが、本発明の特許請求の範囲を逸脱することなく、種々の変更を加え得ることは勿論である。
【００３９】
【発明の効果】
したがって、本発明によれば、組み込まれるべきＧＦ乗算器及びＧＦ加算器の個数をより一層減らして製造コストを節減し、且つより単純化された装置を具現化し得ることができる。
【図面の簡単な説明】
【図１】従来のエラー評価多項式係数計算装置の概略的なブロック図である。
【図２】本発明の第１実施例によるエラー評価多項式計算装置の概略的なブロック図である。
【図３】本発明の第２実施例によるエラー評価多項式計算装置の概略的なブロック図である。
【符号の説明】
２、３ エラー評価多項式計算装置
１０、３０ 係数入力ブロック
１３、６１〜６５ 加算器
１５、３５ レジスタブロック
１５ａ、１７、３７ ＭＵＸ
１５ｂ ＤＭＵＸ
２１〜２５ エラー評価多項式計算セル
ＣＲｉ 係数レジスタ
ＳＲｉ シンドロームレジスタ
Claims (6)
- リードソロモン復号化器で用いられ、Ｓi がｉ番目のシンドローム値で、σi がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予め決められた数である時、下記式により、
前記エラー位置多項式の係数を第１出力として、前記シンドローム値を第２出力として、予め決められた順序で順に発生する入力手段と、
前記入力手段からの前記第１出力と前記第２出力とを乗じることによって、乗算結果を順に発生する乗算手段と、
Ｔ個のメモリ手段と、
前記Ｔ個のメモリ手段の中のいずれか一つの内容を予め決められた順序で発生する出力手段と、
前記乗算手段からの乗算結果の各々と前記出力手段からの前記Ｔ個のメモリ手段の中のいずれか一つの内容とを加算することによって、加算結果を発生する加算手段と、
前記第１出力、または前記加算結果を選択的に発生する第１選択手段と、
前記第１選択手段からの前記第１出力、または前記加算結果を前記Ｔ個のメモリ手段の中のいずれか一つに送り出して、その中に格納されるようにする第２選択手段
とを含むことを特徴とするエラー評価多項式係数計算装置。 - 前記Ｔ個のメモリ手段が、Ｄフリップフロップからなることを特徴とする請求項１に記載のエラー評価多項式係数計算装置。
- 前記Ｔが４であり、前記入力手段が前記エラー位置多項式の係数を（σ1 、σ2 、σ3 、σ4 、σ0 、σ0 、σ0 、σ0 、σ1 、σ1 、σ1 、σ2 、σ2 、σ3 ）の順で発生し、Ｘが「ドント ケア（ｄｏｎ´ｔ ｃａｒｅ）」状態を表す時、前記シンドローム値を（Ｘ、Ｘ、Ｘ、Ｘ、Ｓ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1 、Ｓ2 、Ｓ3 、Ｓ1 、Ｓ2 、Ｓ1 ）の順で発生する手段を有することを特徴とする請求項１に記載のエラー評価多項式係数計算装置。
- リードソロモン復号化器で用いられ、Ｓｉ がｉ番目のシンドローム値で、σｉ がエラー位置多項式のｉ番目の係数で、ｉが１〜Ｔの範囲にあり、Ｔが予め決められた数である時、下記式により、
前記エラー位置多項式の係数を第１出力として、前記シンドローム値を第２出力として、予め決められた順序で順に発生する入力手段と、
前記入力手段からの前記第１出力と前記第２出力とを乗じることによって、乗算結果を順に発生する乗算手段と、
各々が直列接続されるとともにシフト動作を行う第１〜Ｔ番目のメモリ手段と、
前記乗算手段からの乗算結果の各々と前記Ｔ番目のメモリ手段の内容とを加算することによって、加算結果を発生する加算手段と、
前記第１出力、または前記加算結果を選択的に前記第１番目のメモリ手段に発生する選択手段
とを含むことを特徴とするエラー評価多項式係数計算装置。 - 前記第１〜Ｔ番目のメモリ手段が、Ｄフリップフロップからなることを特徴とする請求項４に記載のエラー評価多項式係数計算装置。
- 前記Ｔが４であり、前記入力手段が前記エラー位置多項式の係数を（σ1 、σ2 、σ3 、σ4 、σ0 、σ0 、σ0 、σ0 、σ1 、σ1 、σ1 、σ1 、σ2 、σ2 、σ2 、σ2 、σ3 、σ3 、σ3 、σ3 ）の順で発生し、Ｘが「ドント ケア（ｄｏｎ´ｔ ｃａｒｅ）」状態を表す時、前記シンドローム値を（Ｘ、Ｘ、Ｘ、Ｘ、Ｓ1 、Ｓ2 、Ｓ3 、Ｓ4 、０、Ｓ1 、Ｓ2 、Ｓ3 、０、０、Ｓ1 、Ｓ2 、０、０、０、Ｓ1 ）の順で発生する手段を有することを特徴とする請求項４に記載のエラー評価多項式係数計算装置。
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