JPH1065553A - リードソロモン復号化器用多項式評価装置 - Google Patents

リードソロモン復号化器用多項式評価装置

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JPH1065553A
JPH1065553A JP8347768A JP34776896A JPH1065553A JP H1065553 A JPH1065553 A JP H1065553A JP 8347768 A JP8347768 A JP 8347768A JP 34776896 A JP34776896 A JP 34776896A JP H1065553 A JPH1065553 A JP H1065553A
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evaluation
polynomial
term
supplying
differential
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JP8347768A
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Yong-Hee Im
龍煕 任
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WiniaDaewoo Co Ltd
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Daewoo Electronics Co Ltd
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Publication date
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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials

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  • Detection And Correction Of Errors (AREA)

Abstract

(57)【要約】 【課題】 エラー位置の多項式及び微分多項式に対する
評価結果を同時に供給する多項式評価装置を提供する。 【解決手段】 ＦＩＦＯバッファからなり、その内容を
有限フィールドＧＦ（２ m ）上の第１群の要素に順に乗
じて、ｊ番目の組のＴ個の評価項を供給する項更新ブロ
ック１３０と、Ｔ個の初期評価項を発生する初期化ブロ
ック１１０と、Ｔ個の初期評価項またはＴ個の評価項を
ＦＩＦＯバッファに格納されるように選択的に供給する
ＭＵＸ１２０と、Ｔ個の評価項の和を求めてｊ番目の和
を供給する加算ブロック１４０と、ｊ番目の和に多項式
の０番目の係数を加えてｊ番目の評価結果を出力する出
力ブロック１５０と、ｊ番目の組の評価項の中奇数次評
価項を取り抜いてｊ番目のクラスの奇数次評価項を順に
供給する奇数次項選択ブロック２００と、ｊ番目のクラ
スの各奇数次評価項にｊ番目の変更項を乗じてｊ番目の
群の微分評価項を出力する項変更ブロック２１０と、ｊ
番目の群の微分評価項の和を求めてｊ番目の微分評価結
果を出力する加算ブロック１７０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、格納データまたは
伝送データ内にて現れるエラーを訂正するためのエラー
訂正装置に関し、特にリードソロモン符号（Ｒｅｅｄ−
ＳｏｌｏｍｏｎＣｏｄｅ）を用いて符号化されたデータ
内のエラーを訂正するのに用いられる、エラー位置多項
式及び微分多項式を評価するエラー訂正用多項式評価装
置に関する。
【０００２】
【従来の技術】データの伝送、格納または取り出しの過
程の際に発生する雑音は、対応する各過程においてエラ
ーをもたらすこととなる。従って、そのようなエラーを
正すために、伝送されるべきまたは格納されるべきデー
タを符号化するデータ符号化方法が多様に提案されてき
た。
【０００３】そのような符号化方法においては、１組の
チェックビットが１群のメッセージ即ち、情報ビットに
付加されて符号語を形成する。このチェックビットはエ
ンコーダにより定まるもので、エラーの検出及び訂正に
用いられる。ここで、エンコーダは基本的に、メッセー
ジビットからなるビットを２進メッセージ多項式の係数
として取り扱うと共に、メッセージ多項式ｉ（Ｘ）と符
号生成多項式ｇ（Ｘ）との間の乗算または除算を行って
チェックビットを求めることによって、符号語多項式ｃ
（Ｘ）を得る。符号生成多項式ｇ（ｘ）は符号語に所望
の特性を付加して、符号語がエラー訂正２進群符号の特
定のクラスに属するようにする（例えば、エス．リン
（Ｓ．Ｌｉｎ）らの論文、「Ｅｒｒｏｒ Ｃｏｎｔｒｏ
ｌ Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ，１９８３年参照）。
【０００４】エラー訂正符号の１つとして、リードソロ
モン符号（以下、「ＲＳ符号」とも称す）を備えるＢＣ
Ｈ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇ
ｈｅｎ）符号クラスが周知にされている。このＲＳ符号
の数学的基礎は、例えば、エス．リンらによる上記論文
及びベーレカンプ（Ｂｅｒｌｅｋａｍｐ）の論文「Ａｌ
ｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏｒｙ」，Ｍｃ
Ｇｒａｗ−Ｈｉｌｌ，１９６８年）に述べられており、
更にベーレカンプに付与された米国特許番号第４，１６
２，４８０号明細書に開示されている。
【０００５】下記式（１）のように、ＲＳ符号生成多項
式ｇ（Ｘ）の根が、αに対して連続した２Ｔ個の乗数で
あるならば、Ｔ個のエラーが訂正され得る。
【数１】
【０００６】ここで、αは有限フィールドＧＦ（２m ）
における基本要素であり、Ｔは予め定められた正の整数
である。伝送符号語を受け取るかまたは格納符号語を取
り出す際に、付随して、ある雑音が符号語のエラーパタ
ーンに変換され得る。ＲＳ符号から発生したエラーパタ
ーンを取り扱うためには、普通、４段階の過程が行われ
る。エラー訂正過程を説明するために、１つのＲＳ符号
がＮ個のＭビットシンボルを有する符号語からなること
と仮定する。ここで、Ｋ個のシンボルは情報シンボル
を、（Ｎ−Ｋ）個のシンボルはチェックシンボルを各々
表す。この場合、符号語の多項式ｃ（Ｘ）は（Ｎ−１）
次多項式であり、２Ｔは（Ｎ−Ｋ）と等しい。まず、第
１段階においては、シンドロームＳ0,Ｓ1,...,Ｓ2T-1が
受信符号語を表す（Ｎ−１）次の受信符号語の多項式ｒ
（Ｘ）を用いて求められる。
【０００７】この受信符号語多項式ｒ（Ｘ）は、ｒN-1
ＸN-1 ＋ｒN-2 ＸN-2 ＋....＋ｒ1Ｘ1 ＋ｒ0 として表
現され、ｒj は符号語の（Ｎ−ｊ）番目のシンボルを表
す。第２段階においては、上記のシンドロームを用いて
エラー位置の多項式σ（Ｘ）の係数が求められる。第３
段階においては、エラー位置の多項式σ（Ｘ）の根を求
めるもので、該当根は受信符号語におけるエラーの位置
を表す。詳述すれば、基本要素の乗数α-jをエラー位置
の多項式σ（Ｘ）の変数Ｘに代入すると、該式は０にな
る（即ち、α-jがエラー位置多項式σ（Ｘ）の根とな
る）。これは、ｒ j （即ち、符号語の（Ｎ−ｊ）番目の
シンボル）にエラーが発生したことを意味する。
【０００８】最後に、第４段階においては、エラー値が
エラー位置及びシンドロームを用いて計算される。シン
ドローム及びエラー位置多項式の係数に対する数学的表
現は、前述したベーレカンプ氏に付与された米国特許第
４，１６２，４８０号明細書に述べられている。第４番
段階の詳細は、以下のようである。
【０００９】まず、エラー評価の多項式Ω（ｘ）が下記
式のように求められる。
【数２】 Ω（ｘ）＝σ（ｘ）ｓ（ｘ） 式（２） ここで、Ｓ（ｘ）はシンドロームをその係数として取る
シンドロームの多項式を表す。
【００１０】エラー評価の多項式Ω（Ｘ）を求めた後、
エラー値ｅj は次式のように計算され得る。
【数３】 ここで、σ′（Ｘ）はエラー位置の多項式σ（Ｘ）の１
次導関数であり、α-jは第３段階にて求めたエラー位置
の多項式σ（Ｘ）の根であり、エラー値ｅj は第３段階
にて求められたエラーの位置を表す（Ｎ−ｊ）番目のシ
ンボルに対応する。エラー値を求めた後、対応するシン
ボルに該当エラー値を加えることによって、元の符号語
が復元され得る。
【００１１】前述したように、多項式評価には種々の段
階のエラー訂正過程を必要とする。ここで、α-jに対す
る多項式評価は、有限フィールドの要素α-jを与えられ
た多項式Ｐ（ｘ）の変数Ｘに代入することによって行わ
れる。まず、第３段階においては、エラー位置の多項式
σ（Ｘ）を評価してエラーの位置を探す。第４段階にお
いては、エラー評価多項式Ω（Ｘ）及び微分多項式σ′
（Ｘ）を評価することによってエラー値を求める。
【００１２】エラー位置の多項式σ（Ｘ）は次式のよう
に表現され得る。
【数４】
【００１３】従って、α-jに対するエラー位置の多項式
σ（ｘ）は次式のように表現される。
【数５】 ここで、ｊは０〜（Ｎ−１）の範囲を有する整数であ
り、乗算及び加算は有限フィールドＧＦ（２m ）上で行
われる。他の多項式に対する評価も同様な方法で行われ
る。
【００１４】図１を参照すれば、従来の多項式評価装置
１の概略的なブロック図が示されている。この多項式平
価装置１は、本特許出願と出願人を同じくする係属中の
日本特許出願明細書に、「エラー訂正用シンドローム計
算装置」という名称で開示されている。図１の多項式平
価装置１はＴ＝８の場合、エラー位置の多項式σ（Ｘ）
を上記式（５Ｂ）を用いて評価する。多項式評価装置１
においては、上記式（５Ｂ）はｊ＝Ｎ−１から０まで段
階的に計算される。ここで、各段階は１システムクロッ
クサイクルの間に行われることが好ましい。
【００１５】多項式評価装置１は、初期の評価項を求め
る初期化ブロック１０、評価項を更新する項更新ブロッ
ク３０、初期評価項または更新評価項を項更新ブロック
３０に再び供給するマルチプレクサ（ＭＵＸ）２０、一
つの段階にて求められた評価値を合わせる加算ブロック
４０、出力ブロック５０及び、エラー決定ブロック５５
から構成される。ここで、評価項は式（５Ｂ）のσi α
-ij で、ｊは各段階の間更新され、初期評価値はσi α
-iN である。σα-(N-1)を求める第１段階を始める前
に、項更新ブロック３０内のレジスターブロック３０ｃ
の各レジスターは初期化ブロック１０から供給された８
個の初期評価項の組（即ち、σi α-iN ）にて初期化さ
れる。ここで、ｉは１から８までである。
【００１６】初期化ブロック１０内の有限フィールドＧ
Ｆ（２m ）上にて作動する乗算器１０ｂにおいて、エラ
ー位置の多項式の各係数σi はα-iN に乗じられて初期
評価項が求められる。ここで、ｉは１〜８であり、α
-iN は第１根入力ブロック１０ａから供給される。かく
して、乗算器１０ｂは８個の初期評価項の組のσi α-i
N をＭＵＸ２０の入力ポート０へ順に供給する。初期化
の間、ＭＵＸ２０はσiα-iN をレジスターブロック３
０ｃに供給する。詳述すると、最初、第１初期評価項σ
1 α-NはまずレジスターＲ1 へ入力されると同時に１ビ
ットクロックサイクルの間格納される。その後、レジス
ターＲ1 の内容は次のビットクロックサイクルの間レジ
スターＲ2 へシフトされて格納され、続いて、レジスタ
ーＲ2 の内容はレジスターＲ3 へシフトされる。このよ
うな順次的方法にてレジスター８まで行われる。最後
に、レジスターＲ8 の出力は項更新ブロック３０の有限
フィールドＧＦ（２ｍ）上にて作動する乗算器３０ａに
供給される。
【００１７】各レジスターに対応する初期評価項（例え
ば、レジスターＲ8 にはσ1 α-N，レジスターＲ7 には
σ2 α-2N ）が格納された後、第１評価結果σ（α
-(N-1)）を求める第１段階が始まる。
【００１８】第１段階の第１ビットクロックサイクルの
際、乗算器３０ａはレジスターＲ8から供給されたσ1
α-Nを第２根入力ブロック３０ｂから入力されたα1 に
乗ずる。乗算器３０ａの出力、例えばσ1 α-(N-1)（即
ち、第１番目の組の初期評価項であり、評価項のＫ番目
の組はσi α-i(N-K) であり、Ｋは１〜Ｎ）は１ビット
クロックサイクル当たり、一つずつ加算ブロック４０へ
入力される。
【００１９】加算ブロック４０は、二個の入力の加算器
４０ａとレジスター４０ｃ（レジスターＲ9 ）とを備え
る。ここで、有限フィールドＧＦ（２m ）上の加算器４
０ａは乗算器３０ａからの各組の評価項をレジスター４
０ｃの内容に順次に加算し、レジスター４０ｃは加算器
４０ａから入力された第１〜第７番目の部分和を格納す
ると共に加算器４０ａへその部分和を供給する。ここ
で、Ｌ番目の部分和は式（５Ｂ）の順次的な加算過程に
て、同一組に含まれたＬ個（Ｌは１〜７）の評価項の和
を表す。加算器４０は、０または加算器４０ａの出力を
レジスター４０ｃへ選択的に供給するＭＵＸ４０ｂをも
備える。ＭＵＸ４０ｂはレジスター４０ｃの初期化のた
めに、各段階の始まりにて０をレジスター４０ｃへ供給
すると共に、残りの時間の間には、加算器４０ａからの
部分和をレジスター４０ｃへ送る動きを果たす。
【００２０】詳述すると、乗算器３０ａからσ1 α
-(N-1)を受け取ると、加算器４０ａはレジスター４０ｃ
の初期内容（即ち、０）に加える。その後には、第１部
分和σ1α-(N-1)が、例えば、次のビットクロックサイ
クルの立ち上がりエッジでＭＵＸ４０を通じてレジスタ
４０ｃに再度入力されて格納される。このために、ＭＵ
Ｘ４０ｂは加算器４０ａの出力をレジスター４０ｃへ送
る。また、乗算器３０ａから供給されたσ1 α-(N-1)は
ＭＵＸ２０を通じてレジスターブロック３０ｃに入力さ
れて、例えば、第１段階の第２ビットクロックサイクル
の立ち上がりエッジで各レジスターの内容は右側へシフ
トされる。
【００２１】第１段階の第２ビットクロックサイクルの
間、乗算器３０ａはレジスターＲ8から供給されたσ2
α-2N にα2 を乗算する。同時に、乗算器３０ａの出力
（即ち、σ2 α-2(N-1) ）は加算器４０ａへ入力され
て、レジスター４０ｃの内容（即ち、σ1 α-(N-1)）に
加算される。その後に、第２部分和（即ち、σ1 α-(N-
1)＋σ2 α-2(N-1) ）はＭＵＸ４０を通じてレジスター
４０ｃに再び供給されて格納される。乗算器３０ａから
のσ2 α-2(N-1) はＭＵＸ２０を通じてレジスターブロ
ック３０ｃへ供給されて、各レジスターの内容は次のビ
ットクロックサイクルの立ち上がりエッジで右側にシフ
トされる。
【００２２】第１段階の残りのビットクロックサイクル
の間上記の過程を繰り返すことによって、σ1 α-(N-1)
からσ8 α-8(N-1) までの各項は加算器４０ａにて加え
合わせられる。最後に、加算器４０ａは第８番目の部分
和、即ち、第１番目の組の８個の評価項の和（σ1 α
-(N-1)＋σ2 α-2(N-1) ＋…＋σ8 α-8(N-1) ）を出力
ブロック５０のレジスター５０ｂに供給する。レジスタ
５０ｂは入力された和を格納すると共に、和を加算器５
０ａへ供給する。ここでσ0 に加算することによって、
第１段階の最後の結果（即ち第１評価結果σ
1 α-(N-1)）が求められる。同時に、レジスター４０ｃ
はＭＵＸ４０ｂから供給された０にて初期化される。
【００２３】第２段階は第２組の評価項σi α-i(N-1)
が乗算器３０ａから加算ブロック４０に供給されて再び
レジスターブロック３０ｃへ送られることを除いては、
第１段階と類似である。詳述すると、第１ビットクロッ
クサイクルの間、σ1 α-(N- 1)はσ1 に乗じられ、第２
ビットクロックサイクルの間にはσ2 α-2(N-1) はσ 2
に乗じられる。そのような方式で第２組の評価項が求め
られる。第２組の評価項σi （α-i(N-1) ）を合算する
ことによって、第２平価結果が第２段階の終わりで求め
られる。上記過程を繰り返すことによって、ｊ＝Ｎ−１
〜０に対するσ（α-j）がＮ回の段階で求められる。
【００２４】下記の〔表１〕には、第１段階から第３段
階までの各ビットクロックサイクルの間の各レジスター
Ｒ1 〜レジスターＲ8 及びレジスターＲ9 の内容が示さ
れている。ここで、各列は各ビットクロックサイクルに
対応する。
【００２５】
【表１】
【００２６】評価結果はエラー決定ブロック５５に供給
される。ここで、σ（α-j）が０の場合は、符号語の対
応シンボルｒj でエラーが発生したことを知らせるエラ
ー信号が発生される。図２には、微分多項式σ′
（Ｘ）、即ち、エラー位置の多項式σ（Ｘ）の第１次導
関数を評価する従来の多項式評価装置２のブロック図が
示されている。このエラー位置の多項式が８次多項式の
場合は、下記の式（６）のようである。
【００２７】
【数６】 σ（Ｘ）＝σ0 ＋σ1 ｘ1 ＋σ2 ｘ2 ＋σ3 ｘ3 ＋σ4 ｘ4 ＋σ5 ｘ5 ＋σ6 ｘ6 ＋σ7 ｘ7 ＋σ8 ｘ8 式（６） よって、微分多項式は下記式（７Ａ）の通り与えられ
る。
【数７】 σ′（Ｘ）＝σ1 ＋２σ2 ｘ1 ＋３σ3 ｘ2 ＋４σ4 ｘ3 ＋５σ5 ｘ4 ＋６σ6 ｘ5 ＋７σ7 ｘ6 ＋８σ8 ｘ7 式（７Ａ）
【００２８】有限フィールドで二つの同数は０となるた
め、上記式（７Ａ）は次のようにもっと簡単になる。
【数８】 σ′（Ｘ）＝σ1 ＋３σ3 ｘ2 ＋５σ5 ｘ4 ＋７σ7 ｘ6 式（７Ｂ） 従って、α-jに対するσ′（Ｘ）の評価は下記のようで
ある。
【００２９】
【数９】
【００３０】多項式評価装置２の構造は式（７Ｃ）に対
応するよう変更され、多項式評価装置１と区別される。
詳述すると、微分多項式の評価結果である、微分評価結
果は式（７Ｃ）においてαの偶数次乗数のみ有するた
め、根入力ブロック６０ｂはαの偶数次乗数、即ち（α
0,α2,α4,α6 ）及び（α0,α-2N , α-4N , α-6N ）
のみを、根入力ブロック９０ａはαの偶数次乗数、即ち
（α0,α2,α4,α6 ）及び（α0,α-2N ,α-4N , α
-6N ）のみを各々供給し、レジスターブロック６０ｃは
図１に示した多項式評価装置１に組み込まれたレジスタ
ーの数の半分のレジスターを有し、奇数次乗数項の係数
（例えば、σ1,σ3,σ5,σ7 ）のみ乗算器９０ｂへ供給
される。また、０番目の係数（σ０）が微分評価結果に
含まれていないため、出力ブロック８０には加算器が備
えられていない。前述した特徴を除いては、多項式評価
装置２の全体的な作動は図１の評価装置１の作動と同様
である。前述したように、二つの多項式評価装置の構造
は類似であるが、各装置で処理された値（例えば、評価
項及び部分和）は互いに異なる。
【００３１】従って、式（７Ｃ）は下記のように更新さ
れ得る。
【数１０】
【００３２】上記式（７Ｄ）から、エラー位置の多項式
の奇数次乗数に対する評価項は微分多項式を評価するに
も用いられることが分かる。しかしながら、従来の多項
式評価装置においては、エラー位置の多項式および微分
多項式を評価する多項式評価装置が別々に設けられるた
め、装置の構造が複雑となることによって、ＶＬＳＩ技
術を通じてそれを具現するのが困難になる。
【００３３】
【発明が解決しようとする課題】従って、本発明の主な
目的は、エラー位置の多項式及び微分多項式に対する評
価結果を同時に供給する多項式評価装置を提供すること
である。
【００３４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、リードソロモン復号化器で用い
られ、ｊ番目の段階で変数Ｘにα-(N-j)を代入すること
によって多項式Ｐ（Ｘ）及び微分多項式Ｐ′（Ｘ）を段
階的に評価して、ｊ番目の評価結果Ｐ（α-(N- j)）及び
ｊ番目の微分評価結果Ｐ′（α-(N-j)）を求める多項式
評価装置であって、前記Ｐ（Ｘ）はＴ次の多項式、前記
Ｔは正の整数、前記Ｐ′（Ｘ）は前記多項式Ｐ（Ｘ）の
第１次導関数、ｊは１からＮまでの予め定められた正の
整数、αは有限フィールドＧＦ（２m ）の基本要素であ
り、Ｔ個のメモリ手段を有する先入れ先出し（ＦＩＦ
Ｏ）バッファ（Ｔは予め定められた正の整数）と、前記
先入れ先出しバッファの内容を前記有限フィールドＧＦ
（２m ）上の第１群の要素に順に乗じることによって、
前記ｊ番目の段階の間、ｊ番目の組のＴ個の評価項を供
給する更新手段と、Ｔ個の初期評価項を発生する初期評
価項発生手段と、前記Ｔ個の初期評価項または前記ｊ番
目の組のＴ個の評価項を前記先入れ先出しバッファに格
納されるように選択的に供給する選択手段と、前記ｊ番
目の組のＴ個の評価項の和を求めることによって、ｊ番
目の和を供給する第１加算手段と、前記ｊ番目の和に前
記多項式の０番目の係数を加えることによって、前記ｊ
番目の評価結果を出力する出力手段と、前記ｊ番目の段
階の間、前記ｊ番目の組の評価項の中から奇数次評価項
を取り抜くことによって、ｊ番目のクラスの奇数次評価
項を順に供給する第１奇数次項選択手段と、前記ｊ番目
の段階の間、前記ｊ番目のクラスの各奇数次評価項にｊ
番目の変更項を乗じることによって、ｊ番目の群の微分
評価項を出力する変更項乗算手段と、前記ｊ番目の段階
の間、前記ｊ番目の群の微分評価項の和を求めることに
よって、前記ｊ番目の微分評価結果を出力する第２加算
手段とを含むことを特徴とする多項式評価装置が提供さ
れる。
【００３５】
【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。図３を参照
すれば、本発明による多項式評価装置１００のブロック
図が示されている。この多項式評価装置１００は、下記
式を用いてエラー位置の多項式σ（Ｘ）及び微分多項式
σ′（Ｘ）を評価する。
【００３６】
【数１１】
【数１２】
【００３７】ここで、ｊ＝（Ｎ−１）〜０であり、Ｔは
説明の便宜上８と定める。本発明の多項式評価装置１０
０においては、上記両式（５Ｂ）及び式（７Ｄ）の計算
がｊ＝Ｎ−１から０まで順に行われる。ここで、各段階
は１システムクロックサイクル間に行われることが好ま
しい。
【００３８】多項式評価装置１００はエラー位置の多項
式を評価するのに用いられる、初期化ブロック１１０
と、マルチプレクサ（ＭＵＸ）１２０と、項更新ブロッ
ク１３０と、第１加算ブロック１４０と、第１出力ブロ
ック１５０とエラー決定ブロック１５５とからなる。こ
れらのブロックは基本的に図１に示した従来の多項式評
価装置１の対応ブロックと同一である。従って、図１を
参照して述べた過程によって、評価結果σ（α-j）は第
１出力ブロック１５０から供給され、エラー信号はエラ
ー決定ブロック１５５から供給される。
【００３９】図１で説明した過程に基づいて、項更新ブ
ロック１３０は各段階の間、評価項の各組を供給する。
更に、項更新ブロック１３０からの８個の評価項の組は
微分多項式を評価するのに用いられる。微分多項式を評
価するために、多項式評価装置１００は奇数次項選択ブ
ロック２００、項変更ブロック２１０、第２加算ブロッ
ク及び第２出力ブロック１８０を更に含む。
【００４０】最初、奇数次項選択ブロック２００におい
て、エラー位置の多項式の奇数次乗数（累乗）項に対応
する評価項（即ち、σ1 α-j, σ3 α-3j , σ
5 α-5j , σ 7 α-7j ）である、４個の奇数次評価項の
群がエラー位置の評価項の８個の評価項の組の中から選
択される。ここで、ｊは０〜（Ｎ−１））である。一群
の奇数次評価項は項変更ブロック２１０へ入力されて、
ここで、各項はαj に乗じられて、微分評価項の群（即
ち、σ1 α0,σ3 α-2j , σ5 α-4j 及びσ7 α-6j ）
が発生される。ここでｊは０〜（ Ｎ−１））である。
ここで、微分評価項は式（７Ｂ）に含まれた各項を表
す。項変更ブロック２１０からの４個の微分評価項は第
２加算ブロック１７０にて合算されることによって、微
分評価結果σ′（α -j）が求められる。各微分評価結果
は第２出力ブロック１８０に格納され、リードソロモン
符号化器でエラー訂正に用いられる。
【００４１】図４を参照すると、本発明による多項式評
価装置１００に組み込まれた幾つかの機能ブロックを説
明するための詳細ブロック図が示されている。各機能ブ
ロックは項更新ブロック１３０から供給されたエラー位
置の多項式の評価項を用いて微分評価結果を得る為に採
用される。
【００４２】奇数次項選択ブロック２００は、項更新ブ
ロック１３０から供給された評価項または０を項変更ブ
ロック２１０に選択的に供給するＭＵＸ２００ａを備え
る。詳述すると、奇数次評価項がＭＵＸ２００ａの入力
ポート０に入力された場合、ＭＵＸ２００ａは奇数次評
価項を項変更ブロック２１０へ供給し、それとも、入力
ポート１に入力された０を項変更ブロック２１０へ供給
する。従って、（Ｎ−ｊ）番目の段階の間、ＭＵＸ２０
０ａから供給された値は、順にσ1 α-j、０、σ3 α
-3j , ０, σ5 α-5j , ０, σ7 α-7j 及び０となる。
【００４３】項変更ブロック２１０は変更項を格納する
レジスター２１０ｃと、変更項を更新する、有限フィー
ルドＧＦ（２m ）上の乗算器２１０ｂと、奇数次項選択
ブロック２００から供給された各奇数次評価項に変更項
を乗じる、有限フィールド上の乗算器２１０ａとからな
る。ここで、変更項αj は式（７Ｄ）に示したような微
分平価項を求めるために乗算器２１０ａにて（Ｎ−ｊ）
番目の段階の間各奇数次項に乗じられるべきαj を表
す。初期変更項（即ち、第１段階での更新項）は、α
-(N-1)であるため、レジスターＲ11（レジスター２１０
ｃ）は第１段階の前にα-(N-1)にて初期化される。第２
段階の始めの際（または第１段階の終了の際）に、初期
変更項は乗算器２１０ｂでα-1に乗じられて、第２段階
に対する変更項（即ち、α-(N-2 ) ）が求められる。同
様に、変更項は各段階当たり一つずつ更新される。更新
された変更項はレジスターＲ11に再び供給されて格納さ
れる。
【００４４】前述した通り、乗算器２１０ａは各段階の
間、一群の微分評価項を供給する。詳述すると、（Ｎ−
ｊ）番目の段階の間、乗算器２１０ａはσ1 、０、σ3
α-2 j 、０、σ5 α-4j 、０、σ7 α-6j 及び０の順に
供給する。その後、一群の微分評価項は加算ブロック１
７０へ供給され、ここで、各評価項は合算されて微分評
価結果σ′（α-j）を求める。加算ブロック１７０は、
図１及び図２に示された加算ブロック４０または７０と
同様に作動する。従って、（Ｎ−ｊ）番目の段階の終了
の際に、加算ブロック１７０に含まれた加算器１７０ａ
は、４つの微分評価項（σ1,σ3 α-2j , σ5 α-4j 及
びσ7 α-6j ）を合わせることによって、ｊ番目の微分
評価結果σ′（α-j）を発生する。この微分評価結果は
レジスター１８０に入力され、格納され、エラー訂正プ
ロセスに用いられる。両レジスターＲ11及びＲ12（レジ
スター１７０ｃ）の内容は下記［表２］のように与えら
れる。０は毎ビットクロックサイクルの間、０が項変更
ブロック２１０から加算器１７０ａへ供給される場合、
レジスターＲ12の内容は２ビットクロックサイクル当た
り一度変えることになる。
【００４５】
【表２】
【００４６】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
【００４７】
【発明の効果】従って、本発明によれば、エラー位置の
多項式及び微分多項式を同時に評価する多項式評価装置
が設けられるため、装置の構造がより一層単純化され、
且つ低コストでそれを具現することができる。
【図面の簡単な説明】
【図１】エラー位置の多項式を評価する、従来の多項式
評価装置のブロック図である。
【図２】微分多項式を評価する、従来の多項式評価装置
のブロック図である。
【図３】エラー位置の多項式及び微分多項式を共に評価
する、本発明の多項式評価装置のブロック図である。
【図４】図３に示された奇数次項選択ブロック、項変更
ブロック、第２加算ブロック及び第２出力ブロックの詳
細なブロック図である。
【符号の説明】
１、２ 従来の多項式評価装置 １０、１１０ 初期化ブロック １０ａ、３０ｂ、６０ｂ、９０ａ 根入力ブロック １０ｂ、３０ａ、６０ａ、９０ｂ、２１０ａ、２１０ｂ
乗算器 ２０、６５、７０ｂ、１２０、２００ａ、１７０ｂ マ
ルチプレクサ（ＭＵＸ） ３０、１３０ 項更新ブロック ２１０ 項変更ブロック ３０ｃ、６０ｃ レジスターブロック ４０、７０、１４０、１７０ 加算ブロック ５０、１５０、１８０ 出力ブロック ５５、１５５ エラー決定ブロック ７０ｃ、８０、２１０ｃ、１７０ｃ、１８０ レジスタ
ー １００ 本発明の多項式評価装置 ２００ 奇数次項選択ブロック

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 リードソロモン復号化器で用いられ、ｊ
    番目の段階で変数Ｘにα-(N-j)を代入することによって
    多項式Ｐ（Ｘ）及び微分多項式Ｐ′（Ｘ）を段階的に評
    価して、ｊ番目の評価結果Ｐ（α-(N-j) )及びｊ番目の
    微分評価結果Ｐ′（α-(N-j)）を求める多項式評価装置
    であって、前記Ｐ（Ｘ）はＴ次の多項式、前記Ｔは正の
    整数、前記Ｐ′（Ｘ）は前記多項式Ｐ（Ｘ）の第１次導
    関数、ｊは１からＮ、Ｎは予め定められた正の整数、α
    は有限フィールドＧＦ（２m ）の基本要素であり、 Ｔ個のメモリ手段を有する先入れ先出し（ＦＩＦＯ）バ
    ッファ（Ｔは予め定められた正の整数）と、 前記先入れ先出しバッファの内容を前記有限フィールド
    ＧＦ（２m ）上の第１群の要素に順に乗じることによっ
    て、前記ｊ番目の段階の間、ｊ番目の組のＴ個の評価項
    を供給する更新手段と、 Ｔ個の初期評価項を発生する初期評価項発生手段と、 前記Ｔ個の初期評価項または前記ｊ番目の組のＴ個の評
    価項を前記先入れ先出しバッファに格納されるように選
    択的に供給する選択手段と、 前記ｊ番目の組のＴ個の評価項の和を求めることによっ
    て、ｊ番目の和を供給する第１加算手段と、 前記ｊ番目の和に前記多項式の０番目の係数を加えるこ
    とによって、前記ｊ番目の評価結果を出力する出力手段
    と、 前記ｊ番目の段階の間、前記ｊ番目の組の評価項の中か
    ら奇数次評価項をえり抜くことによって、ｊ番目のクラ
    スの奇数次評価項を順に供給する第１奇数次項選択手段
    と、 前記ｊ番目の段階の間、前記ｊ番目のクラスの各奇数次
    評価項にｊ番目の変更項を乗じることによって、ｊ番目
    の群の微分評価項を出力する変更項乗算手段と、 前記ｊ番目の段階の間、前記ｊ番目の群の微分評価項の
    和を求めることによって、前記ｊ番目の微分評価結果を
    出力する第２加算手段とを含むことを特徴とする多項式
    評価装置。
  2. 【請求項２】 前記更新手段が、 前記ｊ番目の段階の間、前記有限フィールドの前記Ｔ個
    の要素を順に供給する第１入力手段と、 前記第１入力手段から供給された前記有限フィールドの
    前記Ｔ個の要素に前記先入れ先出しバッファの内容を順
    に乗じることによって、ｊ番目の段階の間、前記ｊ番目
    の組のＴ個の評価項を供給する乗算手段とを備えること
    を特徴とする請求項１に記載の多項式評価装置。
  3. 【請求項３】 前記初期評価項発生手段が、 前記有限フィールドのＴ個の要素を順に供給する第２入
    力手段と、 前記第１入力手段からの前記有限フィールドのＴ個の要
    素を、前記多項式Ｐ（Ｘ）のＴ番目の係数に順に乗じる
    ことによって、前記Ｔ個の初期評価項を供給する第１乗
    算手段とを備えることを特徴とする請求項１に記載の多
    項式評価装置。
  4. 【請求項４】 前記第１加算手段が、 前記更新手段からの評価項をフィードバック値に加える
    ことによって、部分和または前記ｊ番目の和を供給する
    加算手段と、 前記加算手段からの部分和または０を選択的に供給する
    選択手段と、 前記選択手段からの部分和または０を格納すると共に、
    前記加算手段にフィードバック値として前記部分和また
    は０を供給するメモリ手段とを備えることを特徴とする
    請求項１に記載の多項式評価装置。
  5. 【請求項５】 前記奇数次項選択手段が、奇数次評価項
    または０を選択的に出力するマルチプレクサ（ＭＵＸ）
    からなることを特徴とする請求項１に記載の多項式評価
    装置。
  6. 【請求項６】 前記変更項乗算手段が、 変更項を格納する第１メモリ手段と、 各段階の間、前記変更項を更新すると共に、該更新変更
    項を前記第１メモリ手段に格納されるように供給するた
    めの更新手段と、前記第１メモリ手段に格納された前記
    変更項を前記ｊ番目のクラスの各奇数次評価項に乗じる
    ことによって、前記ｊ番目の群の微分評価項を供給する
    乗算手段とを備えることを特徴とする請求項１に記載の
    多項式評価装置。
  7. 【請求項７】 前記更新手段が、α-1を前記第１メモリ
    手段に格納された前記変更項に乗じる乗算手段を有する
    ことを特徴とする請求項６に記載の多項式評価装置。
  8. 【請求項８】 前記第１メモリ手段がαN-1 にて初期化
    され、前記ｊ番目の変更項がα(N-j) であることを特徴
    とする請求項６に記載の多項式評価装置。
  9. 【請求項９】 前記第２加算手段が、 前記変更項乗算手段からの微分評価項をフィードバック
    値に加えることによって、部分和または前記ｊ番目の微
    分評価結果を出力する加算器と、 前記加算器からの前記部分和または０を選択的に供給す
    る選択手段と、 前記選択手段からの前記部分和または前記０を格納する
    と共に、部分和または０を前記加算器にフィードバック
    値として供給するメモリ手段とを備えることを特徴とす
    る請求項１に記載の多項式評価装置。
  10. 【請求項１０】 前記第１入力手段からの前記Ｔ個の要
    素が、αi （ｉは１からＴの正の整数）であることを特
    徴とする請求項２に記載の多項式評価装置。
  11. 【請求項１１】 前記第２入力手段からの前記Ｔ個の要
    素が、α-iN （ｉは１からＴの正の整数）であることを
    特徴とする請求項３に記載の多項式評価装置。
  12. 【請求項１２】 前記多項式Ｐ（Ｘ）が、Ｔ次のエラー
    位置の多項式であることを特徴とする請求項１に記載の
    多項式評価装置。
  13. 【請求項１３】 前記評価結果が０であるか否かを判断
    して、エラー信号を発生するエラー判断手段を更に含む
    ことを特徴とする請求項１に記載の多項式評価装置。
  14. 【請求項１４】 請求項１の前文と同一のリードソロモ
    ン復号化器で用いられ、ｊ番段階で変数Ｘにα-(N-j)を
    代入することによって多項式Ｐ（Ｘ）及び微分多項式
    Ｐ′（Ｘ）を段階的に評価してｊ番目の評価結果Ｐ（α
    -(N-j)）及びｊ番目の微分評価結果Ｐ′（α-(N-j)）を
    各々得る、多項式評価装置（前記Ｐ（Ｘ）はＴ次多項
    式、前記Ｔは正の整数、Ｐ′（Ｘ）はＰ（Ｘ）の第１次
    導関数、ｊは１からＮ、Ｎは予め定められた正の整数、
    αは有限フィールドＧＦ（２m ）の基本要素）であっ
    て、 Ｔ個のメモリ手段を有する先入れ先出し（ＦＩＦＯ）バ
    ッファ（Ｔは予め定められた正の整数）と、 Ｔ個の初期評価項を前記先入れ先出しバッファに順に供
    給することによって、前記先入れ先出しバッファを初期
    化する初期化手段と、 前記有限フィールドＧＦ（２m ）上のＴ個の要素に前記
    先入れ先出しバッファの内容を順に乗じることによっ
    て、前記ｊ番目の段階の間、ｊ番目の組のＴ個の評価項
    を供給する更新手段と、 前記ｊ番目の段階の間、前記ｊ番目の組のＴ個の評価項
    を前記先入れ先出しバッファに格納されるように順に供
    給する選択手段と、 前記ｊ番目の組のＴ個の評価項の和を求めて、ｊ番目の
    和を供給する第１加算手段と、 前記ｊ番目の和に前記多項式の０番目の係数を加えるこ
    とによって、前記ｊ番目の評価結果を供給する評価結果
    発生手段と、 前記ｊ番目の段階の間、前記ｊ番目の組の評価項の中か
    ら奇数次評価項をえり抜くことによって、ｊ番目のクラ
    スの奇数次評価項を順に供給する奇数次項選択手段と、 前記ｊ番目の段階の間、前記ｊ番目のクラスの各奇数次
    評価項にｊ番目の変更項を乗じることによって、ｊ番目
    の群の微分評価項を供給する変更項乗算手段と、 前記ｊ番目の段階の間、前記ｊ番目の群の微分評価項の
    和を求めて、前記ｊ番目の微分評価結果を供給する第２
    加算手段とを含むことを特徴とする多項式評価装置。
  15. 【請求項１５】 前記更新手段が、 前記ｊ番目の段階の間、前記有限フィールドのＴ個の要
    素を順次に供給する第１入力手段と、 前記先入れ先出しバッファの内容を前記第１入力手段か
    らの前記有限フィールドのＴ個の要素に順に乗じること
    によって、前記ｊ番目の段階の間前記ｊ番目の組のＴ個
    の評価項を供給する乗算手段とを備えることを特徴とす
    る請求項１４に記載の多項式評価装置。
  16. 【請求項１６】 第１加算手段が、 前記更新手段からの評価項をフィードバック値に加える
    ことによって、部分和または前記ｊ番目の和を供給する
    加算器と、 前記加算器から供給された部分和または０を供給する第
    ２選択手段と、 前記第２選択手段から供給された部分和または０を格納
    すると共に、加算器にそれをフィードバック値として供
    給するメモリ手段とを備えることを特徴とする請求項１
    ４に記載の多項式評価装置。
  17. 【請求項１７】 前記第２加算手段が、 前記乗算手段からの微分評価項をフィードバック値に加
    えることによって、部分和または前記ｊ番目の微分評価
    結果を供給する加算器と、 前記加算器からの部分和または０を選択的に供給する選
    択手段と、 前記選択手段からの部分和または０を格納すると共に、
    前記加算器にそれをフィードバック値として供給するメ
    モリ手段とを備えることを特徴とする請求項１４に記載
    の多項式評価装置。
  18. 【請求項１８】 前記多項式Ｐ（Ｘ）がＴ次のエラー位
    置の多項式であることを特徴とする請求項１４に記載の
    多項式評価装置。
  19. 【請求項１９】 前記評価結果が０であるか否かを判断
    してエラー信号を発生するエラー判断手段とを更に含む
    ことを特徴とする請求項１４に記載の多項式評価装置。
JP8347768A 1996-07-01 1996-12-26 リードソロモン復号化器用多項式評価装置 Pending JPH1065553A (ja)

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