JP3233502B2 - 復号化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、リード・ソロモン符号
及びＢＣＨ符号を含むゴッパ符号の誤り訂正符号の復号
に好適の復号化装置に関する。

【０００３】

【従来の技術】近年、各種ディジタルシステムの信頼性
を向上させるために、誤り訂正符号が適用されるように
なった。誤り訂正符号としては、システムに応じて種々
のものが採用されている。特に、Reed solomon符号（以
下、ＲＳ符号という）は、冗長度が低く、ＣＤ（コンパ
クトディスク）、ＤＡＴ（ディジタルオーディオテー
プ）及び衛星通信の分野等において広く用いられている
重要な符号である。

【０００４】ＲＳ符号の復号方法としては種々の提案が
ある。２又は３シンボル程度の訂正では、ＲＳ符号を用
いて代数的な手法によって誤り位置及び誤り値を求める
ことが可能であり、その装置化は容易である。しかし、
高信頼性を必要とするシステムにおいては、訂正能力を
大きくする必要がある。この場合には、ピーターソン
法、バーレカンプ・マッシィ法又はユークリッド法等を
用いる。これらの方法は、誤り位置多項式及び評価多項
式を導出し、チェンサーチ法等によって誤り位置及び誤
り値を求めることによって復号を行う。

【０００５】図１４はこのような誤り訂正符号を復号す
る従来の復号化装置を示す回路図である。図１４の装置
は特公平４−７８４７号公報にて開示されたものであ
る。

【０００６】図１４の装置はシストリックアルゴリズム
に基づいて構成している。消失を考慮しない場合には、
復号は以下の（１）乃至（５）に示す手順で行う。

【０００７】（１）シンドローム計算を行う。

【０００８】（２）シンドロームが全て０ならば誤りな
しと判定する。

【０００９】（３）シンドロームからピーターソン法又
はユークリッドの互除法等を用いて、誤り位置多項式σ
（Ｘ）及び誤り数値多項式ω（Ｘ）を求める。

【００１０】（４）チェンサーチによって、σ（Ｘ）の
根、即ち、誤り位置を求める。

【００１１】（５）ω（Ｘ）の根、即ち、誤りの値を求
める。

【００１２】更に、図１４の装置では、誤りの訂正だけ
でなく、消失位置のフラグ信号を用いて消失に対する訂
正機能も有している。消失フラグはシンボルが誤りと思
われることを示すものであり、フラグ出力回路201 はこ
の消失フラグを入力端子ｒinから入力される受信語と同
期させて出力する。消失位置発生回路202 は消失フラグ
によって、消失の位置を示す消失位置係数αⁱ を生成す
る。

【００１３】一方、入力端子ｒinを介して入力される受
信語は、シンドロームセル回路203に与えてシンドロー
ムＳ（Ｘ）を生成する。消失位置係数αⁱ 及びシンドロ
ームＳ（Ｘ）はインターフェース（以下、Ｉ／Ｆとい
う）204 を介して消失位置係数ラッチ回路205 及び修正
シンドロームセル回路206 に与える。修正シンドローム
セル回路206 は、シンドロームＳ（Ｘ）の情報から消失
位置の情報を除去した修正シンドロームＳε（Ｘ）を作
成する。図１５は修正シンドロームセル回路206の具体
的な構成を示すブロック図である。

【００１４】修正シンドロームセル回路206 は、図１５
に示すセルを２ｔ個接続して構成する。シンドロームＳ
（Ｘ）は図１５の入力Ｙinとしてラッチ221 に与える。
ラッチ221 がシンドロームＳ（Ｘ）をロードすると、Ｘ
inとして消失位置係数αⁱ がラッチ222 に入力される。
制御回路224 は、ラッチ223 からのコマンドに基づい
て、ラッチ225 ，226 、加算回路227 及び乗算回路228
を制御して、下記式（１）に示す計算を行って、修正シ
ンドロームＳε（Ｘ）を求める。

【００１５】 Ｓε（Ｘ）＝（Ｘ−αⁱ ）・Ｓ（Ｘ） ｍｏｄＸ^2t …（１） 計算結果はＭＵＸ229 を介してラッチ230 に与えて出力
する。なお、上記式（１）の計算には２ｔステップを要
する。計算終了後、各セルのレジスタには修正シンドロ
ームの係数が保持され、２ｔステップ出力モードにする
ことで修正シンドロームＳε（Ｘ）が出力される。

【００１６】修正シンドロームセル回路206 が求めた修
正シンドロームＳε（Ｘ）はＩ／Ｆ207 を介してＧＣＤ
（Greatest Common Divisor（最大公約数））セル回路2
08及び消失位置係数ラッチ回路209 に与える。更に、消
失位置係数ラッチ回路209及びＧＣＤセル回路208 の出
力はＩ／Ｆ210 を介して乗算セル回路211 及び誤り−消
失数値多項式ラッチ212 に与える。ＧＣＤセル回路208
は、修正シンドロームのデータ系列から誤り位置多項式
σｅ（Ｘ）と誤り−消失数値多項式ｎ（Ｘ）の係数のデ
ータ系列を求める。更に、乗算セル回路211 は、誤り位
置多項式σｅ（Ｘ）と消失位置データ系列とから誤り消
失位置多項式σ（Ｘ）の係数データを求める。更に、Ｉ
／Ｆ回路213 は誤り消失位置多項式σ（Ｘ）の微分σ′
（Ｘ）を求め、誤り一消失数値多項式ｎ（ｘ）と共にEv
aluationセル回路214 に出力する。

【００１７】Evaluationセル回路214 は、誤り位置多項
式σ（αⁱ ）が０となる位置ｉにおいて、下記式（２）
に示す演算によって誤り数値を求める。

【００１８】 ｎ（αⁱ ）／σ′（αⁱ ） …（２） Evaluationセル回路214 が求めた誤り数値はゲート回路
215 を介して加算回路216 に与える。ゲート回路215 は
誤り位置多項式σ（αⁱ ）が０である場合に、位置ｉに
誤りが生じているものと判断して誤り数値を加算回路21
6 に与える。加算回路216 はバッファメモリ217 から受
信語が与えられており、受信語の位置ｉのデータと位置
ｉの誤り数値とのガロア体の加算によって誤りを訂正し
て出力端子218 に出力する。なお、図中のＣＯＭinは各
回路のコマンド入力である。

【００１９】図１４の装置はパイプライン処理が可能で
あり、高速性に優れている。しかしながら、回路規模が
膨大であり、ＬＳＩ化する場合に経済的ではないという
欠点があった。

【００２０】

【発明が解決しようとする課題】このように、上述した
従来の復号化装置においては、回路規模が大きく、ま
た、ＬＳＩ化に適していないという問題点があった。

【００２１】本発明は、高速性を損なうことなく、回路
規模を大幅に削減することができる復号化装置を提供す
ることを目的とする。

【００２２】［発明の構成］

【００２３】

【課題を解決するための手段】本発明の請求項１に係る
復号化装置は、被除多項式の係数を格納する第１のレジ
スタ群、除多項式の係数を格納する第２のレジスタ群、
乗算器群、加算器群及び逆元発生器によって構成される
除算回路と、前記乗算器群への入力を切換える第１のス
イッチ手段と、前記スイッチ手段を制御して、前記乗算
器群の一方の入力に消失位置を与え、第１のレジスタ群
にシンドロームの係数を与えることにより、前記除算回
路を利用して修正シンドローム演算を行うと共に、前記
第１のレジスタ群に演算結果である修正シンドロームの
係数を保持させる修正シンドローム演算手段と、前記ス
イッチ手段を制御して、乗算器群の一方の入力に第２の
レジスタ群の出力を与えることにより、前記第１のレジ
スタ群に保持されている前記修正シンドロームの係数を
用い、１回の除算毎に第１のレジスタ群と第２のレジス
タ群の値を交換しながら最大次係数が非零となるまで除
算を行うユークリッド互除の除算処理によって、誤り数
値多項式を生成するユークリッド除算手段とを具備した
ものであり、本発明の請求項２に係る復号化装置は、乗
算器群、加算器群、前記乗算器群の係数を格納する第３
のレジスタ群並びに前記加算器群の係数を格納する第４
及び第５のレジスタ群によって構成される積和演算回路
と、前記第３のレジスタ群への入力を切換えると共に、
前記加算器群への入力を切換える第２のスイッチ手段
と、前記第２のスイッチ手段を制御して、前記第３のレ
ジスタ群から前記乗算器群の一方の入力に消失位置を与
えることにより、前記積和演算回路を利用して消失位置
多項式演算を行うと共に、前記第３のレジスタ群に演算
結果である消失位置多項式の係数を保持させる消失位置
多項式演算手段と、前記第２のスイッチ手段を制御し
て、加算器群の一方の入力に第２のレジスタ群の出力を
与えることにより、前記第３のレジスタ群に保持されて
いる前記消失位置多項式の係数とユークリッド互除の除
算処理によって得た誤り数値多項式とを積和演算するこ
とによって、誤り位置多項式を生成するユークリッド互
除用積和演算手段とを具備したものであり、本発明の請
求項３に係る復号化装置は、被除多項式の係数を格納す
る第１のレジスタ群、除多項式の係数を格納する第２の
レジスタ群、乗算器群、加算器群及び逆元発生器によっ
て構成される除算回路と、前記乗算器群への入力を切換
える第１のスイッチ手段と、前記スイッチ手段を制御し
て、前記乗算器群の一方の入力に消失位置を与え、第１
のレジスタ群にシンドロームの係数を与えることによ
り、前記除算回路を利用して修正シンドローム演算を行
うと共に、前記第１のレジスタ群に演算結果である修正
シンドロームの係数を保持させる修正シンドローム演算
手段と、前記スイッチ手段を制御して、乗算器群の一方
の入力に第２のレジスタ群の出力を与えることにより、
前記第１のレジスタ群に保持されている前記修正シンド
ロームの係数を用い、１回の除算毎に第１のレジスタ群
と第２のレジスタ群の値を交換しながら最大次係数が非
零となるまで除算を行うユークリッド互除の除算処理に
よって、誤り数値多項式を生成するユークリッド除算手
段と、乗算器群、加算器群、前記乗算器群の係数を格納
する第３のレジスタ群、前記加算器群の係数を格納する
第４及び第５のレジスタ群とによって構成される積和演
算回路と、前記第３のレジスタ群への入力を切換えると
共に、前記加算器群への入力を切換える第２のスイッチ
手段と、前記第２のスイッチ手段を制御して、前記第３
のレジスタ群から前記乗算器群の一方の入力に消失位置
を与えることにより、前記積和演算回路を利用して消失
位置多項式演算を行うと共に、前記第３のレジスタ群に
演算結果である消失位置多項式の係数を保持させる消失
位置多項式演算手段と、前記第２のスイッチ手段を制御
して、加算器群の一方の入力に第２のレジスタ群の出力
を与えることにより、前記第３のレジスタ群に保持され
ている前記消失位置多項式の係数と前記ユークリッド互
除手段からの前記誤り数値多項式とを積和演算すること
によって、誤り位置多項式を生成するユークリッド互除
用積和演算手段とを具備したものであり、本発明の請求
項４に係る復号化装置は、受信語からシンドロームを計
算するシンドローム計算手段と、受信語に同期した消失
フラグから消矢位置データを発生する消失位置生成手段
と、第１及び第２のレジスタ、第１の加算器並びに第１
の乗算器を有する第１のセルが複数接続された第１のセ
ル群と、この第１のセル群に前記シンドローム及び前記
消失位置データを与え、前記第１のレジスタ、第１の加
算器及び第１の乗算器を用いて、前記シンドロームから
消失位置情報を除く修正シンドロームを生成して前記第
１のレジスタに格納する修正シンドローム生成手段と、
前記第１及び第２のレジスタ、第１の加算器並びに第１
の乗算器を用いて、前記第１のレジスタに格納された修
正シンドロームと前記消矢位置多項式とから誤り数値多
項式を求めるユークリッドの除算手段と、第３、第４及
び第５のレジスタ、第２の加算器並びに第２の乗算器を
有する第２のセルが複数接続された第２のセル群と、前
記第２のセル群に前記消失位置データを与え、前記第３
のレジスタ、第２の加算器及び第２の乗算器を用いて、
消失位置多項式を生成して前記第３のレジスタに格納す
る消失位置多項式生成手段と、前記ユークリッドの除算
手段の商が与えられ、前記第３、第４及び第５のレジス
タ、第２の加算器並びに第２の乗算器を用いて、前記第
３のレジスタに格納された消失位置多項式と前記商とか
ら誤り位置多項式を求めるユークリッドの積和演算手段
と、前記ユークリッドの除算手段及び積和演算手段によ
って夫々求められた誤り数値多項式及び誤り位置多項式
から誤り位置及び誤り数値を求めるチェンサーチ手段
と、このチェンサーチ手段によって求められた誤り位置
及び誤り数値に基づいて、前記受信語の誤りを訂正する
訂正実行手段とを具備したものである。

【００２４】

【作用】本発明において、修正シンドローム生成手段及
び消失位置多項式生成手段は、ユークリッドの互除演算
手段と共用する。これにより、回路規模が削減される。

【００２５】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る復号化装置の一実施例
を示すブロック図である。

【００２６】受信語はシンドローム生成回路１に与え
る。受信語に同期した消失フラグは消失位置生成回路２
に与える。シンドローム生成回路１は受信語からシンド
ロームＳ（Ｘ）を算出する。一方、消失位置生成回路２
は入力された消失フラグから消失位置係数αⁱ を発生
し、図示しないレジスタに格納するようになっている。

【００２７】本実施例においては、修正シンドローム生
成演算及び消失位置多項式生成演算を行うための回路を
夫々ユークリッド互除演算のための除算器及び積和演算
回路と共用するようになっている。即ち、シンドローム
生成回路１からのシンドロームＳ（Ｘ）及び消失位置生
成回路からの消失位置係数αⁱ は修正シンドローム生成
／ユークリッド用除算器２に与える。また、消失位置係
数αⁱ は消失位置多項式生成／ユークリッド用積和演算
回路４に与える。

【００２８】図２は図１の修正シンドローム生成／ユー
クリッド用除算器３の具体的な構成を示す回路図であ
る。この図２を説明する前に、図４及び図５を参照して
修正シンドローム生成の原理回路及びユークリッド互除
演算の除算器を説明する。

【００２９】図４はスイッチ10、加算器11、レジスタ12
及び乗算器13から構成されるセルを２ｔ個接続して構成
される。初期状態においては、スイッチ10が端子14を選
択して各レジスタ12にシンドロームＳ0 乃至Ｓ2t-1を与
える。次に、スイッチ10は端子15を選択して、前段のレ
ジスタ12の出力を加算器11に与える。なお、最下位の次
数側のセルのスイッチ10には０を与える。加算器11には
レジスタ12の出力と消失位置係数αⁱ との乗算結果が与
えられており、加算器11はｍｏｄＸ^2tの加算を行う。検
出された消失位置係数αⁱ が入力されることにより、結
局、レジスタ12には上記式（１）に示す修正シンドロー
ムＳε（Ｘ）の各係数が保持されることになる。

【００３０】次に、図５を参照してユークリッド互除演
算の除算に使用可能な除算器について説明する。図５の
除算器は本件出願人が先に出願した特願平５−７４６５
２号明細書において記載したものである。

【００３１】レジスタ21乃至28は被除数であるＲi-2
（Ｘ）の係数記憶用のレジスタであり、レジスタ31乃至
38は除数であるＲi-1 （Ｘ）の係数記憶用のレジスタで
ある。レジスタ21乃至28には除算終了後の剰余が保存さ
れるので、これらのレジスタ21乃至28をＲi レジスタと
いい、レジスタ31乃至38をＲi-1 レジスタという。

【００３２】Ｒ-1（Ｘ）＝Ｘ^2t，Ｒ0 ＝Ｓε（Ｘ）とす
ると、図５の構成によって、下記式（３）の演算が行わ
れる。

【００３３】 Ｒi （Ｘ）＝Ｒi-2 （Ｘ） ｍｏｄ Ｒi-1 （Ｘ） …（３） ここで、Ｑi （Ｘ）はＲi-2 （Ｘ）をＲi-1 （Ｘ）で除
算したときの商である。図２において、Ｒi レジスタ21
乃至28及びＲi-1 レジスタ31乃至38の構成は図２と同様
である。レジスタ21乃至28のデータ端Ｄには夫々スイッ
チ60乃至67からデータを供給する。レジスタ21乃至28の
出力データは、夫々加算器41乃至47及び乗算器72に与え
ると共に、レジスタ31乃至38のデータ端Ｄにも与える。
レジスタ31乃至37の出力データは、夫々スイッチ151 乃
至157 を介して乗算器51乃至57に与えると共に、乗算器
38の出力は逆元ＲＯＭ70に与える。また、レジスタ31乃
至38の出力は夫々スイッチ60乃至67にも与える。

【００３４】スイッチ60には０及びシンドローム係数Ｓ
0 も与えられ、スイッチ60は後述する制御信号ＬＤＮ，
ＬＤＮ２に制御されて、０、シンドローム係数Ｓ0 及び
レジスタ31の出力のいずれかを選択してレジスタ21に与
えるようになっている。同様に、スイッチ31乃至67に
は、夫々前段の加算器41乃至47の出力及びＳ1 乃至Ｓ7
も与えられ、スイッチは３入力の１つを選択してレジス
タ22乃至28に出力する。

【００３５】逆元ＲＯＭ70はレジスタ38出力の逆元をア
ンドゲート71に出力する。アンドゲート71は信号ＱＥＮ
の“Ｈ”で逆元を乗算器72に与える。乗算器72はレジス
タ28の出力と逆元との乗算を行って、出力Ｑ（Ｘ）とし
て出力すると共に、乗算器51乃至57に出力する。乗算器
51乃至57は夫々レジスタ31乃至37の出力とＱ（Ｘ）とを
乗算して加算器41乃至47に出力する。加算器41乃至47は
前段のレジスタ21乃至27の出力と乗算器51乃至57の出力
とを加算してスイッチ61乃至67に与えるようになってい
る。

【００３６】本実施例においては、修正シンドローム計
算処理とユークリッドの除算処理を切換えるためのスイ
ッチ150 乃至157 ，158 及び乗算器72の出力をスイッチ
60に与える乗算器159 を有している。スイッチ150 乃至
157 ，158 は修正シンドローム計算時には端子ｂを選択
し、除算を行う場合には端子ａを選択するようになって
いる。

【００３７】図３は図１の消失位置多項式生成／ユーク
リッド用積和演算回路４の具体的な構成を示す回路図で
ある。この図３を説明する前に、図６及び図７を参照し
て消失位置多項式生成の原理回路及びユークリッドの積
和演算器を説明する。

【００３８】図６の回路の構成は図４の修正シンドロー
ム生成の原理回路と同様である。図６においては、２ｔ
＋１個のセルを接続し、スイッチ10の端子14には１，
０，０，…を入力する。初期状態ではスイッチ10に端子
14を選択させ、以後、スイッチ10に端子15を選択させて
前段のセル出力を入力する。消失位置係数がαⁱ ，
α^j，α^k ，…とすると、この構成によって、下記式
（４）に示す消失位置多項式σε（Ｘ）の係数が得られ
る。

【００３９】 σε（Ｘ）＝（Ｘ−αⁱ ）・（Ｘ−α^j ）・（Ｘ−α^k ）… …（４） 次に、図７を参照してユークリッド互除演算の積和演算
に使用可能な積和演算器について説明する。

【００４０】レジスタ80乃至88にはＢi （Ｘ）が格納さ
れ、乗算器90乃至98はレジスタ80乃至88の出力と図５の
除算器の商Ｑ（Ｘ）との乗算結果を加算器100 乃至108
に出力する。加算器100 乃至108 の出力は夫々ＱＢi レ
ジスタ120 乃至128 に与える。加算器130 乃至138 は、
レジスタ80乃至88の出力を格納するＢi-2 レジスタ110
乃至118 の出力が与えられて、２入力の加算を行う。

【００４１】Ｂ-1（Ｘ）＝０，Ｂ0 ＝σε（Ｘ）とする
と、この構成によって、図７の積和演算器は下記式
（５）の積和演算を行う。

【００４２】 Ｂi （Ｘ）＝Ｂi-2 （Ｘ）−Ｑi （Ｘ）・Ｒi-1 （Ｘ） …（５） なお、上記式（４）及び（５）の演算は、ｄｅｇＲi
（Ｘ）＜［（２ｔ＋Ｎε）／２］となるまで行う（Ｎε
は消失数（消失フラグの数））。

【００４３】図３において、Ｂi レジスタ80乃至88のデ
ータ端Ｄには夫々スイッチ140 乃至148 の出力が入力さ
れる。レジスタ80乃至88の出力は夫々乗算器90乃至98に
与えると共に、Ｂi-2 レジスタ110 乃至118 のデータ端
Ｄに与える。更に、レジスタ80乃至87の出力はスイッチ
161 乃至168 を介して加算器101 乃至108 に与える。乗
算器90乃至98はＱ（Ｘ）が与えられており、Ｂi レジス
タ80乃至88の出力とＱ（Ｘ）とを乗算して乗算結果を夫
々加算器100 乃至108 に出力する。加算器100乃至108
の出力は夫々ＱＢi レジスタ120 乃至128 に与え、加算
器100 乃至108は夫々乗算器90乃至98の出力と０又はス
イッチ161 乃至168 の出力とを加算して出力する。レジ
スタ120 乃至128 の出力は夫々スイッチ161 乃至168 を
介して加算器130 乃至138 に与え、加算器130 乃至138
は夫々レジスタ120 乃至128 とレジスタ110 乃至118 の
出力とを加算してスイッチ140 乃至148 に与えるように
なっている。

【００４４】本実施例においては、消失位置多項式生成
演算とユークリッド用積和演算とを切換えるためのスイ
ッチ161 乃至168 を設けている。スイッチ161 乃至168
は消失位置多項式生成時には端子ａを選択し、ユークリ
ッド用積和演算時には端子ｂを選択するようになってい
る。

【００４５】消失位置多項式生成／ユークリッド用積和
演算回路４は、消矢位置係数αⁱ 、α^j 、α^k …から、
上記式（４）の消失位置多項式σε（Ｘ）を求め、同時
に、修正シンドローム生成／ユークリッド用除算器３
は、シンドロームＳ（Ｘ）と消失位置係数αⁱ ，α^j ，
α^k ，…から、上記式（１）に示す修正シンドロームを
求める。これらの演算結果を初期値としてユークリッド
の互除演算を行う。即ち、修正シンドローム生成／ユー
クリッド用除算器３は、修正シンドロームＳε（Ｘ）の
係数を初期値として、上記式（４）によって誤り数値多
項式ω（Ｘ）を求め、消失位置多項式生成／ユークリッ
ド用積和演算回路４は、消失位置多項式σε（Ｘ）の係
数を初期値として、上記式（５）によって誤り位置多項
式σ（Ｘ）を求める。

【００４６】誤り数値多項式ω（Ｘ）及び誤り位置多項
式σ（Ｘ）はチェンサーチ回路６に与える。チェンサー
チ回路６は、誤り位置多項式σ（Ｘ）の微分σ′（Ｘ）
を求め、誤り位置多項式σ（αⁱ ）が０となる位置ｉに
おいて、誤り数値ω（αⁱ ）／σ′（αⁱ ）を演算によ
って求める。これらの誤り位置及び誤り数値は訂正実行
回路７に与える。受信語及び消失フラグは遅延回路８に
も与えており、遅延回路８はチェンサーチ回路６までの
処理時間の遅れを考慮して、受信語及び消失フラグを遅
延させて訂正実行回路７に与える。訂正実行回路７は誤
り位置ｉの受信語と誤り数値とのガロア体の加算を行う
ことにより受信語の誤りを訂正して出力する。

【００４７】次に、このように構成された実施例の動作
について図８及び図９のタイミングチャート並びに図１
０乃至図１３の説明図を参照して説明する。図８は図５
の除算器の動作を説明するためのタイミングチャートで
あり、図９は図７の積和演算器の動作を説明するための
タイミングチャートである。

【００４８】本実施例は修正シンドローム生成及びユー
クリッド用除算、並びに消失位置多項式生成及びユーク
リッド用積和演算を夫々図２及び図３の回路によって実
現している。しかし、説明の便宜上、先ず、これらの演
算が夫々図４乃至図７の回路によって実現されることを
説明し、次に、これらの図４乃至図７の回路動作を図２
及び図３の回路によって実現することができることを説
明する。

【００４９】例として、ガロア体ＧＦ（２⁴ ）上の（１
５、７）ＲＳ符号を復号する場合について説明する。原
始多項式Ｐ（Ｘ）をＰ（Ｘ）＝Ｘ⁴ ＋Ｘ＋１とし、生成
多項式Ｇ（Ｘ）を下記式（６）で示すものとする。

【００５０】 受信信号の最後の情報から先頭の情報までの１５の情報
を０番目乃至１４番目の情報というものとして、９，１
０，１１，１２番目に夫々α⁸ ，α，α⁶ ，α⁹ のエラ
ーが発生したものとする。この場合には、シンドローム
係数Ｓ0 乃至Ｓ7 は下記式（７）で与えられる。

【００５１】 Ｓ0 ＝α⁸ ・（α⁹ ） ＋α・（α¹⁰） ＋α⁶ ・（α¹¹） ＋α⁹ ・（α¹²） ＝α Ｓ1 ＝α⁸ ・（α⁹ ）² ＋α・（α¹⁰）² ＋α⁶ ・（α¹¹）² ＋α⁹ ・（α¹²）² ＝α¹⁰ Ｓ2 ＝α⁸ ・（α⁹ ）³ ＋α・（α¹⁰）³ ＋α⁶ ・（α¹¹）³ ＋α⁹ ・（α¹²）³ ＝α¹² Ｓ3 ＝α⁸ ・（α⁹ ）⁴ ＋α・（α¹⁰）⁴ ＋α⁶ ・（α¹¹）⁴ ＋α⁹ ・（α¹²）⁴ ＝α¹¹ Ｓ4 ＝α⁸ ・（α⁹ ）⁵ ＋α・（α¹⁰）⁵ ＋α⁶ ・（α¹¹）⁵ ＋α⁹ ・（α¹²）⁵ ＝１ Ｓ5 ＝α⁸ ・（α⁹ ）⁶ ＋α・（α¹⁰）⁶ ＋α⁶ ・（α¹¹）⁶ ＋α⁹ ・（α¹²）⁶ ＝α⁸ Ｓ6 ＝α⁸ ・（α⁹ ）⁷ ＋α・（α¹⁰）⁷ ＋α⁶ ・（α¹¹）⁷ ＋α⁹ ・（α¹²）⁷ ＝α¹³ Ｓ7 ＝α⁸ ・（α⁹ ）⁸ ＋α・（α¹⁰）⁸ ＋α⁶ ・（α¹¹）⁸ ＋α⁹ ・（α¹²）⁸ ＝α³ …（７） 従って、シンドローム生成多項式Ｓ（Ｘ）は下記式
（８）によって示すことができる。

【００５２】 Ｓ（Ｘ）＝α³ Ｘ⁷ ＋α¹³Ｘ⁶ ＋α⁸ Ｘ⁵ ＋Ｘ⁴ ＋α¹¹Ｘ³ ＋α¹²Ｘ² ＋α¹⁰Ｘ ＋α …（８） 一方、受信語の１２番目と１１番目に消失フラグが発生
しているものとする。そうすると、図４の回路による上
記式（１）の演算によって、修正シンドロームＳε
（Ｘ）は下記式（９）のように求められる。

【００５３】 Ｓε（Ｘ）＝（Ｘ−α^-12 ）・（Ｘ−α^-11 ）・Ｓ（Ｘ）ｍｏｄＸ⁸ ＝α² Ｘ⁷ ＋α⁵ Ｘ⁶ ＋α² Ｘ⁵ ＋α⁶ Ｘ⁴ ＋α⁶ Ｘ³ ＋α⁸ Ｘ² ＋Ｘ＋α⁸ …（９） また、図６の回路による上記式（４）の演算によって、
消失位置多項式σε（Ｘ）は下記式（１０）のように求
められる。

【００５４】 σε（Ｘ）＝（Ｘ−α^-12 ）・（Ｘ−α^-11 ） ＝Ｘ² ＋α⁷ Ｘ＋α⁷ …（１０） 次に、ユークリッドの互除法に基づいて計算を行う。

【００５５】先ず、Ｒ-1（Ｘ）＝Ｘ^2t＝Ｘ⁸ ，Ｒ0 ＝Ｓ
ε（Ｘ），Ｂ-1（Ｘ）＝０，Ｂ0 ＝σε（Ｘ）とする。

【００５６】次に、ｉ＝１とした後、図５の回路による
式（３）に示す演算を行う。

【００５７】 Ｒi （Ｘ）＝Ｒi-2 （Ｘ） ｍｏｄ Ｒi-1 （Ｘ） …（３） 上述したように、Ｑi （Ｘ）はＲi-2 （Ｘ）をＲi-1
（Ｘ）で除算したときの商である。

【００５８】この演算はdeg Ｒi （Ｘ）＜［（８＋２）
／２］（＝５）となるまで行う。deg Ｒi （Ｘ）＜５で
ある場合には、ｉに１を加算し、この演算を繰返す。

【００５９】この例では、１回目のループで、Ｒ1
（Ｘ）は下記式（１１）に示すものとなる。

【００６０】 Ｒ1 （Ｘ）＝Ｒ-1（Ｘ）÷Ｒ0 （Ｘ）＝Ｘ⁸ ÷Ｓε（Ｘ） ＝｛（α¹³Ｘ＋α）／Ｑ1 （Ｘ）｝＋｛（α¹³Ｘ⁶ ＋α⁷ Ｘ5 ＋α³ Ｘ⁴ ＋α¹⁰ Ｘ³ ＋α¹⁰Ｘ² ＋α¹¹Ｘ＋α⁹ ）／Ｒ1 （Ｘ）｝ …（１１） deg Ｒ1 （Ｘ）＝６であるので、ｉをインクリメントし
て、Ｒ2 （Ｘ）を求める。

【００６１】 Ｒ2 （Ｘ）＝Ｒ0 （Ｘ）÷Ｒ1 （Ｘ） ｛（α⁴ Ｘ＋α⁵ ）／Ｑ2 （Ｘ）｝＋｛（α² Ｘ³ ＋α⁸ Ｘ² ＋α¹¹Ｘ＋α⁶ ） ／Ｒ2 （Ｘ）｝ …（１２） 式（１２）はdeg Ｒ3 （Ｘ）＝３であるので計算を終了
する。式（１２）のＲ3 （Ｘ）がω（Ｘ）である。

【００６２】一方、図７の回路は式（５）に示す演算を
行う。

【００６３】 Ｂi （Ｘ）＝Ｂi-2 （Ｘ）−Ｑi （Ｘ）・Ｒi-1 （Ｘ） …（５） この式（５）の演算も、deg Ｒi （Ｘ）＜５となるまで
行う。

【００６４】 Ｂ1 （Ｘ）＝Ｂ-1（Ｘ）−Ｑ1 （Ｘ）・Ｂ0 （Ｘ） ＝０−（α¹³Ｘ＋α）・（Ｘ² ＋α⁷ Ｘ＋α⁷ ） ＝α¹³Ｘ³ ＋α² Ｘ² ＋α⁴ Ｘ＋α⁸ …（１３） Ｂ2 （Ｘ）＝Ｂ0 （Ｘ）−Ｑ2 （Ｘ）・Ｂ1 （Ｘ） ＝（Ｘ² ＋α⁷ Ｘ＋α⁷ ） −（α⁴ Ｘ＋α⁵ ）・（α¹³Ｘ³ ＋α² Ｘ² ＋α⁴ Ｘ＋α⁸ ） ＝α² Ｘ⁴ ＋α² Ｘ³ ＋α¹²Ｘ² ＋α¹¹Ｘ＋α⁵ …（１４） となる。式（１４）のＢ2 （Ｘ）がσ（Ｘ）である。

【００６５】ここで、σ（Ｘ）にα^-12 を代入すると、
Ｘ＝α^-12 ＝α³ であるので、下記式（１５）が得られ
る。

【００６６】 σ（α³ ）＝α² ・α¹²＋α² ・α⁹ ＋α¹²・α⁶ ＋α¹¹・α³ ＋α⁵ ＝α¹⁴＋α¹¹＋α³ ＋α¹⁴＋α⁵ ＝０ …（１５） この式（１５）から１２番目にエラーが発生したことが
判明する。このときの誤り値ｅは、σ（Ｘ）の奇数項を
集めて求めた導関数σ′（Ｘ）＝α² Ｘ² ＋α¹¹を用い
て下記式（１６）で表わすことができる。

【００６７】 ｅ＝ω（Ｘ）÷σ′（Ｘ） …（１６） 式（１６）にα^-12 を代入すると、Ｘ＝α^-12 ＝α³ で
あるので、 ｅ＝ω（α³ ）÷σ′（α³ ） ＝（α² ・α⁹ ＋α⁸ ・α⁶ ＋α¹¹・α³ ＋α⁶ ）÷（α² ・α⁶ ＋α¹¹） ＝α¹ ÷α⁷ ＝α⁹ このようにして、誤り値α⁹ が求められる。

【００６８】同様に、１１番目、１０番目及び９番目に
ついても計算を行う。式（１４），（１６）にα^-11 ，
α^-10 ，α^-9を代入する。

【００６９】Ｘ＝α^-11 ＝α⁴ であるので、式（１４）
は σ（α⁴ ）＝α² ・α¹⁶＋α² ・α¹²＋α¹²・α⁸ ＋α¹¹・α⁴ ＋α⁵ ＝α³ ＋α¹⁴＋α⁵ ＋α⁰ ＋α⁵ ＝０ となる。また、式（１６）から ｅ＝ω（α⁴ ）÷σ′（α⁴ ） ＝（α⁴ ・α⁴ ＋α⁵ ）÷（α² ・α¹²＋α⁸ ・α⁸ ＋α¹¹・α⁴ ＋α⁶ ） ＝α⁶ が得られる。

【００７０】また、Ｘ＝α^-10 ＝α⁵ を代入すると、式
（１４），（１６）は、 σ（α⁵ ）＝α⁷ ＋α² ＋α⁷ ＋α¹ ＋α⁵ ＝０ ｅ＝ω（α⁵ ）÷σ′（α⁵ ）＝α となる。

【００７１】また、Ｘ＝α^-9＝α⁶ を代入すると、 σ（α⁶ ）＝α¹¹＋α⁵ ＋α⁹ ＋α² ＋α⁵ ＝０ ｅ＝ω（α⁶ ）÷σ′（α⁶ ）＝α⁸ となる。このようにして、誤り位置及び誤りの値が求め
られる。

【００７２】次に、図５の除算器及び図７の積和演算回
路が上述した演算を行う場合の動作について説明する。
図５の除算器は上記式（３）のＲi （Ｘ）＝Ｒi-2
（Ｘ）ｍｏｄ Ｒi-1 （Ｘ）の商Ｑ（Ｘ）及びω（Ｘ）
を求めるものである。

【００７３】先ず、図８の期間Ａにおいて、制御信号Ｌ
ＤＮ（図８（ａ））によってＲi レジスタにＳε（Ｘ）
を記憶させ、Ｒi-1 レジスタにＸ⁸ を記憶させる。この
場合には、Ｒ1 レジスタの次数deg Ｒi （Ｘ）＜５であ
るか否かを判定する。この例では、Ｓε（Ｘ）＝α² Ｘ
⁷ ＋α⁵ Ｘ⁶ ＋α² Ｘ⁵ ＋α⁶ Ｘ⁴ ＋α⁶ Ｘ³ ＋α⁸Ｘ
² ＋Ｘ＋α⁸ であり次数は７であるので、次の処理を行
う。

【００７４】次に、図８の期間Ｂにおいて、Ｒi レジス
タの最高次係数が０でなくなるまでシフトを行う。図８
の場合には、最高次係数のＲ6 はα² （＝４（ＨＥ
Ｘ））であるので、シフトは行わない。

【００７５】次のＣ期間には、制御信号ＬＤＮ２によっ
て、Ｒi レジスタとＲi-1 レジスタの内容を交換する。
このとき、Ｘ⁸ ÷Ｓε（Ｘ）の計算を開始して、Ｑ
（Ｘ）に最高次数のα¹³（＝Ｄ（ＨＥＸ））を得る。こ
れにより、Ｑ（Ｘ）が有効な期間を示す信号ＱＥＮが
“Ｈ”となる。次数差が１であるので、除算は２クロッ
クで終了する。次のＤ期間には、Ｑ（Ｘ）として係数α
² （＝２（ＨＥＸ））が得られる。除算はこの時点で終
了し、ＱＥＮは“Ｌ”となり、ＳＦＴＮは“Ｈ”とな
る。

【００７６】図８のＥ期間には、Ｒi レジスタに剰余多
項式の係数が保存される。即ち、レジスタ21乃至28の各
出力は、Ｒ7 ＝α¹³、Ｒ6 ＝α⁷ 、Ｒ5 ＝α³ 、Ｒ4 ＝
α¹⁰、Ｒ3 ＝α¹⁰、Ｒ2 ＝α¹¹、Ｒ1 ＝α⁹ 、Ｒ0 ＝０
である。このＥ期間には、Ａ期間と同一の動作によって
次数判定を行う。この場合の次数は６であるので、次の
動作に移行する。以後は期間Ａ乃至Ｄの処理が繰返され
る。

【００７７】Ｆ期間はＢ期間と同一の動作を行い、Ｒi
レジスタの最高次係数が０でなくなるまでシフトを行
う。Ｒ6 がα¹³であるのでシフトは行わない。

【００７８】Ｇ期間はＣ期間と同一の動作を行い、制御
信号ＬＤＮ２によってＲi レジスタとＲi-1 レジスタと
の内容を交換し、除算を開始してＱ（Ｘ）に最高次数の
α⁴（＝３（ＨＥＸ））を得る。次数差は１であるの
で、ＱＥＮは２クロック分になる。

【００７９】Ｈ期間は除算期間であり、Ｑ（Ｘ）として
α⁵ （＝６（ＨＥＸ））が得られる。除算はＨ期間で終
了し、ＱＥＮは“Ｌ”となる。Ｉ期間はＥ期間と同一の
動作を行い、Ｒi レジスタには剰余多項式の係数が保存
される。即ち、Ｒ7 ＝０、Ｒ6 ＝０、Ｒ5 ＝０、Ｒ4 ＝
α² 、Ｒ3 ＝α³ 、Ｒ2 ＝α¹¹、Ｒ1 ＝α⁶ 、Ｒ0 ＝０
である。ここで、次数判定によって次数３を得る。これ
により、処理を停止する。

【００８０】一方、図７の積和演算器は上記式（５）の
Ｂi （Ｘ）＝Ｂi-2 （Ｘ）−Ｑi （Ｘ）・Ｒi-1 （Ｘ）
からσ（Ｘ）を求めるものである。

【００８１】積和演算は、図５の除算器から商Ｑ（Ｘ）
が入力される毎に行う。図９のＡ期間にはＬＤＮは
“Ｌ”となり、Ｂi レジスタには消失位置多項式の係数
をプリセットする。Ｂi-2 レジスタ及びＱＢi レジスタ
はクリアする。この例では、Ｂiレジスタのプリセット
値は、上記式（５）からＢ2 ＝α⁰ 、Ｂ1 ＝α⁷ 、Ｂ0
＝α⁷ である。

【００８２】次に、図９のＢ期間には商Ｑ（Ｘ）の上位
係数から順に入力する。即ち、α¹³，αの順に入力さ
れ、Ａ期間においてプリセットされたＢi レジスタのＸ
² ＋α⁷ Ｘ＋α⁷ と商Ｑ（Ｘ）とを乗算し、Ｂi-2 レジ
スタの内容０と加算する。ここで、図９（ｏ）に示すよ
うに、ＱＢi レジスタをアクティブにする信号ＳＦＴＮ
２が“Ｌ”になり、ＱＢi レジスタのみを動作させる。
Ｂi レジスタ及びＢi-2レジスタのデータは保持され
る。

【００８３】次のＣ期間は、ＬＤＮ３が“Ｌ”となり積
和演算結果をＢi レジスタに記憶させ、次回の計算用
に、Ｂi レジズタの内容１をＢi-2 レジスタに転送す
る。また、ＱＢi レジスタはクリアする。このＣ期間に
おいて、１回目の積和演算結果（α¹³Ｘ³ ＋α² Ｘ² ＋
α⁴ Ｘ＋α⁸ ）がＢi レジスタに格納されることにな
る。

【００８４】次のＤ期間は、Ｂ期間と同様に、Ｑ（Ｘ）
の上位係数から入力する。即ち、α⁴ ，α⁵ の順に入力
する。そして、Ｃ期間においてプリセットされたＢi レ
ジスタのα¹³Ｘ³ ＋α² Ｘ² ＋α⁴ Ｘ＋α⁸ とＱ（Ｘ）
とが乗算され、Ｂi-2 レジスタに格納されているＸ² ＋
α⁷ Ｘ＋α⁷ と加算される。

【００８５】Ｅ期間は、Ｃ期間と同様に、ＬＤＮ３が
“Ｌ”となり、積和演算結果をＢi レジスタに記億させ
る。Ｂi レジスタには積和演算の最終結果である Ｂi （Ｘ）＝α² Ｘ⁴ ＋α² Ｘ³ ＋α¹²Ｘ² ＋α¹¹Ｘ＋
α⁵ ＝σ（Ｘ） が保持される。

【００８６】こうして、ユークリッド互除演算が行われ
る。ところで、ユークリッドの除算においては、プリセ
ッ卜値として修正シンドロームの係数が用いられる。ま
た、積和演算では、プリセット値として消失位置多項式
の係数が用いられる。そこで、本実施例においては、こ
の点に着目して回路の共用化を図ることにより、回路規
模を低減させている。

【００８７】即ち、図２の修正シンドローム生成／ユー
クリッド用除算器３は図５の除算器にスイッチ150 乃至
157 ，159 を付加したものであり、最初に、シンドロー
ム（Ｓ0 乃至Ｓ7 ）と消失位置係数（ＥＬＯ0 乃至ＥＬ
Ｏ7 ）から修正シンドロームを計算し、次いで、ユーク
リッドの互除法の除算によって誤り数値多項式を生成し
ている。

【００８８】つまり、先ず、スイッチ60乃至67によって
シンドロームをＲi レジスタにロードする。次に、スイ
ッチ60乃至67に夫々乗算器159 及び加算器41乃至47の出
力を選択させ、スイッチ150 乃至157 ，159 に端子ｂを
選択させる。そうすると、図２の回路は図１０の太線で
示す回路状態となる。

【００８９】即ち、スイッチ158 を介して各乗算器器15
9 ，51乃至57に夫々消失位置のデータＥＬＯ0 乃至ＥＬ
Ｏ7 が入力され、各乗算器器159 ，51乃至57はＲi レジ
スタからのシンドロームとの乗算を行う。この乗算結果
は加算器41乃至47によって前段のＲi レジスタの出力と
加算されて、スイッチ60乃至67を介して次段のＲi レジ
スタに格納される。このように、図１０の回路状態は図
４の回路と等価であることが分かる。なお、この場合に
はＳＦＴＮは常に“Ｌ”とする。消失位置データの入力
が終了すると、Ｒi レジスタには修正シンドロームの係
数が保持される。

【００９０】次に、スイッチ60乃至67にレジスタ31乃至
38の出力を選択させ、スイッチ150乃至157 ，159 に端
子ａを選択させることにより、修正シンドローム計算用
の回路からユークリッドの除算器用の接続にする。この
場合には、図１１の太線に示す接続状態となる。図１１
と図５との比較から明らかなように、図１１の太線の接
続状態によってユークリッドの除算器が構成される。な
お、この場合には、商Ｑ（Ｘ）は乗算器72からスイッチ
158 の端子ａを介して出力される。こうして、図２の回
路によって修正シンドローム生成演算及びユークリッド
の除算が行われる。

【００９１】一方、図３の消失位置多項式生成／ユーク
リッド用積和演算回路４は図７の積和演算器にスイッチ
161 乃至168 を付加したものであり、最初に、消失位置
係数（ＥＬＯ0 乃至ＥＬＯ7 ）から消失位置多項式を生
成し、次いで、ユークリッドの互除法の積和演算によっ
て誤り位置多項式を生成している。

【００９２】つまり、シンドローム計算が終了すると、
先ず、スイッチ140 乃至148 に夫々加算器100 乃至108
の出力を選択させ、最下位のレジスタのみに１をロード
させ、他のレジスタには全て０をロードさせる。次い
で、スイッチ161 乃至168 に端子ａを選択させる。これ
により、図３は図１２の太線に示す回路接続状態とな
る。

【００９３】そうすると、乗算器90乃至98には消失位置
係数ＥＬ0 乃至ＥＬ7 が入力され、加算器100 乃至108
には乗算器90乃至98の出力及び前段のレジスタ180 乃至
187の出力が入力され、レジスタ180 乃至188 には加算
器100 乃至108 の出力が入力されて、図４と等価の回路
である消失位置多項式生成演算用の回路が構成される。
なお、消失位置多項式の生成演算時にはＬＤＮ３は常に
“Ｌ”である。消失位置係数の入力が終了すると、消失
位置多項式の係数が各レジスタ180 乃至188 保持され
る。

【００９４】次に、スイッチ140 乃至148 に加算器130
乃至138 の出力を選択させ、スイッチ161 乃至168 に端
子ｂを選択させる。即ち、この場合には、図１３の太線
に示す回路接続状態となる。図１３と図７の比較から明
らかなように、図１３の太線の接続によってユークリッ
ドの積和演算器が構成される。

【００９５】なお、この場合には、乗算器90乃至98には
消失位置係数ＥＬＯ0 乃至ＥＬＯ7に代えて除算の商Ｑ
（Ｘ）を与える。こうして、図３の回路によって消失位
置多項式生成演算及びユークリッドの積和演算が行われ
る。

【００９６】このように、本実施例においては、ユーク
リッド互除演算の除算器にスイッチを付加するだけの簡
単な構成の修正シンドローム生成／ユークリッド用除算
器３を用い、修正シンドローム生成演算によって求めた
修正シンドロームを保持するレジスタを利用してユーク
リッドの除算を行っている。また、ユークリッド互除演
算の積和演算器にスイッチを付加するだけの簡単な構成
の消失位置多項式生成／ユークリッド用積和演算回路を
用い、消失位置多項式生成演算によって求めた消失位置
多項式を保持するレジスタを利用してユークリッドの積
和演算を行っている。これらの回路の共用化によって回
路規模を著しく低減することができ、ＬＳＩ化が容易と
なる。

【００９７】また、図１４及び図１５の従来装置では、
Ｉ／Ｆを用いて演算結果のデータを転送すると共に、演
算の時間調整を行っているのに対し、本実施例では、回
路を共用化し、しかも、求めた修正シンドロームの係数
又は消失位置多項式の係数を保持するレジスタと次の除
算又は積和演算を行うためにこれらの係数をロードする
レジスタとを共通にしているので、データの転送が不要
であり、処理速度を向上させることができるという利点
もある。

【００９８】なお、本発明は上記実施例に限定されるも
のではなく、例えば、ガロア体ＧＦ（２⁴ ）上でパリテ
ィ数を８であるものとして説明したが、ＧＦ（２⁸ ）上
においても実施可能であり、パリティ数についてはセル
数を増加させ、次数判断を変更するだけで容易に対応す
ることができる。

【００９９】

【発明の効果】以上説明したように本発明によれば、高
速性を損なうことなく回路規模を低減することができる
という効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例に係る復号化装置の一実施例を
示すブロック図。

【図２】図１中の修正シンドローム生成／ユークリッド
用除算器３の具体的な構成を示す回路図。

【図３】図１中の消失位置多項式生成／ユークリッド用
積和演算回路４の具体的な構成を示す回路図。

【図４】修正シンドローム生成演算を行う原理回路を示
すブロック図。

【図５】ユークリッド互除演算の除算器を示す回路図。

【図６】消失位置多項式生成演算を行う原理回路を示す
ブロック図。

【図７】ユークリッド互除演算の積和演算器を示す回路
図。

【図８】図５の動作を説明するためのタイミングチャー
ト。

【図９】図７の動作を説明するためのタイミングチャー
ト。

【図１０】実施例の動作を説明するための説明図。

【図１１】実施例の動作を説明するための説明図。

【図１２】実施例の動作を説明するための説明図。

【図１３】実施例の動作を説明するための説明図。

【図１４】従来の復号化装置を示す回路図。

【図１５】図１４中の修正シンドローム回路を示す回路
図。

【符号の説明】

３…修正シンドローム生成／ユークリッド用除算器、４
…消失位置多項式生成／ユークリッド用積和演算回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 被除多項式の係数を格納する第１のレジ
   スタ群、除多項式の係数を格納する第２のレジスタ群、
   乗算器群、加算器群及び逆元発生器によって構成される
   除算回路と、 前記乗算器群への入力を切換える第１のスイッチ手段
   と、 前記スイッチ手段を制御して、前記乗算器群の一方の入
   力に消失位置を与え、第１のレジスタ群にシンドローム
   の係数を与えることにより、前記除算回路を利用して修
   正シンドローム演算を行うと共に、前記第１のレジスタ
   群に演算結果である修正シンドロームの係数を保持させ
   る修正シンドローム演算手段と、 前記スイッチ手段を制御して、乗算器群の一方の入力に
   第２のレジスタ群の出力を与えることにより、前記第１
   のレジスタ群に保持されている前記修正シンドロームの
   係数を用い、１回の除算毎に第１のレジスタ群と第２の
   レジスタ群の値を交換しながら最大次係数が非零となる
   まで除算を行うユークリッド互除の除算処理によって、
   誤り数値多項式を生成するユークリッド除算手段とを具
   備したことを特徴とする復号化装置。
2. 【請求項２】 乗算器群、加算器群、前記乗算器群の係
   数を格納する第３のレジスタ群並びに前記加算器群の係
   数を格納する第４及び第５のレジスタ群によって構成さ
   れる積和演算回路と、 前記第３のレジスタ群への入力を切換えると共に、前記
   加算器群への入力を切換える第２のスイッチ手段と、 前記第２のスイッチ手段を制御して、前記第３のレジス
   タ群から前記乗算器群の一方の入力に消失位置を与える
   ことにより、前記積和演算回路を利用して消失位置多項
   式演算を行うと共に、前記第３のレジスタ群に演算結果
   である消失位置多項式の係数を保持させる消失位置多項
   式演算手段と、 前記第２のスイッチ手段を制御して、加算器群の一方の
   入力に第２のレジスタ群の出力を与えることにより、前
   記第３のレジスタ群に保持されている前記消失位置多項
   式の係数とユークリッド互除の除算処理によって得た誤
   り数値多項式とを積和演算することによって、誤り位置
   多項式を生成するユークリッド互除用積和演算手段とを
   具備したことを特徴とする復号化装置。
3. 【請求項３】 被除多項式の係数を格納する第１のレジ
   スタ群、除多項式の係数を格納する第２のレジスタ群、
   乗算器群、加算器群及び逆元発生器によって構成される
   除算回路と、 前記乗算器群への入力を切換える第１のスイッチ手段
   と、 前記スイッチ手段を制御して、前記乗算器群の一方の入
   力に消失位置を与え、第１のレジスタ群にシンドローム
   の係数を与えることにより、前記除算回路を利用して修
   正シンドローム演算を行うと共に、前記第１のレジスタ
   群に演算結果である修正シンドロームの係数を保持させ
   る修正シンドローム演算手段と、 前記スイッチ手段を制御して、乗算器群の一方の入力に
   第２のレジスタ群の出力を与えることにより、前記第１
   のレジスタ群に保持されている前記修正シンドロームの
   係数を用い、１回の除算毎に第１のレジスタ群と第２の
   レジスタ群の値を交換しながら最大次係数が非零となる
   まで除算を行うユークリッド互除の除算処理によって、
   誤り数値多項式を生成するユークリッド除算手段と、 乗算器群、加算器群、前記乗算器群の係数を格納する第
   ３のレジスタ群並びに前記加算器群の係数を格納する第
   ４及び第５のレジスタ群によって構成される積和演算回
   路と、 前記第３のレジスタ群への入力を切換えると共に、前記
   加算器群への入力を切換える第２のスイッチ手段と、 前記第２のスイッチ手段を制御して、前記第３のレジス
   タ群から前記乗算器群の一方の入力に消失位置を与える
   ことにより、前記積和演算回路を利用して消失位置多項
   式演算を行うと共に、前記第３のレジスタ群に演算結果
   である消失位置多項式の係数を保持させる消失位置多項
   式演算手段と、 前記第２のスイッチ手段を制御して、加算器群の一方の
   入力に第２のレジスタ群の出力を与えることにより、前
   記第３のレジスタ群に保持されている前記消失位置多項
   式の係数と前記ユークリッド互除手段からの前記誤り数
   値多項式とを積和演算することによって、誤り位置多項
   式を生成するユークリッド互除用積和演算手段とを具備
   したことを特徴とする復号化装置。
4. 【請求項４】 受信語からシンドロームを計算するシ
   ンドローム計算手段と、受信語に同期した消失フラグか
   ら消矢位置データを発生する消失位置生成手段と、 第１及び第２のレジスタ、第１の加算器並びに第１の乗
   算器を有する第１のセルが複数接続された第１のセル群
   と、 この第１のセル群に前記シンドローム及び前記消失位置
   データを与え、前記第１のレジスタ、第１の加算器及び
   第１の乗算器を用いて、前記シンドロームから消失位置
   情報を除く修正シンドロームを生成して前記第１のレジ
   スタに格納する修正シンドローム生成手段と、 前記第１及び第２のレジスタ、第１の加算器並びに第１
   の乗算器を用いて、前記第１のレジスタに格納された修
   正シンドロームと前記消矢位置多項式とから誤り数値多
   項式を求めるユークリッドの除算手段と、 第３、第４及び第５のレジスタ、第２の加算器並びに第
   ２の乗算器を有する第２のセルが複数接続された第２の
   セル群と、 前記第２のセル群に前記消失位置データを与え、前記第
   ３のレジスタ、第２の加算器及び第２の乗算器を用い
   て、消失位置多項式を生成して前記第３のレジスタに格
   納する消失位置多項式生成手段と、 前記ユークリッドの除算手段の商が与えられ、前記第
   ３、第４及び第５のレジスタ、第２の加算器並びに第２
   の乗算器を用いて、前記第３のレジスタに格納された消
   失位置多項式と前記商とから誤り位置多項式を求めるユ
   ークリッドの積和演算手段と、 前記ユークリッドの除算手段及び積和演算手段によって
   夫々求められた誤り数値多項式及び誤り位置多項式から
   誤り位置及び誤り数値を求めるチェンサーチ手段と、 このチェンサーチ手段によって求められた誤り位置及び
   誤り数値に基づいて、前記受信語の誤りを訂正する訂正
   実行手段とを具備したことを特徴とする復号化装置。