JP2907138B2 - 誤り訂正の演算処理方法及び処理回路 - Google Patents
誤り訂正の演算処理方法及び処理回路Info
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- H03M13/1525—Determination and particular use of error location polynomials
- H03M13/1535—Determination and particular use of error location polynomials using the Euclid algorithm
Description
【０００１】
【発明の属する技術分野】本発明は誤り訂正の演算処理
技術に関し、特にユークリッドアルゴリズムを実現する
演算処理方法と処理回路に関する。
技術に関し、特にユークリッドアルゴリズムを実現する
演算処理方法と処理回路に関する。
【０００２】
【従来の技術】一般に、リード・ソロモン符号を用いて
誤り訂正を行うためには、次の４つの手順が一般的であ
る。 受信データからシンドロームを計算する。 シンドロームから誤り位置多項式、誤り評価多項式を
求める。 誤り位置多項式から誤り位置を求める。 誤り位置多項式、誤り評価多項式、誤り位置から誤り
数値を求め、訂正する。 訂正能力の大きいリード・ソロモン符号による誤り訂正
では、のシンドロームから誤り位置多項式、誤り評価
多項式を求める手法の１つとして、２つの多項式の最大
公約数を求めるユークリッド互除法を応用したユークリ
ッドアルゴリズムが知られている。
誤り訂正を行うためには、次の４つの手順が一般的であ
る。 受信データからシンドロームを計算する。 シンドロームから誤り位置多項式、誤り評価多項式を
求める。 誤り位置多項式から誤り位置を求める。 誤り位置多項式、誤り評価多項式、誤り位置から誤り
数値を求め、訂正する。 訂正能力の大きいリード・ソロモン符号による誤り訂正
では、のシンドロームから誤り位置多項式、誤り評価
多項式を求める手法の１つとして、２つの多項式の最大
公約数を求めるユークリッド互除法を応用したユークリ
ッドアルゴリズムが知られている。
【０００３】図５はこのような誤り訂正システムの全体
構成図である。受信データの入力から訂正までに復号遅
延が伴うため、その間データを蓄えるデータ遅延メモリ
３１、受信データからシンドロームを計算するためのシ
ンドローム計算回路３２、シンドロームから誤り位置多
項式、誤り評価多項式を求めるためのユークリッド実行
回路３３、誤り位置多項式、誤り評価多項式から誤り位
置、誤り数値を求めるチェンサーチ実行回路３４、誤り
位置、誤りの数値により訂正を行う訂正回路３５により
構成される。
構成図である。受信データの入力から訂正までに復号遅
延が伴うため、その間データを蓄えるデータ遅延メモリ
３１、受信データからシンドロームを計算するためのシ
ンドローム計算回路３２、シンドロームから誤り位置多
項式、誤り評価多項式を求めるためのユークリッド実行
回路３３、誤り位置多項式、誤り評価多項式から誤り位
置、誤り数値を求めるチェンサーチ実行回路３４、誤り
位置、誤りの数値により訂正を行う訂正回路３５により
構成される。
【０００４】ここで、ガロア体ＧＦ（２n ）上のリード
・ソロモン符号によるｔ重誤り訂正を例としたシンドロ
ームから誤り位置多項式、誤り評価多項式を求めるユー
クリッドアルゴリズムについて説明する。まず、受信デ
ータより求めたシンドロームｓ0 〜ｓ2t-1より、シンド
ローム多項式を、 Ｓ（Ｘ）＝ｓ0 ＋ｓi ｘ＋…＋ｓ2t-1ｘ2t-1…（１） とする。また、誤り位置多項式を、 σ（ｘ）＝（１−αj1ｘ）・…・（１−αjkｘ）…（２） とする。ここで、 α：原始多項式の根 j1…jk：誤りの位置。
・ソロモン符号によるｔ重誤り訂正を例としたシンドロ
ームから誤り位置多項式、誤り評価多項式を求めるユー
クリッドアルゴリズムについて説明する。まず、受信デ
ータより求めたシンドロームｓ0 〜ｓ2t-1より、シンド
ローム多項式を、 Ｓ（Ｘ）＝ｓ0 ＋ｓi ｘ＋…＋ｓ2t-1ｘ2t-1…（１） とする。また、誤り位置多項式を、 σ（ｘ）＝（１−αj1ｘ）・…・（１−αjkｘ）…（２） とする。ここで、 α：原始多項式の根 j1…jk：誤りの位置。
【０００５】このシンドローム多項式Ｓ（ｘ）と誤り位
置多項式α（ｘ）の関係は、 φ（ｘ）ｘ2t＋α（ｘ）Ｓ（ｘ）＝ω（ｘ）…（３） ｄｅｇω（ｘ）＜ｄｅｇσ（ｘ）≦ｔ−１…（４） である。ここで、 ω（ｘ）：誤り評価多項式 φ（ｘ）：ＧＦ（２n ）上の任意の多項式 ｎ：原始多項式の次数 ｔ：訂正可能な誤り数 ｄｅｇω（ｘ）：誤り評価多項式ω（ｘ）の次数 ｄｅｇσ（ｘ）：誤り位置多項式α（ｘ）の次数
置多項式α（ｘ）の関係は、 φ（ｘ）ｘ2t＋α（ｘ）Ｓ（ｘ）＝ω（ｘ）…（３） ｄｅｇω（ｘ）＜ｄｅｇσ（ｘ）≦ｔ−１…（４） である。ここで、 ω（ｘ）：誤り評価多項式 φ（ｘ）：ＧＦ（２n ）上の任意の多項式 ｎ：原始多項式の次数 ｔ：訂正可能な誤り数 ｄｅｇω（ｘ）：誤り評価多項式ω（ｘ）の次数 ｄｅｇσ（ｘ）：誤り位置多項式α（ｘ）の次数
【０００６】式（３），（４）を満たす誤り位置多項式
σ（ｘ）と誤り評価多項式ω（ｘ）はｘ2tとシンドロー
ム多項式Ｓ（ｘ）の最大公約数を求めるユークリッド互
除法の過程の中で求めることができる。 Ｒ-1（ｘ）＝ｘ2t、Ｒ0 （ｘ）＝Ｓ（ｘ）…（５） とおき、 Ａi （ｘ）Ｒ-1（ｘ）＋Ｂi （ｘ）Ｒ0 （ｘ）＝Ｒi （ｘ）…（６） を満たす、多項式Ａi ( ｘ），Ｂi （ｘ），Ｒi （ｘ）
を逐一的に求める。Ｂi（ｘ）の次数がｔ次以下、Ｒi
（ｘ）の次数がｔ−１次以下となれば、Ｂi （ｘ）、Ｒ
i （ｘ）がそれぞれ誤り位置多項式σ（ｘ）、誤り評価
多項式ω（ｘ）となりえる。
σ（ｘ）と誤り評価多項式ω（ｘ）はｘ2tとシンドロー
ム多項式Ｓ（ｘ）の最大公約数を求めるユークリッド互
除法の過程の中で求めることができる。 Ｒ-1（ｘ）＝ｘ2t、Ｒ0 （ｘ）＝Ｓ（ｘ）…（５） とおき、 Ａi （ｘ）Ｒ-1（ｘ）＋Ｂi （ｘ）Ｒ0 （ｘ）＝Ｒi （ｘ）…（６） を満たす、多項式Ａi ( ｘ），Ｂi （ｘ），Ｒi （ｘ）
を逐一的に求める。Ｂi（ｘ）の次数がｔ次以下、Ｒi
（ｘ）の次数がｔ−１次以下となれば、Ｂi （ｘ）、Ｒ
i （ｘ）がそれぞれ誤り位置多項式σ（ｘ）、誤り評価
多項式ω（ｘ）となりえる。
【０００７】式（６）を満たすＡi （ｘ），Ｂ
i （ｘ），Ｒi （ｘ）を効率的に求める方法は、以下の
演算を実行することである。 Ｑi （ｘ）＝〔Ｒi-2 （ｘ）／Ｒi-1 （ｘ）〕…（７） Ｒi （ｘ）＝Ｒi-2 （ｘ）−Ｑi （ｘ）Ｒi-1 （ｘ）…（８） Ａi （ｘ）＝Ａi-2 （ｘ）−Ｑi （ｘ）Ａi-1 （ｘ）…（９） Ｂi （ｘ）＝Ｂi-2 （ｘ）−Ｑi （ｘ）Ｂi-1 （ｘ）…（１０） ここで、 〔 〕：商多項式 ｉ：〔１，２，３，…，〕 Ａ-1（ｘ）＝１ Ａ0 （ｘ）＝０ Ｂ-1（ｘ）＝０ Ｂ0 （ｘ）＝１ この式（８）の演算を実行する操作こそが、ユークリッ
ド互除法の操作そのものである。
i （ｘ），Ｒi （ｘ）を効率的に求める方法は、以下の
演算を実行することである。 Ｑi （ｘ）＝〔Ｒi-2 （ｘ）／Ｒi-1 （ｘ）〕…（７） Ｒi （ｘ）＝Ｒi-2 （ｘ）−Ｑi （ｘ）Ｒi-1 （ｘ）…（８） Ａi （ｘ）＝Ａi-2 （ｘ）−Ｑi （ｘ）Ａi-1 （ｘ）…（９） Ｂi （ｘ）＝Ｂi-2 （ｘ）−Ｑi （ｘ）Ｂi-1 （ｘ）…（１０） ここで、 〔 〕：商多項式 ｉ：〔１，２，３，…，〕 Ａ-1（ｘ）＝１ Ａ0 （ｘ）＝０ Ｂ-1（ｘ）＝０ Ｂ0 （ｘ）＝１ この式（８）の演算を実行する操作こそが、ユークリッ
ド互除法の操作そのものである。
【０００８】図６は、ユークリッドアルゴリズムの動作
フローチャートである。図中、α，βは多項式Ｂ，Ａの
最高次係数を表し、それらを多項式Ａ，Ｂに交互に乗ず
ることにより、元来必要な除算（式（７）に相当する除
算）を省略している。同図から明らかなように、リード
・ソロモン符号を用いて誤り訂正を行う際のユークリッ
ドアルゴリズムの実行は、ガロア体上の元を係数とする
多項式の演算と、多項式の次数を求める必要がある。
フローチャートである。図中、α，βは多項式Ｂ，Ａの
最高次係数を表し、それらを多項式Ａ，Ｂに交互に乗ず
ることにより、元来必要な除算（式（７）に相当する除
算）を省略している。同図から明らかなように、リード
・ソロモン符号を用いて誤り訂正を行う際のユークリッ
ドアルゴリズムの実行は、ガロア体上の元を係数とする
多項式の演算と、多項式の次数を求める必要がある。
【０００９】
【発明が解決しようとする課題】このように、ガロア体
上の元を係数とする多項式の演算は、専用のガロア演算
ユニットを用いて、実行していた。これは、多項式の演
算を単一のガロア演算ユニットにて行うものであり、
（２×２ｔ×２ｔ）回の演算が必要となる。このため、
従来の演算処理回路では演算に時間がかかり、高速処理
に向かないという問題があった。
上の元を係数とする多項式の演算は、専用のガロア演算
ユニットを用いて、実行していた。これは、多項式の演
算を単一のガロア演算ユニットにて行うものであり、
（２×２ｔ×２ｔ）回の演算が必要となる。このため、
従来の演算処理回路では演算に時間がかかり、高速処理
に向かないという問題があった。
【００１０】これに対し、例えば特開平１−２７６８２
５号公報に示されるように、ユークリッド互除法を用い
て誤り位置多項式、誤り評価多項式を高速に求めること
を目的とした演算処理回路が提案されている。図７は、
特開平１−２７６８２５号公報に示された回路例であ
る。多項式Ａ，Ｍの係数格納用レジスタ３１、多項式
Ｂ，Ｌの係数格納用レジスタ３２、多項式Ａの最高次係
数β用レジスタ３３、多項式Ｂの最高次係数α用レジス
タ３４、零チェック回路３９，４０を有し、かつα及び
βを選択するセレクタ３５、ガロア体上乗算器３６，３
７、ガロア体上加算器３８の構成体を複数組設けてい
る。この構成では、多項式Ａ，Ｍの係数ごとにガロア体
上乗算器３６が（２ｔ＋１）個、および多項式Ｂ，Ｌの
係数毎にガロア体上乗算器３７が（２ｔ＋１）個設けら
れており、すなわち（２×（２ｔ＋１））個の乗算器に
よりユークリッド互除法による２つの多項式の演算を並
列処理している。このため、（２ｔ）回の換算で処理を
終え、処理時間の短縮が可能となる。しかしながら、こ
のような多数の演算回路を用いて同時に演算を行う構成
では、ガロア体上の乗算器は１個あたり約５００ゲート
を要するため、乗算器の数が多くなると回数規模も大き
くなる。
５号公報に示されるように、ユークリッド互除法を用い
て誤り位置多項式、誤り評価多項式を高速に求めること
を目的とした演算処理回路が提案されている。図７は、
特開平１−２７６８２５号公報に示された回路例であ
る。多項式Ａ，Ｍの係数格納用レジスタ３１、多項式
Ｂ，Ｌの係数格納用レジスタ３２、多項式Ａの最高次係
数β用レジスタ３３、多項式Ｂの最高次係数α用レジス
タ３４、零チェック回路３９，４０を有し、かつα及び
βを選択するセレクタ３５、ガロア体上乗算器３６，３
７、ガロア体上加算器３８の構成体を複数組設けてい
る。この構成では、多項式Ａ，Ｍの係数ごとにガロア体
上乗算器３６が（２ｔ＋１）個、および多項式Ｂ，Ｌの
係数毎にガロア体上乗算器３７が（２ｔ＋１）個設けら
れており、すなわち（２×（２ｔ＋１））個の乗算器に
よりユークリッド互除法による２つの多項式の演算を並
列処理している。このため、（２ｔ）回の換算で処理を
終え、処理時間の短縮が可能となる。しかしながら、こ
のような多数の演算回路を用いて同時に演算を行う構成
では、ガロア体上の乗算器は１個あたり約５００ゲート
を要するため、乗算器の数が多くなると回数規模も大き
くなる。
【００１１】本発明の目的は、演算処理回路の縮小化を
可能とする一方で演算処理の高速化を可能にした誤り訂
正の演算処理方法と処理回路を提供することにある。
可能とする一方で演算処理の高速化を可能にした誤り訂
正の演算処理方法と処理回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の演算処理方法に
おいては、ユークリッドアルゴリズムにより誤り位置多
項式と誤り評価多項式を求める演算処理においては、ガ
ロア体上の元を係数とする２つの多項式の演算を同時に
実行することを特徴とする。また、ガロア体上の元を係
数とする多項式の演算処理と、この演算結果である多項
式の係数が零かどうかを逐一判断してその次数を求める
処理を並列して実行することを特徴とする。
おいては、ユークリッドアルゴリズムにより誤り位置多
項式と誤り評価多項式を求める演算処理においては、ガ
ロア体上の元を係数とする２つの多項式の演算を同時に
実行することを特徴とする。また、ガロア体上の元を係
数とする多項式の演算処理と、この演算結果である多項
式の係数が零かどうかを逐一判断してその次数を求める
処理を並列して実行することを特徴とする。
【００１３】また、本発明の演算処理回路においては、
ガロア体上の元を係数とする２つの多項式の演算を多項
式ごとに行う演算手段を備えており、この演算手段とし
て、各多項式の係数が格納される複数のメモリと、各メ
モリから読み出された係数がラッチされる複数のレジス
タと、各レジスタにラッチされた係数を多項式ごとに演
算する複数の乗算器および加算器と、演算によって得ら
れた多項式の係数が零か否かを判断する零チェック回路
とを備えている。また、レジスタにラッチされた係数の
うち、所要の次数の係数を選択するセレクタを備えるこ
とが好ましい。
ガロア体上の元を係数とする２つの多項式の演算を多項
式ごとに行う演算手段を備えており、この演算手段とし
て、各多項式の係数が格納される複数のメモリと、各メ
モリから読み出された係数がラッチされる複数のレジス
タと、各レジスタにラッチされた係数を多項式ごとに演
算する複数の乗算器および加算器と、演算によって得ら
れた多項式の係数が零か否かを判断する零チェック回路
とを備えている。また、レジスタにラッチされた係数の
うち、所要の次数の係数を選択するセレクタを備えるこ
とが好ましい。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明によるユークリッドア
ルゴリズム演算処理回路の第１の実施形態である。この
実施形態では、図３に示すように、リード・ソロモン符
号による誤り訂正において、パイプライン処理にて誤り
訂正を行うと、復号遅延時間を短縮することができるこ
とに基づいている。すなわち、シンドロームの計算、ユ
ークリッドアルゴリズムの実行とチェンサーチ実行、誤
り訂正の３つの処理を並列処理することにより、処理速
度の高速化が可能となる。また、シンドロームはリード
・ソロモン符号の符号長のステップで計算されるので、
シンドローム処理にかかる時間と同等の時間でユークリ
ッドアルゴリズムおよびチェンサーチの処理を行えばよ
いことになる。
参照して説明する。図１は本発明によるユークリッドア
ルゴリズム演算処理回路の第１の実施形態である。この
実施形態では、図３に示すように、リード・ソロモン符
号による誤り訂正において、パイプライン処理にて誤り
訂正を行うと、復号遅延時間を短縮することができるこ
とに基づいている。すなわち、シンドロームの計算、ユ
ークリッドアルゴリズムの実行とチェンサーチ実行、誤
り訂正の３つの処理を並列処理することにより、処理速
度の高速化が可能となる。また、シンドロームはリード
・ソロモン符号の符号長のステップで計算されるので、
シンドローム処理にかかる時間と同等の時間でユークリ
ッドアルゴリズムおよびチェンサーチの処理を行えばよ
いことになる。
【００１５】そこで、ユークリッドアルゴリズムにおい
て、ガロア体上の元を係数とする２つの多項式の演算を
多項式ごとの乗算器で実行し、かつ演算結果が零か否か
を逐一判断することによりその多項式の次数を求めてい
る。すなわち、前記した多項式Ａ，Ｂの演算結果であ
る、多項式αＡ＋βＢｘdegA-degB 、またはαＡｘ
degB-degA ＋βＢの係数が零かを逐一判断し、多項式Ａ
または多項式Ｂの次数を求め、処理の高速化維持を図
る。また、多項式Ａ，Ｂの最高次係数β，αと多項式
Ａ，Ｂ，Ｌ，Ｍの各係数との乗算を各々の多項式ごとの
乗算器により行うことで、回路規模の小型化が可能とな
る。
て、ガロア体上の元を係数とする２つの多項式の演算を
多項式ごとの乗算器で実行し、かつ演算結果が零か否か
を逐一判断することによりその多項式の次数を求めてい
る。すなわち、前記した多項式Ａ，Ｂの演算結果であ
る、多項式αＡ＋βＢｘdegA-degB 、またはαＡｘ
degB-degA ＋βＢの係数が零かを逐一判断し、多項式Ａ
または多項式Ｂの次数を求め、処理の高速化維持を図
る。また、多項式Ａ，Ｂの最高次係数β，αと多項式
Ａ，Ｂ，Ｌ，Ｍの各係数との乗算を各々の多項式ごとの
乗算器により行うことで、回路規模の小型化が可能とな
る。
【００１６】図１において、この実施形態の演算処理回
路は、６個のレジスタ１〜６、４個のガロア体上乗算器
７〜１０、２個のガロア体上加算器１１〜１２、４個の
メモリ１３〜１６、零チェック回路１７からなる。Ａメ
モリ１３には多項式Ａの各係数ａi が、Ｂメモリ１４に
は多項式Ｂの各係数ｂi が、Ｌメモリ１５には多項式Ｌ
の各係数ｌi が、Ｍメモリ１６には多項式Ｍの各係数ｍ
i が格納されるので、Ａメモリ１３の大きさは（２ｔ＋
１）ワード、Ｂメモリ１４の大きさは（２ｔ）ワード、
Ｌメモリ１５とＭメモリ１６の大きさは（ｔ＋１）ワー
ドである。
路は、６個のレジスタ１〜６、４個のガロア体上乗算器
７〜１０、２個のガロア体上加算器１１〜１２、４個の
メモリ１３〜１６、零チェック回路１７からなる。Ａメ
モリ１３には多項式Ａの各係数ａi が、Ｂメモリ１４に
は多項式Ｂの各係数ｂi が、Ｌメモリ１５には多項式Ｌ
の各係数ｌi が、Ｍメモリ１６には多項式Ｍの各係数ｍ
i が格納されるので、Ａメモリ１３の大きさは（２ｔ＋
１）ワード、Ｂメモリ１４の大きさは（２ｔ）ワード、
Ｌメモリ１５とＭメモリ１６の大きさは（ｔ＋１）ワー
ドである。
【００１７】次に図１の動作を述べる。まず、初期状態
として各メモリに初期値が書き込まれる。すなわち、Ａ
メモリ１３にはｘ2tの係数、Ｂメモリ１４にはシンドロ
ーム多項式Ｓ（ｘ）＝ｓ0 ＋ｓ1 ｘ＋…＋ｓ2t-1ｘ2t-1
の係数、Ｌメモリ１５には０、Ｍメモリ１６には１、が
それぞれ書き込まれる（図６における処理１）。
として各メモリに初期値が書き込まれる。すなわち、Ａ
メモリ１３にはｘ2tの係数、Ｂメモリ１４にはシンドロ
ーム多項式Ｓ（ｘ）＝ｓ0 ＋ｓ1 ｘ＋…＋ｓ2t-1ｘ2t-1
の係数、Ｌメモリ１５には０、Ｍメモリ１６には１、が
それぞれ書き込まれる（図６における処理１）。
【００１８】そして、ユークリッドアルゴリズムの動作
として、多項式Ａ，ＢからαＡ＋βＢｘdegA-degB 、ま
た多項式Ｌ，ＭからαＬ＋βＭｘdegA-degB を求める動
作（図６における処理２→処理３→処理５の動作）を例
として述べる。メモリ１３〜１６から読み出された各係
数は、レジスタ１〜６にラッチされる。レジスタ１には
多項式Ａの最高次係数βが、レジスタ２には多項式Ａの
係数ａi が高次から降順で、レジスタ３には多項式Ｂの
係数ｂi が高次から降順で、レジスタ４には多項式Ｂの
最高次係数αが、レジスタ５には多項式Ｌの係数ｌi が
高次から降順で、レジスタ６には多項式Ｍの係数ｍi が
高次から降順で、それぞれラッチされる。
として、多項式Ａ，ＢからαＡ＋βＢｘdegA-degB 、ま
た多項式Ｌ，ＭからαＬ＋βＭｘdegA-degB を求める動
作（図６における処理２→処理３→処理５の動作）を例
として述べる。メモリ１３〜１６から読み出された各係
数は、レジスタ１〜６にラッチされる。レジスタ１には
多項式Ａの最高次係数βが、レジスタ２には多項式Ａの
係数ａi が高次から降順で、レジスタ３には多項式Ｂの
係数ｂi が高次から降順で、レジスタ４には多項式Ｂの
最高次係数αが、レジスタ５には多項式Ｌの係数ｌi が
高次から降順で、レジスタ６には多項式Ｍの係数ｍi が
高次から降順で、それぞれラッチされる。
【００１９】次いで、乗算器７，８、加算器１１によっ
て演算結果の多項式αＡ＋βＢｘdegA-degB の係数αａ
i ＋βｂi が高次から降順に、乗算器９，１０、加算器
１２によって多項式αＬ＋βＭｘdegA-degB の係数αｌ
i ＋βｍi が高次から降順に求まる。この演算結果はＡ
メモリ１３とＬメモリ１５に書き込まれる。さらにメモ
リに書き込むと同時に、零チェック回路１７によって多
項式αＡ＋βＢｘdegA -degB の係数αａi ＋βｂi が零
かどうかの判断をして、零でなければ、多項式αＡ＋β
ＢｘdegA-degB の次数が求まる。
て演算結果の多項式αＡ＋βＢｘdegA-degB の係数αａ
i ＋βｂi が高次から降順に、乗算器９，１０、加算器
１２によって多項式αＬ＋βＭｘdegA-degB の係数αｌ
i ＋βｍi が高次から降順に求まる。この演算結果はＡ
メモリ１３とＬメモリ１５に書き込まれる。さらにメモ
リに書き込むと同時に、零チェック回路１７によって多
項式αＡ＋βＢｘdegA -degB の係数αａi ＋βｂi が零
かどうかの判断をして、零でなければ、多項式αＡ＋β
ＢｘdegA-degB の次数が求まる。
【００２０】図２は、以上述べたユークリッドアルゴリ
ズム演算処理（図６における処理２→処理３→処理５の
処理）の多項式Ａ，Ｂに関する動作および零チェック、
多項式Ａの次数確定の動作のタイミング図である。Ａメ
モリ１３とＢメモリ１４から読み出されたデータ（Ｔ
１，Ｔ２）はそれぞれレジスタ１〜４にラッチされ（Ｔ
３，Ｔ４，Ｔ５，Ｔ６）、乗算器７，８と加算器１１に
よって演算される。Ｔ９が演算の結果であり、つまり多
項式αＡ＋βＢｘdegA-degB の係数αａi ＋βｂi であ
る。そして、零チェック回路１７においてこの係数が零
かどうかを判断し、多項式の次数を求める。このよう
に、多項式の演算処理と次数処理を並列に行うことによ
り、ｔ重誤り訂正の場合、多くとも（２ｔ×２ｔ）のス
テップにてユークリッドアルゴリズムに伴う処理は終了
する。
ズム演算処理（図６における処理２→処理３→処理５の
処理）の多項式Ａ，Ｂに関する動作および零チェック、
多項式Ａの次数確定の動作のタイミング図である。Ａメ
モリ１３とＢメモリ１４から読み出されたデータ（Ｔ
１，Ｔ２）はそれぞれレジスタ１〜４にラッチされ（Ｔ
３，Ｔ４，Ｔ５，Ｔ６）、乗算器７，８と加算器１１に
よって演算される。Ｔ９が演算の結果であり、つまり多
項式αＡ＋βＢｘdegA-degB の係数αａi ＋βｂi であ
る。そして、零チェック回路１７においてこの係数が零
かどうかを判断し、多項式の次数を求める。このよう
に、多項式の演算処理と次数処理を並列に行うことによ
り、ｔ重誤り訂正の場合、多くとも（２ｔ×２ｔ）のス
テップにてユークリッドアルゴリズムに伴う処理は終了
する。
【００２１】図４は、本発明によるユークリッドアルゴ
リズム演算処理回路の第２の実施形態である。多項式Ａ
と多項式Ｍの次数の和が常に等しく、また多項式Ｂと多
項式Ｌの次数の和が常に等しいことより、多項式Ａと多
項式Ｍ、多項式Ｂと多項式Ｌをそれぞれ大きさ（２ｔ＋
１）ワードのメモリに格納することにより、４個のレジ
スタ１〜４、２個のガロア体上乗算器７〜８、１個のガ
ロア体上加算器１１、２個のメモリ２１，２２、零チェ
ック回路１７、および多項式Ａ，Ｂの最高次係数を選択
するための２個のセレクタ１９，２０から構成され、第
１の実施形態より回路の小型化が図ることができる。因
みに、この実施形態では、（２ｔ×（２ｔ＋１））のス
テップにてユークリッドアルゴリズムに伴う処理は終了
する。
リズム演算処理回路の第２の実施形態である。多項式Ａ
と多項式Ｍの次数の和が常に等しく、また多項式Ｂと多
項式Ｌの次数の和が常に等しいことより、多項式Ａと多
項式Ｍ、多項式Ｂと多項式Ｌをそれぞれ大きさ（２ｔ＋
１）ワードのメモリに格納することにより、４個のレジ
スタ１〜４、２個のガロア体上乗算器７〜８、１個のガ
ロア体上加算器１１、２個のメモリ２１，２２、零チェ
ック回路１７、および多項式Ａ，Ｂの最高次係数を選択
するための２個のセレクタ１９，２０から構成され、第
１の実施形態より回路の小型化が図ることができる。因
みに、この実施形態では、（２ｔ×（２ｔ＋１））のス
テップにてユークリッドアルゴリズムに伴う処理は終了
する。
【００２２】
【発明の効果】以上説明したように本発明は、誤り位置
多項式と誤り評価多項式を求めるための演算を、各多項
式ごとの演算器を用いて並列に処理しているため、乗算
器の数が少なくて済み、ユークリッドアルゴリズムに伴
う演算処理回路の縮小化が実現できる。また、多項式の
次数を求めるに必要な多項式の係数が零かどうかの判断
を多項式の演算の直後に逐次行っているため、演算処理
と次数処理を並列に処理でき、ユークリッドアルゴリズ
ムに伴う演算処理と次数処理を高速に行うことが可能と
なる。
多項式と誤り評価多項式を求めるための演算を、各多項
式ごとの演算器を用いて並列に処理しているため、乗算
器の数が少なくて済み、ユークリッドアルゴリズムに伴
う演算処理回路の縮小化が実現できる。また、多項式の
次数を求めるに必要な多項式の係数が零かどうかの判断
を多項式の演算の直後に逐次行っているため、演算処理
と次数処理を並列に処理でき、ユークリッドアルゴリズ
ムに伴う演算処理と次数処理を高速に行うことが可能と
なる。
【図１】本発明の第１の実施形態の演算処理回路の回路
図である。
図である。
【図２】第１実施形態の動作を説明するためのタイミン
グ図である。
グ図である。
【図３】本発明の基本となるパイプライン処理の模式図
である。
である。
【図４】本発明の第２の実施形態の演算処理回路の回路
図である。
図である。
【図５】誤り訂正システムの全体構成を示す図である。
【図６】ユークリッドアルゴリズムの動作を説明するた
めのフローチャートである。
めのフローチャートである。
【図７】従来技術の一例を示す回路図である。
１〜６ レジスタ ７〜１０ ガロア体上乗算器 １１，１２ ガロア体上加算器 １３〜１６ メモリ １７ 零チェック回路 １９，２０ セレクタ ２１，２２ メモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−223334（ＪＰ，Ａ) 特開 平３−166827（ＪＰ，Ａ) 特開 平４−315332（ＪＰ，Ａ) 特開 平５−308294（ＪＰ，Ａ) 特開 平６−36475（ＪＰ，Ａ) 特開 昭63−156430（ＪＰ，Ａ) 特開 平１−158828（ＪＰ，Ａ) 特表 平２−503851（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 G06F 11/10
Claims (4)
- 【請求項１】 ユークリッドアルゴリズムにより誤り位
置多項式と誤り評価多項式を求める演算処理において、
ガロア体上の元を係数とする２つの多項式の演算を同時
に実行することを特徴とする誤り訂正の演算処理方法。 - 【請求項２】 ユークリッドアルゴリズムによる誤り訂
正の演算処理において、ガロア体上の元を係数とする多
項式の演算処理と、この演算結果から多項式の係数が零
かどうかを逐一判断して次数を求める処理を並列して実
行することを特徴とする誤り訂正の演算処理方法。 - 【請求項３】 ユークリッドアルゴリズムにより誤り位
置多項式と誤り評価多項式を求める演算処理回路におい
て、ガロア体上の元を係数とする２つの多項式の演算を
多項式ごとに行う演算手段を備えており、前記演算手段
として、前記各多項式の係数が格納される複数のメモリ
と、各メモリから読み出された係数がラッチされる複数
のレジスタと、各レジスタにラッチされた係数を多項式
ごとに演算する複数の乗算器および加算器と、演算によ
って得られた多項式の係数が零か否かを判断する零チェ
ック回路とを備えることを特徴とする誤り訂正の演算処
理回路。 - 【請求項４】 前記レジスタにラッチされた係数のう
ち、所要の次数の係数を選択するセレクタを備える請求
項３に記載の誤り訂正の演算処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215629A JP2907138B2 (ja) | 1996-08-15 | 1996-08-15 | 誤り訂正の演算処理方法及び処理回路 |
| EP97114081A EP0825533A1 (en) | 1996-08-15 | 1997-08-14 | Method and circuit for calculating and processing error correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215629A JP2907138B2 (ja) | 1996-08-15 | 1996-08-15 | 誤り訂正の演算処理方法及び処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065552A JPH1065552A (ja) | 1998-03-06 |
| JP2907138B2 true JP2907138B2 (ja) | 1999-06-21 |
Family
ID=16675577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8215629A Expired - Lifetime JP2907138B2 (ja) | 1996-08-15 | 1996-08-15 | 誤り訂正の演算処理方法及び処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0825533A1 (ja) |
| JP (1) | JP2907138B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11196006A (ja) * | 1997-12-26 | 1999-07-21 | Nec Corp | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 |
| US6772385B2 (en) | 2000-01-31 | 2004-08-03 | Sanyo Electric Co., Ltd. | Error-correcting device and decoder enabling fast error correction with reduced circuit scale |
| CN101459431B (zh) * | 2008-12-30 | 2012-03-07 | 北京大学 | 一种信道纠错码bch码和rs码的译码方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0329789B1 (en) * | 1987-06-30 | 1995-02-08 | Matsushita Electric Industrial Co., Ltd. | Galois field arithmetic unit |
| US4868828A (en) * | 1987-10-05 | 1989-09-19 | California Institute Of Technology | Architecture for time or transform domain decoding of reed-solomon codes |
| US5099482A (en) * | 1989-08-30 | 1992-03-24 | Idaho Research Foundation, Inc. | Apparatus for detecting uncorrectable error patterns when using Euclid's algorithm to decode Reed-Solomon (BCH) codes |
| US5170399A (en) * | 1989-08-30 | 1992-12-08 | Idaho Research Foundation, Inc. | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack |
| JPH0427217A (ja) * | 1990-05-22 | 1992-01-30 | Toshiba Corp | 誤り位置及び誤り数値計算回路 |
| DE4140018A1 (de) * | 1991-12-04 | 1993-06-09 | Bts Broadcast Television Systems Gmbh, 6100 Darmstadt, De | Verfahren und schaltungsanordnung zum decodieren von rs-codierten datensignalen |
-
1996
- 1996-08-15 JP JP8215629A patent/JP2907138B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-14 EP EP97114081A patent/EP0825533A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065552A (ja) | 1998-03-06 |
| EP0825533A1 (en) | 1998-02-25 |
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