JPS63186338A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPS63186338A JPS63186338A JP62019301A JP1930187A JPS63186338A JP S63186338 A JPS63186338 A JP S63186338A JP 62019301 A JP62019301 A JP 62019301A JP 1930187 A JP1930187 A JP 1930187A JP S63186338 A JPS63186338 A JP S63186338A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- galois field
- error
- bus
- arithmetic units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 abstract description 24
- 238000000034 method Methods 0.000 abstract description 18
- 208000011580 syndromic disease Diseases 0.000 abstract description 11
- 238000001514 detection method Methods 0.000 description 14
- 238000004422 calculation algorithm Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 4
- 238000009795 derivation Methods 0.000 description 3
- 241000894006 Bacteria Species 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 101150023726 degR gene Proteins 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1545—Determination of error locations, e.g. Chien search or other methods or arrangements for the determination of the roots of the error locator polynomial
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1525—Determination and particular use of error location polynomials
- H03M13/1535—Determination and particular use of error location polynomials using the Euclid algorithm
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は誤り訂正回路に係り、特に多シンボルの誤りを
訂正する誤り訂正回路に関する。
訂正する誤り訂正回路に関する。
［従来の技術］
従来、この種の誤り訂正回路として種々の構成が提案さ
れており、その内の３つの構成をまず説明する。
れており、その内の３つの構成をまず説明する。
第１の構成例は汎用のマイクロプロセッサを含むマイク
ロプロセッサシステムで実現する例であり、誤り訂正の
過程におけるガロア体の演算等を所定のプログラムに基
づき実行するものである。
ロプロセッサシステムで実現する例であり、誤り訂正の
過程におけるガロア体の演算等を所定のプログラムに基
づき実行するものである。
これに対して、第８図に示されている構成例は１組のガ
ロア体乗算回路とガロア体加算回路とを含む専用のハー
ドウェアの例であり、第８図中、２０は乗算回路、２２
はメモリ、２３はマイクロプログラム制御ユニット、３
０は単位遅延素子、３５は加算回路、３８はシンドロー
ムジェネレータをそれぞれ示している。
ロア体乗算回路とガロア体加算回路とを含む専用のハー
ドウェアの例であり、第８図中、２０は乗算回路、２２
はメモリ、２３はマイクロプログラム制御ユニット、３
０は単位遅延素子、３５は加算回路、３８はシンドロー
ムジェネレータをそれぞれ示している。
更に、第９図に示されている構成例はシストリックアレ
イにより実現された例であり、第９図中、３８はシンド
ロームジェネレータを、３９は誤り位置多項式計算回路
を、４０は誤り位置計算回路を、４１は誤りパターン計
算回路を、４２は誤り修正回路をそれぞれ示している。
イにより実現された例であり、第９図中、３８はシンド
ロームジェネレータを、３９は誤り位置多項式計算回路
を、４０は誤り位置計算回路を、４１は誤りパターン計
算回路を、４２は誤り修正回路をそれぞれ示している。
［発明が解決しようとする問題点コ
上記従来の各構成にあっては以下に記す問題点をそれぞ
れ含んでいる。″ すなわち、誤り訂正をマイクロプロセッサシステムで実
現した場合には、誤り訂正の過程でガロア体の乗算等の
演算を実行しなければならず、かかるガロア体の乗算等
を汎用のマイクロプロセッサで実行しようとすると長時
間を必要とし、一般に専用のハードウェアに比べ約１０
倍の時間を要するという問題点があった。
れ含んでいる。″ すなわち、誤り訂正をマイクロプロセッサシステムで実
現した場合には、誤り訂正の過程でガロア体の乗算等の
演算を実行しなければならず、かかるガロア体の乗算等
を汎用のマイクロプロセッサで実行しようとすると長時
間を必要とし、一般に専用のハードウェアに比べ約１０
倍の時間を要するという問題点があった。
一方、第８図に示した１組のガロア体乗算回路とガロア
体加算回路とを含む専用ハードウェアによる構成は上記
マイクロプロセッサシステムを受用した構成に比べて処
理速度は向上するものの、それてもディジタル・ビデオ
伝送系等の高速伝送には処理速度が低く、上記例示した
高速伝送系には使用できないという問題点がある。
体加算回路とを含む専用ハードウェアによる構成は上記
マイクロプロセッサシステムを受用した構成に比べて処
理速度は向上するものの、それてもディジタル・ビデオ
伝送系等の高速伝送には処理速度が低く、上記例示した
高速伝送系には使用できないという問題点がある。
これに対して、第９図に示したシストリックアレイによ
り実現した例は処理速度が十分に高く、高速伝送系にも
適用できるものの、回路規模が大きくなり、実用化、特
に集積回路化が難しいという問題点があった。
り実現した例は処理速度が十分に高く、高速伝送系にも
適用できるものの、回路規模が大きくなり、実用化、特
に集積回路化が難しいという問題点があった。
本発明は上記各従来例の問題点に鑑み、処理速度が高く
、しかも回路規模の小さな誤り訂正回路を提供すること
を目的にしている。
、しかも回路規模の小さな誤り訂正回路を提供すること
を目的にしている。
［問題点を解決するための手段］
本願第１発明に係る誤り訂正回路は各々が並列ガロア体
乗算回路と並列ガロア体加算回路と複数のレジスタとを
含む複数のガロア体演算ユニットをバスにより直列に接
続して構成し、リード・ソロモン符号を含むＢＣＨ符号
の生成と複合とを行うことを要旨としている。
乗算回路と並列ガロア体加算回路と複数のレジスタとを
含む複数のガロア体演算ユニットをバスにより直列に接
続して構成し、リード・ソロモン符号を含むＢＣＨ符号
の生成と複合とを行うことを要旨としている。
上記第１発明に牽連する第２発明の誤り訂正回路は、各
々が並列ガロア体乗算回路と並列ガロア体加算回路と複
数のレジスタとを含む複数のガロア体演算ユニットをバ
スにより直列に接続し、さらに上記複数のガロア体演算
ユニットを接続するバスとは別個に上記複数のガロア体
演算ユニットに共通に接続されたバスをさらに有するこ
とを要旨としている。
々が並列ガロア体乗算回路と並列ガロア体加算回路と複
数のレジスタとを含む複数のガロア体演算ユニットをバ
スにより直列に接続し、さらに上記複数のガロア体演算
ユニットを接続するバスとは別個に上記複数のガロア体
演算ユニットに共通に接続されたバスをさらに有するこ
とを要旨としている。
更に、上記第１発明に牽連する第３発明の誤り訂正回路
は、各々が並列ガロア体乗算回路と並列ガロア体加算回
路と複数のレジスタとを含む複数のガロア体演算ユニッ
トをバスにより直列に接続し、上記複数のガロア体演算
ユニットを接続するバスとは別個に上記複数のガロア体
演算ユニットに共通に接続されたバスを有し、上記複数
のガロア体演算ユニットとは別個に並列ガロア体乗算回
路と算術論理回路とレジスタとメモリとマイクロプログ
ラム制御ユニットとを有し上記複数のガロア体演算ユニ
ットに共通に接続されたバスに接続され上記複数のガロ
ア体演算ユニットを制御するコントローラをさらに有す
ることを要旨とする。
は、各々が並列ガロア体乗算回路と並列ガロア体加算回
路と複数のレジスタとを含む複数のガロア体演算ユニッ
トをバスにより直列に接続し、上記複数のガロア体演算
ユニットを接続するバスとは別個に上記複数のガロア体
演算ユニットに共通に接続されたバスを有し、上記複数
のガロア体演算ユニットとは別個に並列ガロア体乗算回
路と算術論理回路とレジスタとメモリとマイクロプログ
ラム制御ユニットとを有し上記複数のガロア体演算ユニ
ットに共通に接続されたバスに接続され上記複数のガロ
ア体演算ユニットを制御するコントローラをさらに有す
ることを要旨とする。
上記構成の本願第１、第２および第３発明は誤り訂正の
各ステップにおいて共通のハードウェアを使用して誤り
の訂正を実行することができる。
各ステップにおいて共通のハードウェアを使用して誤り
の訂正を実行することができる。
［実施例］
次に、本発明の実施例を図面に基づき説明する。
第１図は本発明の一実施例の全体構成を示すブロック図
であり、１はユニットを示しており、複数のユニット１
は直列接続バス２により直列に接続されている。また、
全てのユニット１は共通データバス３に接続されており
、この共通データバス３にはコントローラ５も接続され
ている。コントローラ５はコントロールバス４と「０」
検出信号線６とを介しても各ユニット１に接続されてい
る。
であり、１はユニットを示しており、複数のユニット１
は直列接続バス２により直列に接続されている。また、
全てのユニット１は共通データバス３に接続されており
、この共通データバス３にはコントローラ５も接続され
ている。コントローラ５はコントロールバス４と「０」
検出信号線６とを介しても各ユニット１に接続されてい
る。
上記各ユニット１は第２図に詳示されているように乗算
回路７と、加算回路８と、マルチプレクサ９．１０，１
５．１６と、トライステートゲート１１．１７、」８と
、制御レジスタ１２と、レジスタファイル１３と、「Ｏ
」検出回路１４とを有しており、上記直列接続バス２は
マルチプレクサ９０人力に、共通データバス３はマルチ
プレクサ１５０人力に、「０」信号検出線６は「０」検
出回路１４の出力にそれぞれ接続されている。
回路７と、加算回路８と、マルチプレクサ９．１０，１
５．１６と、トライステートゲート１１．１７、」８と
、制御レジスタ１２と、レジスタファイル１３と、「Ｏ
」検出回路１４とを有しており、上記直列接続バス２は
マルチプレクサ９０人力に、共通データバス３はマルチ
プレクサ１５０人力に、「０」信号検出線６は「０」検
出回路１４の出力にそれぞれ接続されている。
これに対して、上記コントローラ６は第３図に詳示され
ているように乗算回路２０と、マルチプレクサ２１．２
４と、メモリ２２と、マイクロプログラム制御ユニット
２３と、算術論理回路（ＡＬＵ）２５と、レジスタファ
イル２６と、カウンタ２７と、コントローラ・データバ
ス２８と、データバッファ２９とを備えており、マイク
ロプログラム制御ユニット２３は上記コントロールバス
４及び「ＯＪ検出信号線６に接続されており、データバ
ッファ２９は共通データバス３に接続されている。
ているように乗算回路２０と、マルチプレクサ２１．２
４と、メモリ２２と、マイクロプログラム制御ユニット
２３と、算術論理回路（ＡＬＵ）２５と、レジスタファ
イル２６と、カウンタ２７と、コントローラ・データバ
ス２８と、データバッファ２９とを備えており、マイク
ロプログラム制御ユニット２３は上記コントロールバス
４及び「ＯＪ検出信号線６に接続されており、データバ
ッファ２９は共通データバス３に接続されている。
次に、誤り訂正の方式について説明する。一般に、多シ
ンボルの訂正をおこなうＢＣＨ符号（リード・ソロモン
符号）の復号に関しては各種の方法が提案されて・いる
。例えば、ピータソンの方法、バーレンカップ・マツシ
ーの方法、古賀の方法、ユークリッドの互除法等である
。本実施例ではユークリッドの互除法を採用しており、
このユークリッドの互除法により効率よく復号“し、誤
りを訂正するための方式は以下のステップ（１）乃至（
５）を順次実行する。
ンボルの訂正をおこなうＢＣＨ符号（リード・ソロモン
符号）の復号に関しては各種の方法が提案されて・いる
。例えば、ピータソンの方法、バーレンカップ・マツシ
ーの方法、古賀の方法、ユークリッドの互除法等である
。本実施例ではユークリッドの互除法を採用しており、
このユークリッドの互除法により効率よく復号“し、誤
りを訂正するための方式は以下のステップ（１）乃至（
５）を順次実行する。
すなわち、
ステップ（１）：シンドロームの演算、ステップ（２）
：Ｍり位置多項式の導出（誤り数の判断）、 ステップ（３）：誤り位置の導出、 ステップ（４）：誤りパターンの演算、ステップ（５）
：誤り訂正。
：Ｍり位置多項式の導出（誤り数の判断）、 ステップ（３）：誤り位置の導出、 ステップ（４）：誤りパターンの演算、ステップ（５）
：誤り訂正。
以下上記各ステップを順を追って説明する。
ステップ（１）：シンドロームの演算
一般にｔ重誤り訂正ＢＨＣ符号の検査行列Ｈは（１）式
で与えられる。
で与えられる。
（以下、余白）
・・・・・・・（１）式
すなわち、符号語ａに対してａ＝（ａｌｉ！ｔ ａｌ＋
”・ ・＋ ａｎ−１） とし、 ａ Ｈ”＝ Ｏ・・・・・・・（２）式符号語ａに誤り
ｅが加わり、受信語ｙ＝ （ａ＋ｅ）が復号器に入力さ
れ、シンドロームＳ＝ （Ｓ８． Ｓ２．・・・、５２
ｔ−＋）は（３）式に従い求められる。
”・ ・＋ ａｎ−１） とし、 ａ Ｈ”＝ Ｏ・・・・・・・（２）式符号語ａに誤り
ｅが加わり、受信語ｙ＝ （ａ＋ｅ）が復号器に入力さ
れ、シンドロームＳ＝ （Ｓ８． Ｓ２．・・・、５２
ｔ−＋）は（３）式に従い求められる。
５＝ＶＨ”
故に、
Ｓｊ＝Σα」（’−’−” −ｙ＋ （ｊ ＝Ｏ〜２
ｔ）ｔ１σ ・・・・・（３式） ％式％） ステップ２：誤り位置多項式の導出 誤り位置多項式は（４）式により定義される。
ｔ）ｔ１σ ・・・・・（３式） ％式％） ステップ２：誤り位置多項式の導出 誤り位置多項式は（４）式により定義される。
ただしＥを誤り位置の集合とする。
（４）式からも分かるように、誤り位置多項式を求める
と、次数により誤りの数がわかり、根により誤りの位置
がわかる。
と、次数により誤りの数がわかり、根により誤りの位置
がわかる。
このσ（Ｚ）を求める方法としてユークリッドの互除法
がある。
がある。
一般に次式が成立する。
σ（Ｚ）Ｓ （Ｚ）＋φ（Ｚ＞ Ｚ２ｔ＝η（Ｚ）・・
・・（５）式 ただし、η＜２＞は誤り数値多項式で、（６）式に示さ
れる。
・・（５）式 ただし、η＜２＞は誤り数値多項式で、（６）式に示さ
れる。
また、Ｓ ＜Ｚ＞はシンドローム多項式であり、次式で
表される。
表される。
また、φ（Ｚ）は
φ（Ｚ）＝、ｉ、ｌｉα１−２ｔｎ（Ｚ−α））（５）
式にこのままでＳ （Ｚ）を与えても解は求まらない。
式にこのままでＳ （Ｚ）を与えても解は求まらない。
しかしながら、誤り個数ｅがｔ以下のときには各誤りパ
ターンは１つの異なるシンドローム多項式を持つから、
Ｓ （Ｚ）を与えてη（Ｚ）とσ（Ｚ）とを−意に求め
ることができる。
ターンは１つの異なるシンドローム多項式を持つから、
Ｓ （Ｚ）を与えてη（Ｚ）とσ（Ｚ）とを−意に求め
ることができる。
第４図にユークリッドの互除アルゴリズムにより（５）
式の解を求めるフローチャート図を示す。
式の解を求めるフローチャート図を示す。
第４図に於て、［コは除算の商を表しており、δはｔＪ
＋（ｚ）の最大次数の係数を表している。
＋（ｚ）の最大次数の係数を表している。
ステップ３：誤り位置の検出
ユークリッドの互除′アルゴリズムにより導かれたσ（
Ｚ）の根が誤り位置を与える。この根を求める方法とし
てチェンのアルゴリズムがある。この方法はσ（Ｚ）に
αのからαｎ−１を順に代入し、σ（αＪ）＝０となる
位置ｉが誤り位置になることを利用する。
Ｚ）の根が誤り位置を与える。この根を求める方法とし
てチェンのアルゴリズムがある。この方法はσ（Ｚ）に
αのからαｎ−１を順に代入し、σ（αＪ）＝０となる
位置ｉが誤り位置になることを利用する。
ステップ４：誤りパターンの演算
ユークリッドの互除アルゴリズムにより導かれた誤り位
置多項式σ（Ｚ）、誤り数値多項式η（Ｚ）およびチェ
ンのアルゴリズムから得られるｉにより誤り位置ｉての
誤り数値１１を求める。
置多項式σ（Ｚ）、誤り数値多項式η（Ｚ）およびチェ
ンのアルゴリズムから得られるｉにより誤り位置ｉての
誤り数値１１を求める。
（４）式を形式微分すると
（７）式に誤り位置α・を代入すると、一方、（６）式
にα雪を代入すると、 （８）式と（９）式とに基づき、 １ｉ＝η（α１）／σ′（α・）・・（１０）式となり
、誤りパターンが求められる。
にα雪を代入すると、 （８）式と（９）式とに基づき、 １ｉ＝η（α１）／σ′（α・）・・（１０）式となり
、誤りパターンが求められる。
ステップ５：誤り訂正
ｙ＝ａ＋ｅ より ａ＝ｙ−ｅとなり、誤りの訂正が
なされる。
なされる。
次に、上記誤り訂正方式にしたがった一実施例の作用を
説明する。今、メモリ２２に受信語か人力されていると
する。各ユニット１のレジスタファイル１３０１つのレ
ジスタにα３．・・・・・。
説明する。今、メモリ２２に受信語か人力されていると
する。各ユニット１のレジスタファイル１３０１つのレ
ジスタにα３．・・・・・。
αｎ−１をそれぞれ供給し、次に、シンドロームの保持
される別のレジスタに「０」を人力し、順次メモリ２２
から受信語をコントローラ内部バス２８、データバッフ
ァ２９を介して共通データバス３に出力する。
される別のレジスタに「０」を人力し、順次メモリ２２
から受信語をコントローラ内部バス２８、データバッフ
ァ２９を介して共通データバス３に出力する。
一方、各ユニットの内部ではマルチプレクサ９が共通デ
ータバス３側に、マルチプレクサ１５が加算器８の出力
側に、マルチプレクサ１０がレジスタの出力側にそれぞ
れ設定され、共通バスからのデータＸｉに対して、 ｙ ｉ ：ｙ、−、αノ＋ Ｘｉ の演算を繰り返す。
ータバス３側に、マルチプレクサ１５が加算器８の出力
側に、マルチプレクサ１０がレジスタの出力側にそれぞ
れ設定され、共通バスからのデータＸｉに対して、 ｙ ｉ ：ｙ、−、αノ＋ Ｘｉ の演算を繰り返す。
ただし、Ｙｉはｉ回目のレジスタの内容である。
ここて、Ｙｎ−１は
Ｙ ｎ−！ ＝ Ｙ ｎ−２α’Ｘｎ−。
＝（ｙ、、α’ ” Ｘ ｎ−２）α”Ｘｎ−１＝とな
り、各ユニットのレジスタに（３）式で示したシンドロ
ームが生成される。
り、各ユニットのレジスタに（３）式で示したシンドロ
ームが生成される。
次に、第４図で示したユークリッドのアルゴリズムによ
り誤り位置多項式（式（４））、誤り数値多項式（式（
６））を求める。この演算の中心となるのが多項式同士
の除算、乗算、加算である。
り誤り位置多項式（式（４））、誤り数値多項式（式（
６））を求める。この演算の中心となるのが多項式同士
の除算、乗算、加算である。
除算回路を第５図に示す。第５図に於て３０は単位遅延
素子、３１は加算回路、３２は係数乗算器をぞれぞれ示
している。第５図に示された回路はす、＋ｂ、Ｘ＋・・
・・＋ｂ、ｘｎを被除数多項式とする除算回路であり、
ａｌｌ＋ａ、Ｘ＋・・・・＋ａ、、ｘ”を除数多項式と
した場合、ａ□から順に人力すれば商の値は出力端子に
現れ、剰余は最後にシフトレジスタに残される。
素子、３１は加算回路、３２は係数乗算器をぞれぞれ示
している。第５図に示された回路はす、＋ｂ、Ｘ＋・・
・・＋ｂ、ｘｎを被除数多項式とする除算回路であり、
ａｌｌ＋ａ、Ｘ＋・・・・＋ａ、、ｘ”を除数多項式と
した場合、ａ□から順に人力すれば商の値は出力端子に
現れ、剰余は最後にシフトレジスタに残される。
これに対して乗算回路は第６図に示されているように単
位遅延素子３０と、加算回路３１と、係数乗算器３２と
を有しており、第６図に示された回路はす、＋ｂ、Ｘ＋
６−−− ＋ｂｌｌｘ’を被乗数多項式とし、ａ、、
＋ａ＋ｘ＋ ｅ ｅ ｅ ４ ＋ａｌｌｌＸ１１を乗数
多項式とした場合、ａｍから順に人力すれは積の値は出
力端子に現れる。それで、１組の加算器と遅延素子と係
数器とを１ユニツトに割り当てれば上記計算を実行する
ことができる。
位遅延素子３０と、加算回路３１と、係数乗算器３２と
を有しており、第６図に示された回路はす、＋ｂ、Ｘ＋
６−−− ＋ｂｌｌｘ’を被乗数多項式とし、ａ、、
＋ａ＋ｘ＋ ｅ ｅ ｅ ４ ＋ａｌｌｌＸ１１を乗数
多項式とした場合、ａｍから順に人力すれは積の値は出
力端子に現れる。それで、１組の加算器と遅延素子と係
数器とを１ユニツトに割り当てれば上記計算を実行する
ことができる。
マルチプレクサ１０を介して人力された共通データバス
上のデータとレジスタ１２内の係数とを乗算し、直列接
続バスからマルチプレクサ９を介して人力された前段シ
フトレジスタの内容を加算し、マルチプレクサ１５を介
してレジスタに人力される。このレジスタが第５図、第
６図における遅延素子に相当する。出力されたデータは
共通データバスを介していずれかのユニットのレジスタ
に格納される。除算の場合、出力の逆数の計算はコント
ローラ５内のメモリ２２の逆数テーブルによりなされ、
再度、その逆数を共通データバスに出力することにより
なされる。一方、乗算の場合、人力するデータは該当す
るレジスタから共通データバス３に出力され、コントロ
ーラ５内のデータバッファ２９にラッチされた後に再度
、共通バスに出力されて各ユニットに人力される。除算
の場合には、出力データの逆数を計算する際に、該当す
るレジスタから共通データバス３に出力された後に初め
のユニットにフィードバックされる。
上のデータとレジスタ１２内の係数とを乗算し、直列接
続バスからマルチプレクサ９を介して人力された前段シ
フトレジスタの内容を加算し、マルチプレクサ１５を介
してレジスタに人力される。このレジスタが第５図、第
６図における遅延素子に相当する。出力されたデータは
共通データバスを介していずれかのユニットのレジスタ
に格納される。除算の場合、出力の逆数の計算はコント
ローラ５内のメモリ２２の逆数テーブルによりなされ、
再度、その逆数を共通データバスに出力することにより
なされる。一方、乗算の場合、人力するデータは該当す
るレジスタから共通データバス３に出力され、コントロ
ーラ５内のデータバッファ２９にラッチされた後に再度
、共通バスに出力されて各ユニットに人力される。除算
の場合には、出力データの逆数を計算する際に、該当す
るレジスタから共通データバス３に出力された後に初め
のユニットにフィードバックされる。
各ユニットのレジスタ出力には「０」検出回路１３が設
けられており、この出力はマイクロプロダラム制御ユニ
ット２３に人力され、コントローラ５が各多項式の次数
を知ることができるようになっている。すなわ・−ち、
第４図における、ｄｅｇＲ（Ｚ）≦ｔ−１ の判断もこの方法による。加算、およびσ＜２＞←Ｕ、
（Ｚ）／δ η（Ｚ）←Ｒ（Ｚ、）／δ は各ユニット内の加算または乗算（逆数を導いた後）に
より実行する。以上の方法によりσ（Ｚ）およびη（Ｚ
）を求めることができる。
けられており、この出力はマイクロプロダラム制御ユニ
ット２３に人力され、コントローラ５が各多項式の次数
を知ることができるようになっている。すなわ・−ち、
第４図における、ｄｅｇＲ（Ｚ）≦ｔ−１ の判断もこの方法による。加算、およびσ＜２＞←Ｕ、
（Ｚ）／δ η（Ｚ）←Ｒ（Ｚ、）／δ は各ユニット内の加算または乗算（逆数を導いた後）に
より実行する。以上の方法によりσ（Ｚ）およびη（Ｚ
）を求めることができる。
次に、チェノのアルゴリズムの実行について説明する。
チェノのアルゴリズムは第７図に示された回路により実
行される。第７図に示された回路 。
行される。第７図に示された回路 。
は単位遅延素子３３と、係数乗算器３４と、加算回路３
５と、「０」検出回路３６と、「０」検出出力ノード３
７とを有しており、σ（Ｚ）の係数を初期値として各係
数に順次α９、α１、・・・、αｍ−１を掛け、全ての
積を加算してその結果か「０」であった場合、その繰り
返し回数が誤り位置となる。
５と、「０」検出回路３６と、「０」検出出力ノード３
７とを有しており、σ（Ｚ）の係数を初期値として各係
数に順次α９、α１、・・・、αｍ−１を掛け、全ての
積を加算してその結果か「０」であった場合、その繰り
返し回数が誤り位置となる。
ユニット１てこれを実現するには２つのレジスタからσ
（Ｚ）の係数とα８、α１、・・・・・・、αｍ−１を
出力し、乗算を実行し、マルチプレクサ９を直列接続バ
スに′制御し、この結果を順次加算回路に供給して行け
ば計算結果が得られる。ユニットの数はｔ重誤り訂正の
場合、２を個になるが、σ（Ｚ）はｔ次以下になるので
、その最高次の次に接続されるユニットのレジスタにつ
ながる「０」検出回路１３により結果が「０」になった
ことを確認する。繰り返し回数はコントローラ５内のカ
ウンタ２７によりカウントされ、結果が「０」になると
この内容はメモリ２２に転送される。以上により、最終
的に目盛り２２に誤り位置が全て格納される。
（Ｚ）の係数とα８、α１、・・・・・・、αｍ−１を
出力し、乗算を実行し、マルチプレクサ９を直列接続バ
スに′制御し、この結果を順次加算回路に供給して行け
ば計算結果が得られる。ユニットの数はｔ重誤り訂正の
場合、２を個になるが、σ（Ｚ）はｔ次以下になるので
、その最高次の次に接続されるユニットのレジスタにつ
ながる「０」検出回路１３により結果が「０」になった
ことを確認する。繰り返し回数はコントローラ５内のカ
ウンタ２７によりカウントされ、結果が「０」になると
この内容はメモリ２２に転送される。以上により、最終
的に目盛り２２に誤り位置が全て格納される。
次に、誤りパターンの計算を行う。（１０）式の分子η
（α“）はシンドロームと同様にＹ、ヤ、＝ηｌ十α１
・Ｙｉ （η（Ｚ）＝Σηｉ−Ｚ’とする） 繰り返し演算可能である。
（α“）はシンドロームと同様にＹ、ヤ、＝ηｌ十α１
・Ｙｉ （η（Ｚ）＝Σηｉ−Ｚ’とする） 繰り返し演算可能である。
η（Ｚ）は第１図に於て、左側のユニットのレジスタか
ら低次の係数が格納されているので、トライステートゲ
ート１７を高インピーダンスにしておき、ここからデー
タを入力してマルチプレクサ１０を介して乗算回路７に
人力する。もう一方の人力はコントローラ５のメモリ２
２から転送された誤り位置が格納されたレジスタの内容
を入力し、これを乗算し、レジスタファイル１３の出力
からマルチプレクサ９を介してηｌを出力し、加算回路
８から出力し、この結果をトライステート１８から直列
接続バスに出力される。以上のステップによりη（αＩ
）を求めることができる。
ら低次の係数が格納されているので、トライステートゲ
ート１７を高インピーダンスにしておき、ここからデー
タを入力してマルチプレクサ１０を介して乗算回路７に
人力する。もう一方の人力はコントローラ５のメモリ２
２から転送された誤り位置が格納されたレジスタの内容
を入力し、これを乗算し、レジスタファイル１３の出力
からマルチプレクサ９を介してηｌを出力し、加算回路
８から出力し、この結果をトライステート１８から直列
接続バスに出力される。以上のステップによりη（αＩ
）を求めることができる。
次に、分母の演算であるが、ある誤り位置に対して残り
の誤り位置との和の積となるから、コントローラ５から
まず順次誤り位置を出力順に各ユニットのあるレジスタ
に格納する。次に、再度コントローラ５から順次誤り位
置を出力し、各ユニット内にある誤り位置と加算して同
一ユニット内の別のレジスタに格納する。次に、各々の
和を直列接続バスを介して乗算すれば上記分母を求める
ことができる。
の誤り位置との和の積となるから、コントローラ５から
まず順次誤り位置を出力順に各ユニットのあるレジスタ
に格納する。次に、再度コントローラ５から順次誤り位
置を出力し、各ユニット内にある誤り位置と加算して同
一ユニット内の別のレジスタに格納する。次に、各々の
和を直列接続バスを介して乗算すれば上記分母を求める
ことができる。
以下、式（１０）の演算はコントローラ５の内部で行わ
れ、誤り訂正の実施もコントローラ５の内部で実行され
る。
れ、誤り訂正の実施もコントローラ５の内部で実行され
る。
［発明の効果コ
以上説明してきたように、本発明では各々が加算器と乗
算器とを含むユニットで並列処理を行うので、１組の加
算器と乗算器としか持たないシステムより数倍から数十
倍の高速処理が可能になった。
算器とを含むユニットで並列処理を行うので、１組の加
算器と乗算器としか持たないシステムより数倍から数十
倍の高速処理が可能になった。
また、シストリックアレイのように各ステップ毎にハー
ドウェアを用意する方式に比べると、本発明では各ステ
ップで共通のハードウェアを使用するので、回路の規模
を縮小させることができる。
ドウェアを用意する方式に比べると、本発明では各ステ
ップで共通のハードウェアを使用するので、回路の規模
を縮小させることができる。
具体的には各ユニットを１０００ゲートで実現できるの
で、ＣＭＯ３を使用して１ゲートを４トランジスタで構
成しても集積回路化が十分に可能である。 さらに、
を重誤りの訂正に対しても２を個のユニットを準備すれ
ばよく、拡張性においても利点がある。
で、ＣＭＯ３を使用して１ゲートを４トランジスタで構
成しても集積回路化が十分に可能である。 さらに、
を重誤りの訂正に対しても２を個のユニットを準備すれ
ばよく、拡張性においても利点がある。
第１図は一実施例の構成を示すブロック図、第２図はユ
ニットの構成を示すブロック図、第３図はコントローラ
の構成を示すブロック図、第４図はユークリッドの互除
アルゴリズムを示すフローチャート図、 第５図はＧＦ （２’）の多項式の除算回路のブロック
図、 第６図はＧＦ （２″）の多項式の乗算回路を示すブロ
ック図、 第７図はチェンのアルゴリズムの実行回路を示すブロッ
ク図、 第８図は従来の誤り訂正回路を示すブロック図、第９図
は従来の他の誤り訂正回路を示すブロック図である。 １命ＩＩΦφ・φ−ユニット、 ２・・・・・・・直列接続バス、 ３・・・・・・・共通データバス、 １４・・・・・・・コントロールバス・５・・・・・・
・コントローラ、 ６・・・・・・・ 「０」検出出力、 ７・・・・・・・乗算回路、 ８・・・・・・・加算回路、 ９．１０・・・・マルチプレクサ、 １１．１７．１８ ・・・・トライステートゲート、 １２・・・・・・制御レジスタ、 １３・・・・・・レジスタファイル、 １４・・・・・・「０」検出回路、 １５．１６・・・マルチプレクサ、 １９・・・・・・レジスタ、 ２０・・・・・・乗算回路、 ２１・・・・―・マルチプレクサ、 ２２・・・・・・メモ１八 ２３・・・・・・マイクロプログラム制御ユニット、 ２４・・・・・・マルチプレクサ、 ２５ ・ ・ ・ ・ ・ ・ＡＬｔＪ。 ２６・・・・・・レジスタファイル、 ２７・・・・・・カウンタ、 ２８・・・・・・コントローラデータバス、２９・・・
・・・データバッファ、 ３０．３３・・・単位遅延素子、 ３１・・・・・、・加算回路、 ３２．３４・・・係数乗算器、 ３５・・・・・・加算回路、 ３６・・・・・・「０」検出回路、 ３７・・・・・・「０」検出出力、 ３８・・・・・・シンドロームジェネレータ、３９・・
・・・・誤り位置多項式計算回路、４０・・・・・・誤
り位置計算回路、 （チェンのアルゴリズム 実行回路）、 ４１・・・・・・誤りパターン計算回路、４２・・・・
・・誤り修正回路、 ４３・・・・・・制御出力。 第４図 第５菌 第６図 ｙ＋１ 第７ば
ニットの構成を示すブロック図、第３図はコントローラ
の構成を示すブロック図、第４図はユークリッドの互除
アルゴリズムを示すフローチャート図、 第５図はＧＦ （２’）の多項式の除算回路のブロック
図、 第６図はＧＦ （２″）の多項式の乗算回路を示すブロ
ック図、 第７図はチェンのアルゴリズムの実行回路を示すブロッ
ク図、 第８図は従来の誤り訂正回路を示すブロック図、第９図
は従来の他の誤り訂正回路を示すブロック図である。 １命ＩＩΦφ・φ−ユニット、 ２・・・・・・・直列接続バス、 ３・・・・・・・共通データバス、 １４・・・・・・・コントロールバス・５・・・・・・
・コントローラ、 ６・・・・・・・ 「０」検出出力、 ７・・・・・・・乗算回路、 ８・・・・・・・加算回路、 ９．１０・・・・マルチプレクサ、 １１．１７．１８ ・・・・トライステートゲート、 １２・・・・・・制御レジスタ、 １３・・・・・・レジスタファイル、 １４・・・・・・「０」検出回路、 １５．１６・・・マルチプレクサ、 １９・・・・・・レジスタ、 ２０・・・・・・乗算回路、 ２１・・・・―・マルチプレクサ、 ２２・・・・・・メモ１八 ２３・・・・・・マイクロプログラム制御ユニット、 ２４・・・・・・マルチプレクサ、 ２５ ・ ・ ・ ・ ・ ・ＡＬｔＪ。 ２６・・・・・・レジスタファイル、 ２７・・・・・・カウンタ、 ２８・・・・・・コントローラデータバス、２９・・・
・・・データバッファ、 ３０．３３・・・単位遅延素子、 ３１・・・・・、・加算回路、 ３２．３４・・・係数乗算器、 ３５・・・・・・加算回路、 ３６・・・・・・「０」検出回路、 ３７・・・・・・「０」検出出力、 ３８・・・・・・シンドロームジェネレータ、３９・・
・・・・誤り位置多項式計算回路、４０・・・・・・誤
り位置計算回路、 （チェンのアルゴリズム 実行回路）、 ４１・・・・・・誤りパターン計算回路、４２・・・・
・・誤り修正回路、 ４３・・・・・・制御出力。 第４図 第５菌 第６図 ｙ＋１ 第７ば
Claims (4)
- （１）各々が並列ガロア体乗算回路と並列ガロア体加算
回路と複数のレジスタとを含む複数のガロア体演算ユニ
ットをバスにより直列に接続し、リード・ソロモン符号
を含むＢＣＨ符号の生成と複合とを行うことを特徴とす
る誤り訂正回路。 - （２）上記ガロア体演算ユニットは検査シンボル数と同
数である特許請求の範囲第１項記載の誤り訂正回路。 - （３）各々が並列ガロア体乗算回路と並列ガロア体加算
回路と複数のレジスタとを含む複数のガロア体演算ユニ
ットをバスにより直列に接続し、上記複数のガロア体演
算ユニットを接続するバスとは別個に上記複数のガロア
体演算ユニットに共通に接続されたバスをさらに有する
ことを特徴とする誤り訂正回路。 - （４）各々が並列ガロア体乗算回路と並列ガロア体加算
回路と複数のレジスタとを含む複数のガロア体演算ユニ
ットをバスにより直列に接続し、上記複数のガロア体演
算ユニットを接続するバスとは別個に上記複数のガロア
体演算ユニットに共通に接続されたバスを有し、上記複
数のガロア体演算ユニットとは別個に並列ガロア体乗算
回路と算術論理回路とレジスタとメモリとマイクロプロ
グラム制御ユニットとを有し上記複数のガロア体演算ユ
ニットに共通に接続されたバスに接続され上記複数のガ
ロア体演算ユニットを制御するコントローラをさらに有
することを特徴とする誤り訂正回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019301A JPS63186338A (ja) | 1987-01-28 | 1987-01-28 | 誤り訂正回路 |
| US07/149,447 US4899341A (en) | 1987-01-28 | 1988-01-28 | Error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019301A JPS63186338A (ja) | 1987-01-28 | 1987-01-28 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63186338A true JPS63186338A (ja) | 1988-08-01 |
Family
ID=11995598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019301A Pending JPS63186338A (ja) | 1987-01-28 | 1987-01-28 | 誤り訂正回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4899341A (ja) |
| JP (1) | JPS63186338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7809132B2 (en) | 2003-01-28 | 2010-10-05 | Nec Corporation | Implementations of AES algorithm for reducing hardware with improved efficiency |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1243094B (it) * | 1990-02-14 | 1994-05-24 | Silvio Cucchi | Sistema e dispositivi per la correzione di errori in trasmissioni digitali |
| JP2824474B2 (ja) * | 1992-02-17 | 1998-11-11 | 三菱電機株式会社 | 誤り訂正方式及びこの誤り訂正方式を用いた復号器 |
| US5463642A (en) * | 1993-06-29 | 1995-10-31 | Mitsubishi Semiconductor America, Inc. | Method and apparatus for determining error location |
| US5502732A (en) * | 1993-09-20 | 1996-03-26 | International Business Machines Corporation | Method for testing ECC logic |
| US5473620A (en) * | 1993-09-21 | 1995-12-05 | Cirrus Logic, Inc. | Programmable redundancy/syndrome generator |
| US5699368A (en) * | 1994-03-25 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting encoder, error-correcting decoder, and data transmitting system with error-correcting codes |
| US5912905A (en) * | 1994-03-25 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting encoder, error-correcting decoder and data transmitting system with error-correcting codes |
| FR2743912B1 (fr) * | 1996-01-24 | 1998-04-10 | Matra Communication | Circuit de resolution d'equation-cle et decodeur reed-solomon incorporant un tel circuit |
| JPH10112659A (ja) * | 1996-10-08 | 1998-04-28 | Canon Inc | 誤り訂正復号装置 |
| US6175941B1 (en) | 1998-12-08 | 2001-01-16 | Lsi Logic Corporation | Error correction apparatus and associated method utilizing parellel processing |
| US7694112B2 (en) * | 2008-01-31 | 2010-04-06 | International Business Machines Corporation | Multiplexing output from second execution unit add/saturation processing portion of wider width intermediate result of first primitive execution unit for compound computation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219852A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | エラ−訂正回路 |
| US4538270A (en) * | 1983-04-04 | 1985-08-27 | Motorola, Inc. | Method and apparatus for translating a predetermined Hamming code to an expanded class of Hamming codes |
| US4665523A (en) * | 1984-02-15 | 1987-05-12 | Stanford University | Method and means for error detection and correction in high speed data transmission codes |
-
1987
- 1987-01-28 JP JP62019301A patent/JPS63186338A/ja active Pending
-
1988
- 1988-01-28 US US07/149,447 patent/US4899341A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7809132B2 (en) | 2003-01-28 | 2010-10-05 | Nec Corporation | Implementations of AES algorithm for reducing hardware with improved efficiency |
Also Published As
| Publication number | Publication date |
|---|---|
| US4899341A (en) | 1990-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4873688A (en) | High-speed real-time Reed-Solomon decoder | |
| US5170399A (en) | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack | |
| JP3233860B2 (ja) | リードソロモン復号器 | |
| JPS59123945A (ja) | 多数バイトエラ−訂正システム | |
| JPH0452556B2 (ja) | ||
| JP2001502153A (ja) | 大規模データ・ブロックのためのハードウェア最適化リード・ソロモン・デコーダ | |
| US4751704A (en) | Method and apparatus for decoding BCH code | |
| JPS63186338A (ja) | 誤り訂正回路 | |
| JPH02148225A (ja) | 有限体の乗法的逆数元を計算するデータ処理方法及び装置 | |
| EP0836285B1 (en) | Reed-Solomon decoder with general-purpose processing unit and dedicated circuits | |
| US6687725B1 (en) | Arithmetic circuit for finite field GF (2m) | |
| EP1502356B1 (en) | A method of soft-decision decoding of reed-solomon codes | |
| JP2800723B2 (ja) | リードソロモン復号器の誤り位置検出回路 | |
| JP2694792B2 (ja) | 誤り位置多項式演算回路 | |
| US20100174970A1 (en) | Efficient implementation of a key-equation solver for bch codes | |
| JPH10112660A (ja) | リード・ソロモン符号を利用した誤り復号方法および装置 | |
| US5341385A (en) | Method and apparatus for decoding Reed-Solomon code | |
| JPH11196006A (ja) | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 | |
| JP3614978B2 (ja) | ガロア体の除算方法および除算装置 | |
| JP3351413B2 (ja) | 並列処理リードソロモン符号化回路及びそれに用いる並列処理リードソロモン符号化方法 | |
| JP2907138B2 (ja) | 誤り訂正の演算処理方法及び処理回路 | |
| JPH0750595A (ja) | 復号化装置 | |
| US7117425B2 (en) | Decoder architecture for reed solomon codes | |
| KR100335482B1 (ko) | 에러정정시스템 | |
| Hsu et al. | An area-efficient VLSI architecture for decoding of Reed-Solomon codes |