JPH10112659A - 誤り訂正復号装置 - Google Patents
誤り訂正復号装置Info
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- JPH10112659A JPH10112659A JP8267117A JP26711796A JPH10112659A JP H10112659 A JPH10112659 A JP H10112659A JP 8267117 A JP8267117 A JP 8267117A JP 26711796 A JP26711796 A JP 26711796A JP H10112659 A JPH10112659 A JP H10112659A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Abstract
(57)【要約】
【課題】 処理が高速でかつ回路規模が小さく、汎用性
の高い誤り訂正復号装置を提供する。 【解決手段】 ガロア体多項式を求めるガロア体多項式
演算回路１１３を含む多項式ユニット１２３と、上記ガ
ロア体多項式から誤り訂正符号化データの誤り数値を求
めるＧＬＵ回路１１８を含むスカラ演算回路１２４とを
並列に設け、これらの制御をプログラムメモリ回路１２
０より読み出されるプログラムに従って行うプロセッサ
構成とすることにより、発生するプログラムを変えるこ
とで、誤り訂正を行うためのアルゴリズムの変更等を全
てソフトウェアで実現できるようにするとともに、ガロ
ア体多項式演算回路１１３でのガロア体多項式の算出と
ＧＬＵ回路１１８での誤り数値の算出とを並列に行うこ
とができるようにする。
の高い誤り訂正復号装置を提供する。 【解決手段】 ガロア体多項式を求めるガロア体多項式
演算回路１１３を含む多項式ユニット１２３と、上記ガ
ロア体多項式から誤り訂正符号化データの誤り数値を求
めるＧＬＵ回路１１８を含むスカラ演算回路１２４とを
並列に設け、これらの制御をプログラムメモリ回路１２
０より読み出されるプログラムに従って行うプロセッサ
構成とすることにより、発生するプログラムを変えるこ
とで、誤り訂正を行うためのアルゴリズムの変更等を全
てソフトウェアで実現できるようにするとともに、ガロ
ア体多項式演算回路１１３でのガロア体多項式の算出と
ＧＬＵ回路１１８での誤り数値の算出とを並列に行うこ
とができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、誤り訂正復号装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、ディジタル記録の高密度化が進
み、それに伴い、高速でかつ訂正能力の高い誤り訂正符
号復号装置が求められている。リードソロモン符号は、
ＢＣＨ符号の一種であり、バイト単位の訂正が可能で高
い訂正能力を持つことから、光ディスク、ディジタルＶ
ＴＲ等幅広い分野で用いられている。
み、それに伴い、高速でかつ訂正能力の高い誤り訂正符
号復号装置が求められている。リードソロモン符号は、
ＢＣＨ符号の一種であり、バイト単位の訂正が可能で高
い訂正能力を持つことから、光ディスク、ディジタルＶ
ＴＲ等幅広い分野で用いられている。
【０００３】以下に、リードソロモン符号の代表的な復
号法の原理を簡単に説明する。ＧＦ(q) の原始元をαと
し、１，α，α2 ，…，αd-2 を生成多項式Ｇ(x) の根
とするｑ元リードソロモン符号を例にとって説明する。
符号長ｎ＝ｑ−１、情報記号数ｋ＝ｑ−ｄ、最小距離ｄ
min ＝ｄとなる。
号法の原理を簡単に説明する。ＧＦ(q) の原始元をαと
し、１，α，α2 ，…，αd-2 を生成多項式Ｇ(x) の根
とするｑ元リードソロモン符号を例にとって説明する。
符号長ｎ＝ｑ−１、情報記号数ｋ＝ｑ−ｄ、最小距離ｄ
min ＝ｄとなる。
【０００４】まず、受信多項式Ｙ(x) から、次の式
（１）によりシンドロームＳi を計算する。 Ｓi ＝Ｙ（αi ）＝Ｅ（αi ） （１） （ｉ＝０，１，…，ｄ−２） なお、Ｅ(x) は、誤りパターンを表す多項式である。
（１）によりシンドロームＳi を計算する。 Ｓi ＝Ｙ（αi ）＝Ｅ（αi ） （１） （ｉ＝０，１，…，ｄ−２） なお、Ｅ(x) は、誤りパターンを表す多項式である。
【０００５】ここで、ｌ個の誤りがｊ1 ，ｊ2 ，…，ｊ
l の位置に生じたとする。ただし、 ｎ−１≧ｊ1 ＞ｊ2 ＞…＞ｊl ≧０ （２） ｌ≦ｔ＝「（ｄ−１）／２」 （３） とする。「ｘ」は、ｘ以下の最大整数を示し、ｔは誤り
訂正能力を示す。
l の位置に生じたとする。ただし、 ｎ−１≧ｊ1 ＞ｊ2 ＞…＞ｊl ≧０ （２） ｌ≦ｔ＝「（ｄ−１）／２」 （３） とする。「ｘ」は、ｘ以下の最大整数を示し、ｔは誤り
訂正能力を示す。
【０００６】このとき、誤りパターン多項式Ｅ(x) は、 Ｅ(x) ＝Ｅ1 ｘj1＋Ｅ2 ｘj2＋…＋Ｅl ｘjl （４） と表せる。Ｅi （ｉ＝１，…，ｌ）は、位置ｊi におけ
る誤りの値であり、ＧＦ(q) の元である。シンドローム
Ｓi は、式（１）より、 Ｓi ＝Ｅ1 ｘi 1 ＋Ｅ2 ｘi 2 ＋…＋Ｅl ｘi l （５） となる。ただし、ｘi は次の式（６）で定義される。 ｘi ＝αji （ｉ＝１，…，ｌ） （６）
る誤りの値であり、ＧＦ(q) の元である。シンドローム
Ｓi は、式（１）より、 Ｓi ＝Ｅ1 ｘi 1 ＋Ｅ2 ｘi 2 ＋…＋Ｅl ｘi l （５） となる。ただし、ｘi は次の式（６）で定義される。 ｘi ＝αji （ｉ＝１，…，ｌ） （６）
【０００７】リードソロモン符号の復号は、このシンド
ロームＳi から、誤り位置ｊ1 ，ｊ 2 ，…，ｊl と誤り
の値Ｅ1 ，Ｅ2 ，…，Ｅl とを求めることにより行われ
る。このため、まず、
ロームＳi から、誤り位置ｊ1 ，ｊ 2 ，…，ｊl と誤り
の値Ｅ1 ，Ｅ2 ，…，Ｅl とを求めることにより行われ
る。このため、まず、
【０００８】
【数１】
【０００９】という２つのＧＦ(q) 上の多項式を求め
る。この多項式は、α-j1 ，α-j2 ，…，α-jl を根に
持つ多項式であり、σ(z) は誤り位置多項式、η(z) は
誤りの値を求めるために必要な多項式で誤り評価多項式
と呼ばれる。
る。この多項式は、α-j1 ，α-j2 ，…，α-jl を根に
持つ多項式であり、σ(z) は誤り位置多項式、η(z) は
誤りの値を求めるために必要な多項式で誤り評価多項式
と呼ばれる。
【００１０】ここで、シンドロームを係数とする以下の
多項式を考える。 Ｓ(z) ＝Ｓd2ｚd-2 ＋…＋Ｓ1 ｚ＋Ｓ0 （９） シンドローム多項式とσ(z) 、η(z) との関係を以下の
ように書き表すことができる。 σ(z) Ｓ(z) ≡η(z)modｚd-1 （１０） これが基本方程式であり、これからσ(z) とη(z) とを
求めることができる。
多項式を考える。 Ｓ(z) ＝Ｓd2ｚd-2 ＋…＋Ｓ1 ｚ＋Ｓ0 （９） シンドローム多項式とσ(z) 、η(z) との関係を以下の
ように書き表すことができる。 σ(z) Ｓ(z) ≡η(z)modｚd-1 （１０） これが基本方程式であり、これからσ(z) とη(z) とを
求めることができる。
【００１１】誤り訂正能力ｔが４〜５以上の場合、σ
(z) 、η(z) を効率的に求める方法として、ユークリッ
ドの互除法に基づく方法がある。以下、ユークリッドア
ルゴリズムを称す。式（１０）は、適当な多項式Ａ(z)
を用いて以下のように書き直せる。 Ａ(z) ｚd-1 ＋σ(z) Ｓ(z) ＝η(z) （１１） ここで、誤り個数ｌは、ｔ以下としているから、 deg η(z) ＜deg σ(z) ≦ｔ （１２） でなければならない。ただし、deg は多項式の次数を示
す。
(z) 、η(z) を効率的に求める方法として、ユークリッ
ドの互除法に基づく方法がある。以下、ユークリッドア
ルゴリズムを称す。式（１０）は、適当な多項式Ａ(z)
を用いて以下のように書き直せる。 Ａ(z) ｚd-1 ＋σ(z) Ｓ(z) ＝η(z) （１１） ここで、誤り個数ｌは、ｔ以下としているから、 deg η(z) ＜deg σ(z) ≦ｔ （１２） でなければならない。ただし、deg は多項式の次数を示
す。
【００１２】式（８）（７）から明らかなように、σ
(z) 、η(z) は共通因数を持たない。このようなσ(z)
、η(z) で式（１２）を満たすものは、一意に定まる
ことが証明されている。そして、そのようなσ(z) とη
(z) はｚd-1 とＳ(z) の最大公約多項式を求めていくユ
ークリッドアルゴリズムで求めることができることが知
られている。ユークリッドアルゴリズムの一般的な方法
を図５に示す。
(z) 、η(z) は共通因数を持たない。このようなσ(z)
、η(z) で式（１２）を満たすものは、一意に定まる
ことが証明されている。そして、そのようなσ(z) とη
(z) はｚd-1 とＳ(z) の最大公約多項式を求めていくユ
ークリッドアルゴリズムで求めることができることが知
られている。ユークリッドアルゴリズムの一般的な方法
を図５に示す。
【００１３】ユークリッドアルゴリズムで算出されたσ
(z) の根を求める方法としては、チェンサーチを用いる
ことが一般的である。チェンサーチは、σ(z) にαのべ
きα i （ｉ＝０，１，…，ｎ−１）を逐次代入し、σ
（αi ）が０かどうかを調べる方法である。
(z) の根を求める方法としては、チェンサーチを用いる
ことが一般的である。チェンサーチは、σ(z) にαのべ
きα i （ｉ＝０，１，…，ｎ−１）を逐次代入し、σ
（αi ）が０かどうかを調べる方法である。
【００１４】誤りの値ｅ1 ，ｅ2 ，…，ｅl は、例え
ば、 ｅi ＝−η（α-ji ）／σ（α-ji ）′ （１３） （ｉ＝１，…，ｌ） として求めることができる。ここで、σ（ｚ）′はσ
（ｚ）の導関数であり、σ（ｚ）を形式的に微分するこ
とにより求められる。
ば、 ｅi ＝−η（α-ji ）／σ（α-ji ）′ （１３） （ｉ＝１，…，ｌ） として求めることができる。ここで、σ（ｚ）′はσ
（ｚ）の導関数であり、σ（ｚ）を形式的に微分するこ
とにより求められる。
【００１５】従来、以上の訂正処理の各ステップをパイ
プライン化し、ハードで構成することが一般的であっ
た。
プライン化し、ハードで構成することが一般的であっ
た。
【００１６】図６に、従来のリードソロモン符号の誤り
訂正復号装置の一構成例を示す。図６において、入力端
子６００から入力される誤り訂正符号化されたエラーを
含むデータは、データ遅延回路６０１で以下に述べる処
理時間分の遅延が施されると同時に、シンドローム演算
回路６０２でシンドロームＳi が式（１）に従って計算
されて、式（２）のシンドローム多項式としてガロア体
多項式演算回路６０３に送られる。
訂正復号装置の一構成例を示す。図６において、入力端
子６００から入力される誤り訂正符号化されたエラーを
含むデータは、データ遅延回路６０１で以下に述べる処
理時間分の遅延が施されると同時に、シンドローム演算
回路６０２でシンドロームＳi が式（１）に従って計算
されて、式（２）のシンドローム多項式としてガロア体
多項式演算回路６０３に送られる。
【００１７】ガロア体多項式演算回路６０３では、図５
に示したユークリッドアルゴリズムを用いて、誤り位置
多項式σ(z) と誤り数値多項式η(z) とを求める。この
ユークリッドアルゴリズムでは、主にガロア体多項式の
商多項式と余り多項式を求める演算を繰り返し行うこと
になる。このガロア体多項式演算回路６０３で degＲ
(z) ≦ｔ−１の比較条件を満たした誤り位置多項式σ
(z) は、チェンサーチ回路６０４に送られる。
に示したユークリッドアルゴリズムを用いて、誤り位置
多項式σ(z) と誤り数値多項式η(z) とを求める。この
ユークリッドアルゴリズムでは、主にガロア体多項式の
商多項式と余り多項式を求める演算を繰り返し行うこと
になる。このガロア体多項式演算回路６０３で degＲ
(z) ≦ｔ−１の比較条件を満たした誤り位置多項式σ
(z) は、チェンサーチ回路６０４に送られる。
【００１８】チェンサーチ回路６０４では、ガロア体Ｇ
Ｆ（２m ）の元を順次代入し、それにより得られる値が
０かどうかを調べることにより根を算出し、誤り位置情
報ｉと誤り数値η(z) と誤り位置を形式微分した値σ
(z) ′とを誤り数値計算回路６０５に送る。誤り数値計
算回路６０５では、チェンサーチ回路６０４により算出
された誤り位置情報ｉと、式（１３）より、誤り数値ｅ
i を算出する。
Ｆ（２m ）の元を順次代入し、それにより得られる値が
０かどうかを調べることにより根を算出し、誤り位置情
報ｉと誤り数値η(z) と誤り位置を形式微分した値σ
(z) ′とを誤り数値計算回路６０５に送る。誤り数値計
算回路６０５では、チェンサーチ回路６０４により算出
された誤り位置情報ｉと、式（１３）より、誤り数値ｅ
i を算出する。
【００１９】このようにして算出された誤りの位置と値
は、訂正回路６０６に送られる。ここでは、データ遅延
回路６０１で遅延されたデータ列の誤りの位置に、上記
算出された誤りの値との排他的論理和をとることにより
訂正処理を行い、その結果を出力端子６０７より出力す
る。
は、訂正回路６０６に送られる。ここでは、データ遅延
回路６０１で遅延されたデータ列の誤りの位置に、上記
算出された誤りの値との排他的論理和をとることにより
訂正処理を行い、その結果を出力端子６０７より出力す
る。
【００２０】
【発明が解決しようとする課題】しかしながら、上記従
来の構成例では、全てのブロックをハードウェアで構成
することにより高速処理を実現することが可能となる反
面、回路規模が大きくなってしまうという問題があっ
た。また、積符号化されたデータの消失訂正を含む複雑
な繰り返し復号処理等、アルゴリズムを変更するたびに
制御ブロックのハードウェア構成を変更する必要があ
り、汎用性に乏しいという問題もあった。
来の構成例では、全てのブロックをハードウェアで構成
することにより高速処理を実現することが可能となる反
面、回路規模が大きくなってしまうという問題があっ
た。また、積符号化されたデータの消失訂正を含む複雑
な繰り返し復号処理等、アルゴリズムを変更するたびに
制御ブロックのハードウェア構成を変更する必要があ
り、汎用性に乏しいという問題もあった。
【００２１】本発明はこのような問題を解決するために
成されたものであり、処理が高速でかつ回路規模が小さ
く、汎用性の高い誤り訂正復号装置を提供することを目
的とする。
成されたものであり、処理が高速でかつ回路規模が小さ
く、汎用性の高い誤り訂正復号装置を提供することを目
的とする。
【００２２】
【課題を解決するための手段】本発明の誤り訂正復号装
置は、ガロア体多項式を求めるガロア体多項式演算回路
を含む第１の演算手段と、上記ガロア体多項式を演算処
理するガロア体演算回路を含む第２の演算手段とを並列
に設け、上記第１の演算手段および第２の演算手段の制
御をプログラム発生手段により発生されるプログラムに
従って行うようにしたことを特徴とする。
置は、ガロア体多項式を求めるガロア体多項式演算回路
を含む第１の演算手段と、上記ガロア体多項式を演算処
理するガロア体演算回路を含む第２の演算手段とを並列
に設け、上記第１の演算手段および第２の演算手段の制
御をプログラム発生手段により発生されるプログラムに
従って行うようにしたことを特徴とする。
【００２３】本発明の他の特徴とするところは、ガロア
体多項式を求めるガロア体多項式演算回路および上記ガ
ロア体多項式演算回路での演算時に用いるレジスタ回路
を含む第１の演算手段と、上記ガロア体多項式を演算処
理するガロア体演算回路および汎用演算回路を含む第２
の演算手段と、上記第１、第２の演算手段での演算時に
用いるレジスタ手段とを備え、上記第１の演算手段と第
２の演算手段とレジスタ手段とを並列に設け、上記第１
の演算手段および第２の演算手段の制御をプログラム発
生手段により発生されるプログラムに従って行うように
したことを特徴とする。
体多項式を求めるガロア体多項式演算回路および上記ガ
ロア体多項式演算回路での演算時に用いるレジスタ回路
を含む第１の演算手段と、上記ガロア体多項式を演算処
理するガロア体演算回路および汎用演算回路を含む第２
の演算手段と、上記第１、第２の演算手段での演算時に
用いるレジスタ手段とを備え、上記第１の演算手段と第
２の演算手段とレジスタ手段とを並列に設け、上記第１
の演算手段および第２の演算手段の制御をプログラム発
生手段により発生されるプログラムに従って行うように
したことを特徴とする。
【００２４】本発明のその他の特徴とするところは、上
記第１の演算手段は、上記ガロア体多項式に対してチェ
ンサーチによる根の算出を行うことによって誤り訂正符
号化データの誤り位置を求めるチェンサーチ回路を更に
含むことを特徴とする。
記第１の演算手段は、上記ガロア体多項式に対してチェ
ンサーチによる根の算出を行うことによって誤り訂正符
号化データの誤り位置を求めるチェンサーチ回路を更に
含むことを特徴とする。
【００２５】上記のように構成した本発明によれば、誤
り訂正符号化データの復号化時に誤り訂正を行うための
各手段が、プログラム発生手段により発生されるプログ
ラムに従って動作するようになるので、単に発生するプ
ログラムを変えることで、誤り訂正を行うためのアルゴ
リズムの変更等を全てソフトウェアで実現することが可
能となる。また、ガロア体演算回路で演算処理を行って
いる間に、これと並列に設けられたガロア体多項式演算
回路により次の符号化データについてガロア体多項式を
求めることが可能となる。
り訂正符号化データの復号化時に誤り訂正を行うための
各手段が、プログラム発生手段により発生されるプログ
ラムに従って動作するようになるので、単に発生するプ
ログラムを変えることで、誤り訂正を行うためのアルゴ
リズムの変更等を全てソフトウェアで実現することが可
能となる。また、ガロア体演算回路で演算処理を行って
いる間に、これと並列に設けられたガロア体多項式演算
回路により次の符号化データについてガロア体多項式を
求めることが可能となる。
【００２６】また、本発明の更にその他の特徴とすると
ころは、上記レジスタ回路は、上記ガロア体多項式演算
回路が上記ガロア体多項式を求める際に使用するレジス
タと、求めたガロア体多項式を格納するレジスタとを備
え、上記ガロア体多項式を格納するレジスタに対してガ
ロア体係数器とガロア体加算回路とを付加し、上記レジ
スタに書き込まれたガロア体多項式に対し、チェンサー
チによる根の算出を行うことによって誤り訂正符号化デ
ータの誤り位置を求めるように構成したことを特徴とす
る。
ころは、上記レジスタ回路は、上記ガロア体多項式演算
回路が上記ガロア体多項式を求める際に使用するレジス
タと、求めたガロア体多項式を格納するレジスタとを備
え、上記ガロア体多項式を格納するレジスタに対してガ
ロア体係数器とガロア体加算回路とを付加し、上記レジ
スタに書き込まれたガロア体多項式に対し、チェンサー
チによる根の算出を行うことによって誤り訂正符号化デ
ータの誤り位置を求めるように構成したことを特徴とす
る。
【００２７】このように構成した場合には、第２の演算
手段内のレジスタ回路の一部がチェンサーチの機能を有
することとなり、上記レジスタ回路内に備えられたガロ
ア体多項式演算回路用のレジスタとチェンサーチ用のレ
ジスタとを用いて、ガロア体多項式の演算とチェンサー
チによる誤り位置の算出とがプログラムの制御により並
列に実行されるようになる。
手段内のレジスタ回路の一部がチェンサーチの機能を有
することとなり、上記レジスタ回路内に備えられたガロ
ア体多項式演算回路用のレジスタとチェンサーチ用のレ
ジスタとを用いて、ガロア体多項式の演算とチェンサー
チによる誤り位置の算出とがプログラムの制御により並
列に実行されるようになる。
【００２８】また、上記ガロア体多項式演算回路は、与
えられる複数のガロア体多項式に係数を乗算してそれぞ
れの和をとる乗算手段と加算手段とを含み、次式で規定
される演算を行う構成としても良い。 αＸ（Ｚ）＋βＹ（Ｚ） αＸ（Ｚ）＋βＹ（Ｚ）Ｚ ただし、α，βはガロア体の元、Ｘ（Ｚ），Ｙ（Ｚ）は
ガロア体の多項式。
えられる複数のガロア体多項式に係数を乗算してそれぞ
れの和をとる乗算手段と加算手段とを含み、次式で規定
される演算を行う構成としても良い。 αＸ（Ｚ）＋βＹ（Ｚ） αＸ（Ｚ）＋βＹ（Ｚ）Ｚ ただし、α，βはガロア体の元、Ｘ（Ｚ），Ｙ（Ｚ）は
ガロア体の多項式。
【００２９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。図１は、本発明の誤り訂
正復号装置の一実施形態を示すブロック図である。
て、図面を参照して説明する。図１は、本発明の誤り訂
正復号装置の一実施形態を示すブロック図である。
【００３０】図１において、本実施形態で最も特徴的で
ある多項式ユニット（第１の演算手段）１２３は、ガロ
ア体多項式演算回路１１３と、チェンサーチ回路を含む
多項式係数レジスタ回路１０７とを備えている。この多
項式ユニット１２３は、スカラレジスタ回路（レジスタ
手段）１１４や、汎用演算回路（ＡＬＵ回路）１１６お
よびガロア体演算回路（ＧＬＵ回路）１１８等から成る
スカラ演算回路（第２の演算手段）１２４と並列に、デ
ータバスに接続される構成となっている。
ある多項式ユニット（第１の演算手段）１２３は、ガロ
ア体多項式演算回路１１３と、チェンサーチ回路を含む
多項式係数レジスタ回路１０７とを備えている。この多
項式ユニット１２３は、スカラレジスタ回路（レジスタ
手段）１１４や、汎用演算回路（ＡＬＵ回路）１１６お
よびガロア体演算回路（ＧＬＵ回路）１１８等から成る
スカラ演算回路（第２の演算手段）１２４と並列に、デ
ータバスに接続される構成となっている。
【００３１】すなわち、上記多項式ユニット１２３は、
係数データの入力としてスカラレジスタ回路１１４の出
力バス（Ａバス１０８，Ｂバス１０９）と、多項式デー
タの入出力としてスカラレジスタ回路１１４の入力バス
（Ｆバス）１０４とが接続される構成となっている。こ
こでは、ガロア体ＧＦ（２8 ）を用いるものとし、デー
タバスは８ビットとする。
係数データの入力としてスカラレジスタ回路１１４の出
力バス（Ａバス１０８，Ｂバス１０９）と、多項式デー
タの入出力としてスカラレジスタ回路１１４の入力バス
（Ｆバス）１０４とが接続される構成となっている。こ
こでは、ガロア体ＧＦ（２8 ）を用いるものとし、デー
タバスは８ビットとする。
【００３２】上述のように、スカラレジスタ回路１１４
は、Ａバス１０８、Ｂバス１０９、Ｆバス１０４が接続
される３ポートのメモリであり、１系統の書き込みと２
系統の読み出しとが独立にできる構成となっている。
は、Ａバス１０８、Ｂバス１０９、Ｆバス１０４が接続
される３ポートのメモリであり、１系統の書き込みと２
系統の読み出しとが独立にできる構成となっている。
【００３３】また、スカラ演算回路１２４内のＡＬＵ回
路１１６およびＧＬＵ回路１１８は、スカラレジスタ回
路１１４の出力値以外に、即値バス（Ｉバス）１１２を
介して入力した即値を用いた演算が可能である。すなわ
ち、選択回路１１５，１１７でＡバス１０８かＩバス１
１２かをそれぞれ選択し、その選択した方の値とＢバス
１０９の値とを演算し、演算結果をＦバス１０４に出力
する。
路１１６およびＧＬＵ回路１１８は、スカラレジスタ回
路１１４の出力値以外に、即値バス（Ｉバス）１１２を
介して入力した即値を用いた演算が可能である。すなわ
ち、選択回路１１５，１１７でＡバス１０８かＩバス１
１２かをそれぞれ選択し、その選択した方の値とＢバス
１０９の値とを演算し、演算結果をＦバス１０４に出力
する。
【００３４】これにより、上記演算結果をスカラレジス
タ回路１１４や、選択回路１０６を介して多項式係数レ
ジスタ回路１０７、またはメモリＩＦ回路１０３を介し
てシンドロームメモリ回路１０２に書き込んだり、外部
ＩＦ回路１２１を介して外部（例えば訂正回路）に出力
したりする。
タ回路１１４や、選択回路１０６を介して多項式係数レ
ジスタ回路１０７、またはメモリＩＦ回路１０３を介し
てシンドロームメモリ回路１０２に書き込んだり、外部
ＩＦ回路１２１を介して外部（例えば訂正回路）に出力
したりする。
【００３５】以下、Ｃ１（８０，７２）Ｃ２（９０，８
２）リードソロモン積符号のＣ１シンドロームの復号動
作を例にとって動作を説明する。入力端子１００から入
力されるデータは、符号化ブロック単位（８０×９０バ
イト）に入力され、ガロア体加算回路とガロア体係数回
路とで構成されるシンドローム演算回路１０１でＣ１シ
ンドロームおよびＣ２シンドロームが並列に計算され、
それぞれシンドロームメモリ回路１０２に書き込まれ
る。
２）リードソロモン積符号のＣ１シンドロームの復号動
作を例にとって動作を説明する。入力端子１００から入
力されるデータは、符号化ブロック単位（８０×９０バ
イト）に入力され、ガロア体加算回路とガロア体係数回
路とで構成されるシンドローム演算回路１０１でＣ１シ
ンドロームおよびＣ２シンドロームが並列に計算され、
それぞれシンドロームメモリ回路１０２に書き込まれ
る。
【００３６】シンドロームメモリ回路１０２は、２ブロ
ック分のシンドロームを記憶できる容量を持ち、１ブロ
ック分のシンドロームの書き込みと同時に、１ブロック
前に書き込まれたシンドロームをプロセッサ（上記多項
式ユニット１２３、スカラレジスタ回路１１４、スカラ
演算回路１２４等により構成される）がメモリＩＦ回路
１０３を介して読み出して、誤り訂正復号処理を行える
構成となっている。
ック分のシンドロームを記憶できる容量を持ち、１ブロ
ック分のシンドロームの書き込みと同時に、１ブロック
前に書き込まれたシンドロームをプロセッサ（上記多項
式ユニット１２３、スカラレジスタ回路１１４、スカラ
演算回路１２４等により構成される）がメモリＩＦ回路
１０３を介して読み出して、誤り訂正復号処理を行える
構成となっている。
【００３７】プロセッサ側では、制御回路１１９により
プログラムメモリ回路１２０から読み出される命令コー
ドに従って誤り訂正処理を行う。命令コードには、スカ
ラ命令とベクトル命令とがあり、ベクトル命令として、
多項式のメモリアクセスおよび多項式同士の演算が１命
令で行える構成となっている。プロセッサに供給するプ
ログラムを変えることで、誤り訂正を行うためのアルゴ
リズムの変更等をハードウェアを変更することなく実現
することができる。
プログラムメモリ回路１２０から読み出される命令コー
ドに従って誤り訂正処理を行う。命令コードには、スカ
ラ命令とベクトル命令とがあり、ベクトル命令として、
多項式のメモリアクセスおよび多項式同士の演算が１命
令で行える構成となっている。プロセッサに供給するプ
ログラムを変えることで、誤り訂正を行うためのアルゴ
リズムの変更等をハードウェアを変更することなく実現
することができる。
【００３８】上記プロセッサによる誤り訂正復号処理と
して、まずはユークリッドアルゴリズムによって、シン
ドローム多項式から誤り位置多項式と誤り数値多項式と
を算出する。すなわち、シンドロームメモリ回路１０２
に書き込まれたＣ１シンドロームをベクトル命令で７次
のシンドローム多項式として多項式係数レジスタ回路１
０７に転送し、図４に示すユークリッドアルゴリズムを
もとに、ガロア体多項式演算回路１１３と多項式係数レ
ジスタ回路１０７とで上記誤り位置多項式と誤り数値多
項式とを求める演算を行う。
して、まずはユークリッドアルゴリズムによって、シン
ドローム多項式から誤り位置多項式と誤り数値多項式と
を算出する。すなわち、シンドロームメモリ回路１０２
に書き込まれたＣ１シンドロームをベクトル命令で７次
のシンドローム多項式として多項式係数レジスタ回路１
０７に転送し、図４に示すユークリッドアルゴリズムを
もとに、ガロア体多項式演算回路１１３と多項式係数レ
ジスタ回路１０７とで上記誤り位置多項式と誤り数値多
項式とを求める演算を行う。
【００３９】なお、図４において、Ａ，Ｂ，Ｌ，Ｍはガ
ロア体の多項式、α，βはガロア体の多項式Ａ，Ｂの最
高次の係数、ｔは誤り訂正能力、Ｓ（Ｚ）はシンドロー
ム多項式、σ（Ｚ）は誤り位置多項式、η（Ｚ）は誤り
数値多項式を示す。
ロア体の多項式、α，βはガロア体の多項式Ａ，Ｂの最
高次の係数、ｔは誤り訂正能力、Ｓ（Ｚ）はシンドロー
ム多項式、σ（Ｚ）は誤り位置多項式、η（Ｚ）は誤り
数値多項式を示す。
【００４０】ここで、ガロア体多項式演算回路１１３の
詳細なブロック図を、図２に示す。図２の構成では、図
４のユークリッドアルゴリズムで用いる次式の演算が１
命令で行える構成になっている。なお、下記の式（１
４）、式（１５）中でα，βはガロア体の元、Ｘ
（Ｚ），Ｙ（Ｚ）はガロア体の多項式を示す。
詳細なブロック図を、図２に示す。図２の構成では、図
４のユークリッドアルゴリズムで用いる次式の演算が１
命令で行える構成になっている。なお、下記の式（１
４）、式（１５）中でα，βはガロア体の元、Ｘ
（Ｚ），Ｙ（Ｚ）はガロア体の多項式を示す。
【００４１】
【数２】
【００４２】例えば、式（１４）に対応するベクトル命
令が発行された場合には、図１のＡバス１０８、Ｂバス
１０９に接続された入力端子２００，２０４からα，β
の係数が入力され、それぞれ係数レジスタ２０１，２０
５にセットされる。また、多項式係数レジスタ回路１０
７の出力バス（ＰＡバス１１０、ＰＢバス１１１）に接
続された入力端子２０２，２０６からガロア体の多項式
Ｘ（Ｚ），Ｙ（Ｚ）が入力される。
令が発行された場合には、図１のＡバス１０８、Ｂバス
１０９に接続された入力端子２００，２０４からα，β
の係数が入力され、それぞれ係数レジスタ２０１，２０
５にセットされる。また、多項式係数レジスタ回路１０
７の出力バス（ＰＡバス１１０、ＰＢバス１１１）に接
続された入力端子２０２，２０６からガロア体の多項式
Ｘ（Ｚ），Ｙ（Ｚ）が入力される。
【００４３】そして、ガロア体乗算回路２０３，２０８
により、上記入力されたガロア体の多項式Ｘ（Ｚ），Ｙ
（Ｚ）に対して、係数レジスタ２０１，２０５にセット
された係数α，βがそれぞれ乗算される。さらに、それ
ぞれの乗算結果がガロア体加算回路２０９によって加算
され、出力端子２１０に送られる。
により、上記入力されたガロア体の多項式Ｘ（Ｚ），Ｙ
（Ｚ）に対して、係数レジスタ２０１，２０５にセット
された係数α，βがそれぞれ乗算される。さらに、それ
ぞれの乗算結果がガロア体加算回路２０９によって加算
され、出力端子２１０に送られる。
【００４４】一方、式（１５）に対応するベクトル命令
が発行された場合は、上記入力端子２０６から入力され
た多項式Ｙ（Ｚ）の次数が次数シフト回路２０７で１次
シフトされた後、式（１４）に対応するベクトル命令と
同様の演算がなされ、その演算結果が出力端子２１０に
送られる。上記出力端子２１０から出力されたデータ
は、図１のバス１０５および選択回路１０６を介して多
項式係数レジスタ回路１０７に書き込まれる。
が発行された場合は、上記入力端子２０６から入力され
た多項式Ｙ（Ｚ）の次数が次数シフト回路２０７で１次
シフトされた後、式（１４）に対応するベクトル命令と
同様の演算がなされ、その演算結果が出力端子２１０に
送られる。上記出力端子２１０から出力されたデータ
は、図１のバス１０５および選択回路１０６を介して多
項式係数レジスタ回路１０７に書き込まれる。
【００４５】なお、上述のユークリッドアルゴリズムに
おいて、多項式演算以外の次数の比較や、レジスタアド
レスの発生等の処理は、多項式演算と並列にスカラレジ
スタ回路１１４とスカラ演算回路１２４とを用いて行わ
れる。
おいて、多項式演算以外の次数の比較や、レジスタアド
レスの発生等の処理は、多項式演算と並列にスカラレジ
スタ回路１１４とスカラ演算回路１２４とを用いて行わ
れる。
【００４６】図４に示したユークリッドアルゴリズムの
処理が終了した後、それにより求められた誤り位置多項
式σ（Ｚ）と誤り数値多項式η（Ｚ）は、多項式係数レ
ジスタ回路１０７の特定アドレスに書き込まれ、チェン
サーチ回路により根の算出が行われる。
処理が終了した後、それにより求められた誤り位置多項
式σ（Ｚ）と誤り数値多項式η（Ｚ）は、多項式係数レ
ジスタ回路１０７の特定アドレスに書き込まれ、チェン
サーチ回路により根の算出が行われる。
【００４７】図３に、上記多項式係数レジスタ回路１０
７の詳細なブロック図を示す。この多項式係数レジスタ
回路１０７は、スカラレジスタ回路１１４と同様に３ポ
ートのメモリであり、入力端子３００から選択回路３０
１を介する１系統の書き込みと、選択回路３０７を介し
て出力端子３０８，３０９に対する２系統の読み出しと
を独立に行うことができる構成となっている。
７の詳細なブロック図を示す。この多項式係数レジスタ
回路１０７は、スカラレジスタ回路１１４と同様に３ポ
ートのメモリであり、入力端子３００から選択回路３０
１を介する１系統の書き込みと、選択回路３０７を介し
て出力端子３０８，３０９に対する２系統の読み出しと
を独立に行うことができる構成となっている。
【００４８】多項式係数レジスタ回路１０７内のレジス
タを選択するためのアドレスは、ベクトルを選択する上
位アドレスと、ベクトル内の係数を選択する下位アドレ
スとから成り、入力端子３０６から制御回路３０５に入
力される。制御回路３０５では、入力されたアドレスを
デコードし、上記選択回路３０１，３０７を制御するこ
とにより書き込みおよび読み出しレジスタを選択する。
タを選択するためのアドレスは、ベクトルを選択する上
位アドレスと、ベクトル内の係数を選択する下位アドレ
スとから成り、入力端子３０６から制御回路３０５に入
力される。制御回路３０５では、入力されたアドレスを
デコードし、上記選択回路３０１，３０７を制御するこ
とにより書き込みおよび読み出しレジスタを選択する。
【００４９】一例として、以下に示す入力アドレスによ
って、汎用レジスタ回路３０２、チェンサーチレジスタ
回路３０３、コントロールレジスタ回路３０４の何れか
およびその内部のレジスタを選択するものとする。 上位アドレス 下位アドレス ０〜４ ０〜８ 汎用レジスタ ５〜６ ０〜７ チェンサーチレジスタ ７ ０ コントロールレジスタ
って、汎用レジスタ回路３０２、チェンサーチレジスタ
回路３０３、コントロールレジスタ回路３０４の何れか
およびその内部のレジスタを選択するものとする。 上位アドレス 下位アドレス ０〜４ ０〜８ 汎用レジスタ ５〜６ ０〜７ チェンサーチレジスタ ７ ０ コントロールレジスタ
【００５０】汎用レジスタ回路３０２は、誤り訂正処理
で用いる多項式の最高次数がＺ8 であるため、９バイト
の係数を１ベクトルとして５ベクトル分、すなわち９×
５バイトのレジスタ３１００〜３１４８がランダムアク
セス可能な構成となっている。ここでは、上位アドレス
０〜１のレジスタ３１００〜３１１８をユークリッドア
ルゴリズムによる多項式演算に使用するレジスタとして
割り当て、上位アドレス２〜４のレジスタ３１２０〜３
１４８をチェンサーチの結果を記憶するレジスタに割り
当てるものとする。
で用いる多項式の最高次数がＺ8 であるため、９バイト
の係数を１ベクトルとして５ベクトル分、すなわち９×
５バイトのレジスタ３１００〜３１４８がランダムアク
セス可能な構成となっている。ここでは、上位アドレス
０〜１のレジスタ３１００〜３１１８をユークリッドア
ルゴリズムによる多項式演算に使用するレジスタとして
割り当て、上位アドレス２〜４のレジスタ３１２０〜３
１４８をチェンサーチの結果を記憶するレジスタに割り
当てるものとする。
【００５１】また、チェンサーチレジスタ回路３０３
は、８×２バイトのレジスタ３２００〜３２０７，３２
４０〜３２４７がランダムアクセス可能な構成となって
おり、各レジスタには、各々α254 〜α247 のガロア体
係数を乗ずる係数器３２１０〜３２１７，３２５０〜３
２５７が接続されている。
は、８×２バイトのレジスタ３２００〜３２０７，３２
４０〜３２４７がランダムアクセス可能な構成となって
おり、各レジスタには、各々α254 〜α247 のガロア体
係数を乗ずる係数器３２１０〜３２１７，３２５０〜３
２５７が接続されている。
【００５２】ガロア体係数器３２１０〜３２１７の出力
は、ガロア体加算回路３２３０に入力され、ここで全て
の係数のガロア体加算が行われ、選択回路３０１を介し
て別のレジスタに書き込める構成となっている。また、
ガロア体係数器３２５０〜３２５７の出力は、ガロア体
加算回路３２６０に入力され、ここで全ての係数のガロ
ア体加算が行われて選択回路３０１に出力されるととも
に、上記ガロア体係数器３２５０〜３２５７の偶数次の
出力がガロア体加算回路３２６３に入力され、ここで偶
数次の係数のガロア体加算が行われて選択回路３０１に
出力される構成となっている。
は、ガロア体加算回路３２３０に入力され、ここで全て
の係数のガロア体加算が行われ、選択回路３０１を介し
て別のレジスタに書き込める構成となっている。また、
ガロア体係数器３２５０〜３２５７の出力は、ガロア体
加算回路３２６０に入力され、ここで全ての係数のガロ
ア体加算が行われて選択回路３０１に出力されるととも
に、上記ガロア体係数器３２５０〜３２５７の偶数次の
出力がガロア体加算回路３２６３に入力され、ここで偶
数次の係数のガロア体加算が行われて選択回路３０１に
出力される構成となっている。
【００５３】また、上記ガロア体加算回路３２６０の出
力は、０検出回路３２６１にも送られ、上記ガロア体加
算回路３２６０の出力値が“０”かどうかが検出され
る。ここで、出力値が“０”の場合は、制御回路３０５
とエラーアドレスカウント回路３２６２とに制御信号が
送られる。エラーアドレスカウント回路３２６２は、０
検出回路３２６１からの制御信号に従って、エラーアド
レスを選択回路３０１に出力する構成となっている。
力は、０検出回路３２６１にも送られ、上記ガロア体加
算回路３２６０の出力値が“０”かどうかが検出され
る。ここで、出力値が“０”の場合は、制御回路３０５
とエラーアドレスカウント回路３２６２とに制御信号が
送られる。エラーアドレスカウント回路３２６２は、０
検出回路３２６１からの制御信号に従って、エラーアド
レスを選択回路３０１に出力する構成となっている。
【００５４】この図３のように構成した多項式係数レジ
スタ回路１０７の動作を説明する。まず、図１のガロア
体多項式演算回路１１３で図４のユークリッドアルゴリ
ズムにより算出された誤り数値多項式η（Ｚ）と誤り位
置多項式σ（Ｚ）とをそれぞれ、上位アドレス５，６の
チェンサーチレジスタ３２００〜３２０７，３２４０〜
３２４７に書き込む。このように誤り位置多項式σ
（Ｚ）と誤り数値多項式η（Ｚ）とを各レジスタにセッ
トした後、上位アドレス７のコントロールレジスタ３３
００を選択して符号長（ここでは８０）をセットし、こ
れと同時に、チェンサーチスタートのフラグをセットす
る。
スタ回路１０７の動作を説明する。まず、図１のガロア
体多項式演算回路１１３で図４のユークリッドアルゴリ
ズムにより算出された誤り数値多項式η（Ｚ）と誤り位
置多項式σ（Ｚ）とをそれぞれ、上位アドレス５，６の
チェンサーチレジスタ３２００〜３２０７，３２４０〜
３２４７に書き込む。このように誤り位置多項式σ
（Ｚ）と誤り数値多項式η（Ｚ）とを各レジスタにセッ
トした後、上位アドレス７のコントロールレジスタ３３
００を選択して符号長（ここでは８０）をセットし、こ
れと同時に、チェンサーチスタートのフラグをセットす
る。
【００５５】チェンサーチスタートのフラグがセットさ
れると、制御回路３０５は、選択回路３０１，３０７を
制御してチェンサーチレジスタ３２００〜３２０７，３
２４０〜３２４７の入出力を開放し、誤り数値多項式η
（Ｚ）、誤り位置多項式σ（Ｚ）にαのべき乗を符号長
まで逐次代入するように制御する。同時に、ガロア体加
算回路３２６０の出力を０検出回路３２６１に入力し、
ここでσ（αi ）＝０となるかどうかの検出を行うこと
となる。
れると、制御回路３０５は、選択回路３０１，３０７を
制御してチェンサーチレジスタ３２００〜３２０７，３
２４０〜３２４７の入出力を開放し、誤り数値多項式η
（Ｚ）、誤り位置多項式σ（Ｚ）にαのべき乗を符号長
まで逐次代入するように制御する。同時に、ガロア体加
算回路３２６０の出力を０検出回路３２６１に入力し、
ここでσ（αi ）＝０となるかどうかの検出を行うこと
となる。
【００５６】上記０検出回路３２６１でσ（αi ）＝０
を検出した場合、そのときのガロア体加算回路３２６０
の出力をη（αi ）として上位アドレス２のレジスタ
に、ガロア体加算回路３２６３の出力をσ（αi ）の形
式微分σ′（αi ）として上位アドレス３のレジスタ
に、エラーアドレスカウント回路３２６２の出力をエラ
ーアドレスｉとして上位アドレス４のレジスタに、それ
ぞれ選択回路３０１を介して書き込む。
を検出した場合、そのときのガロア体加算回路３２６０
の出力をη（αi ）として上位アドレス２のレジスタ
に、ガロア体加算回路３２６３の出力をσ（αi ）の形
式微分σ′（αi ）として上位アドレス３のレジスタ
に、エラーアドレスカウント回路３２６２の出力をエラ
ーアドレスｉとして上位アドレス４のレジスタに、それ
ぞれ選択回路３０１を介して書き込む。
【００５７】その後、符号長である８０回だけαのべき
乗の代入が行われたところでチェンサーチは終了する。
チェンサーチが終了すると、制御回路３０５により、コ
ントロールレジスタ３３００にチェンサーチ終了のフラ
グが書き込まれる。このとき、プログラムでコントロー
ルレジスタ３３００のフラグを読み出すことにより、チ
ェンサーチの終了を知ることができる。
乗の代入が行われたところでチェンサーチは終了する。
チェンサーチが終了すると、制御回路３０５により、コ
ントロールレジスタ３３００にチェンサーチ終了のフラ
グが書き込まれる。このとき、プログラムでコントロー
ルレジスタ３３００のフラグを読み出すことにより、チ
ェンサーチの終了を知ることができる。
【００５８】多項式係数レジスタ回路１０７内のチェン
サーチ回路でチェンサーチの処理を行っている間、ガロ
ア体多項式演算回路１１３では、上位アドレス０，１の
レジスタを用いて次の符号のユークリッドアルゴリズム
を並列に実行することが可能であり、チェンサーチのた
めに処理を止める必要はない。よって、誤り訂正処理を
高速にすることができる。
サーチ回路でチェンサーチの処理を行っている間、ガロ
ア体多項式演算回路１１３では、上位アドレス０，１の
レジスタを用いて次の符号のユークリッドアルゴリズム
を並列に実行することが可能であり、チェンサーチのた
めに処理を止める必要はない。よって、誤り訂正処理を
高速にすることができる。
【００５９】また、チェンサーチの処理が終了した後、
スカラ演算回路１２４内のＧＬＵ回路１１８を用いて次
の式（１６）に示す演算を行うことにより、エラーの値
ｅiを求めることができる。
スカラ演算回路１２４内のＧＬＵ回路１１８を用いて次
の式（１６）に示す演算を行うことにより、エラーの値
ｅiを求めることができる。
【００６０】
【数３】
【００６１】上記多項式係数レジスタ回路１０７内のチ
ェンサーチ回路で求められたエラーアドレスｉと、ＧＬ
Ｕ回路１１８で求められたエラーの値ｅi は、メモリＩ
Ｆ回路１０３、外部ＩＦ回路１２１を介して出力端子１
２２より図示しない訂正回路に送られ、誤り訂正が行わ
れるとともに、シンドロームメモリ回路１０２に対して
Ｃ２のシンドロームの書き換えが行われる。以上の処理
を繰り返すことでＣ１訂正の処理を高速に実行すること
ができる。
ェンサーチ回路で求められたエラーアドレスｉと、ＧＬ
Ｕ回路１１８で求められたエラーの値ｅi は、メモリＩ
Ｆ回路１０３、外部ＩＦ回路１２１を介して出力端子１
２２より図示しない訂正回路に送られ、誤り訂正が行わ
れるとともに、シンドロームメモリ回路１０２に対して
Ｃ２のシンドロームの書き換えが行われる。以上の処理
を繰り返すことでＣ１訂正の処理を高速に実行すること
ができる。
【００６２】また、消失訂正については、誤り位置が既
に求まっているものとして誤り訂正処理を行うことで実
現でき、パリティ位置の消失訂正を行うことで、符号化
処理も実現できる。
に求まっているものとして誤り訂正処理を行うことで実
現でき、パリティ位置の消失訂正を行うことで、符号化
処理も実現できる。
【００６３】
【発明の効果】以上説明したように本発明の誤り訂正復
号装置は、第１の演算手段と第２の演算手段とを並列に
設け、これらの制御をプログラム発生手段により発生さ
れるプログラムに従って行うようなプロセッサ構成とし
たので、誤り訂正を行うためのアルゴリズムの変更等を
全てソフトウェアで実現することができ、汎用性の高い
構成を小さい回路規模で実現することができる。さら
に、第２の演算手段内のガロア体演算回路で演算処理し
ている間に、これと並列に設けられた第１の演算手段内
のガロア体多項式演算回路で次の符号化データについて
ガロア体多項式を求めることができ、その分処理を高速
にすることもできる。
号装置は、第１の演算手段と第２の演算手段とを並列に
設け、これらの制御をプログラム発生手段により発生さ
れるプログラムに従って行うようなプロセッサ構成とし
たので、誤り訂正を行うためのアルゴリズムの変更等を
全てソフトウェアで実現することができ、汎用性の高い
構成を小さい回路規模で実現することができる。さら
に、第２の演算手段内のガロア体演算回路で演算処理し
ている間に、これと並列に設けられた第１の演算手段内
のガロア体多項式演算回路で次の符号化データについて
ガロア体多項式を求めることができ、その分処理を高速
にすることもできる。
【００６４】また、本発明の他の特徴によれば、レジス
タ回路を構成する一部のレジスタにガロア体係数器とガ
ロア体加算回路とを付加し、上記一部のレジスタに書き
込まれたガロア体多項式に対し、チェンサーチによる根
の算出を行うように構成したので、レジスタ回路の一部
にチェンサーチの機能を持たせ、ガロア体多項式演算回
路によるガロア体多項式の演算とチェンサーチによる誤
り位置の算出とをプログラムの制御により並列に実行す
ることができるようになる。これにより、処理の効率を
更に上げ、より高速な誤り訂正復号化を実現することが
できる。
タ回路を構成する一部のレジスタにガロア体係数器とガ
ロア体加算回路とを付加し、上記一部のレジスタに書き
込まれたガロア体多項式に対し、チェンサーチによる根
の算出を行うように構成したので、レジスタ回路の一部
にチェンサーチの機能を持たせ、ガロア体多項式演算回
路によるガロア体多項式の演算とチェンサーチによる誤
り位置の算出とをプログラムの制御により並列に実行す
ることができるようになる。これにより、処理の効率を
更に上げ、より高速な誤り訂正復号化を実現することが
できる。
【図１】本発明による誤り訂正復号装置の一実施形態を
示すブロック構成図である。
示すブロック構成図である。
【図２】図１のガロア体多項式演算回路の具体的な構成
を示すブロック図である。
を示すブロック図である。
【図３】図１の多項式係数レジスタの具体的な構成を示
すブロック図である。
すブロック図である。
【図４】本実施形態で用いるユークリッドアルゴリズム
のフローチャートである。
のフローチャートである。
【図５】一般的なユークリッドアルゴリズムのフローチ
ャートである。
ャートである。
【図６】誤り訂正復号装置の従来例の構成を示すブロッ
ク図である。
ク図である。
１０７ チェンサーチ回路を含む多項式係数レジスタ回
路 １１３ ガロア体多項式演算回路 １１４ スカラレジスタ回路（レジスタ手段） １１６ 汎用演算回路（ＡＬＵ回路） １１８ ガロア体演算回路（ＧＬＵ回路） １１９ 制御回路 １２０ プログラムメモリ回路 １２３ 多項式ユニット（第１の演算手段） １２４ スカラ演算回路（第２の演算手段）
路 １１３ ガロア体多項式演算回路 １１４ スカラレジスタ回路（レジスタ手段） １１６ 汎用演算回路（ＡＬＵ回路） １１８ ガロア体演算回路（ＧＬＵ回路） １１９ 制御回路 １２０ プログラムメモリ回路 １２３ 多項式ユニット（第１の演算手段） １２４ スカラ演算回路（第２の演算手段）
Claims (5)
- 【請求項１】 ガロア体多項式を求めるガロア体多項式
演算回路を含む第１の演算手段と、 上記ガロア体多項式を用いて演算処理するガロア体演算
回路を含む第２の演算手段とを並列に設け、 上記第１の演算手段および第２の演算手段の制御をプロ
グラム発生手段により発生されるプログラムに従って行
うようにしたことを特徴とする誤り訂正復号装置。 - 【請求項２】 ガロア体多項式を求めるガロア体多項式
演算回路および上記ガロア体多項式演算回路での演算時
に用いるレジスタ回路を含む第１の演算手段と、 上記ガロア体多項式を用いて演算処理するガロア体演算
回路および汎用演算回路を含む第２の演算手段と、 上記第１、第２の演算手段での演算時に用いるレジスタ
手段とを備え、 上記第１の演算手段と第２の演算手段とレジスタ手段と
を並列に設け、上記第１の演算手段および第２の演算手
段の制御をプログラム発生手段により発生されるプログ
ラムに従って行うようにしたことを特徴とする誤り訂正
復号装置。 - 【請求項３】 上記第１の演算手段は、上記ガロア体多
項式に対してチェンサーチによる根の算出を行うことに
よって誤り訂正符号化データの誤り位置を求めるチェン
サーチ回路を更に含むことを特徴とする請求項１に記載
の誤り訂正復号装置。 - 【請求項４】 上記レジスタ回路は、上記ガロア体多項
式演算回路が上記ガロア体多項式を求める際に使用する
レジスタと、求めたガロア体多項式を格納するレジスタ
とを備え、 上記ガロア体多項式を格納するレジスタに対してガロア
体係数器とガロア体加算回路とを付加し、上記レジスタ
に書き込まれたガロア体多項式に対し、チェンサーチに
よる根の算出を行うことによって誤り訂正符号化データ
の誤り位置を求めるように構成したことを特徴とする請
求項２に記載の誤り訂正復号装置。 - 【請求項５】 請求項１または２に記載のガロア体多項
式演算回路は、与えられる複数のガロア体多項式に係数
を乗算してそれぞれの和をとる乗算手段と加算手段とを
含み、次式で規定される演算を行う構成としたことを特
徴とする誤り訂正復号装置。 αＸ（Ｚ）＋βＹ（Ｚ） αＸ（Ｚ）＋βＹ（Ｚ）Ｚ ただし、α，βはガロア体の元、Ｘ（Ｚ），Ｙ（Ｚ）は
ガロア体の多項式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267117A JPH10112659A (ja) | 1996-10-08 | 1996-10-08 | 誤り訂正復号装置 |
| US08/943,026 US5983389A (en) | 1996-10-08 | 1997-10-02 | Error correction decoding apparatus |
| DE69732076T DE69732076T2 (de) | 1996-10-08 | 1997-10-03 | Reed-Solomon Dekodierer mit universeller Prozessoreinheit und speziellen Schaltungen |
| EP97307852A EP0836285B1 (en) | 1996-10-08 | 1997-10-03 | Reed-Solomon decoder with general-purpose processing unit and dedicated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267117A JPH10112659A (ja) | 1996-10-08 | 1996-10-08 | 誤り訂正復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112659A true JPH10112659A (ja) | 1998-04-28 |
Family
ID=17440311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8267117A Pending JPH10112659A (ja) | 1996-10-08 | 1996-10-08 | 誤り訂正復号装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5983389A (ja) |
| EP (1) | EP0836285B1 (ja) |
| JP (1) | JPH10112659A (ja) |
| DE (1) | DE69732076T2 (ja) |
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| US5325373A (en) * | 1986-12-22 | 1994-06-28 | Canon Kabushiki Kaisha | Apparatus for encoding and decoding reed-solomon code |
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| US5212695A (en) * | 1989-04-28 | 1993-05-18 | Canon Kabushiki Kaisha | Error check or erro correction code coding device |
| US5170399A (en) * | 1989-08-30 | 1992-12-08 | Idaho Research Foundation, Inc. | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack |
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- 1996-10-08 JP JP8267117A patent/JPH10112659A/ja active Pending
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- 1997-10-03 EP EP97307852A patent/EP0836285B1/en not_active Expired - Lifetime
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