KR100685360B1 - 회로 규모를 억제하며 고속의 오류 정정을 행하는 것이 가능한 오류 정정 장치 및 복호 장치 - Google Patents

Abstract

데이터 버퍼(14)는, 제1 방향 및 제2 방향의 오류 정정이 가능한 곱 부호를 포함하는 데이터를 받아 일시적으로 저장한다. 배타적 논리합 연산 회로(9)는, 제1 방향의 오류 정정에 의해서 검출된 오류량과, 기억 소자(11)에 저장된 데이터를 이용하여 제1 오류 검사 결과를 산출한다. PI 방향 오류 검사 회로(3)는 제1 오류 검사 결과에 따라서, 제1 방향의 오류 정정 후의 오류 검사를 행하고, PO 방향 부분 오류 검사 회로(8) 및 PO 방향 집계 오류 검사 회로(6)는 제2 방향의 오류 정정시에 검출된 오류량을 이용하여, 제2 오류 검사 결과를 산출한다. 제1 및 제2 오류 검사 결과에 의해, 배타적 논리합 연산 회로(5)는 최종적인 오류 검사 결과를 생성한다.

PI 방향 판정 회로, 오류 검사 회로, 오류 정정 회로, PO 오류 정정 회로, 드라이브 구동 회로, 오류량

Description

회로 규모를 억제하며 고속의 오류 정정을 행하는 것이 가능한 오류 정정 장치 및 복호 장치{ERROR-CORRECTING DEVICE AND DECODER ENABLING FAST ERROR CORRECTION WITH REDUCED CIRCUIT SCALE}

도 1은 본 발명에 따른 오류 정정 및 병행 검사 장치를 구비한 디스크 재생 장치(1000)의 구성을 나타내는 개략 블록도이다.

도 2는 도 1에 도시한 복호 회로(147)의 구성을 설명하기 위한 개략 블록도이다.

도 3은 복호 회로 중의 배타적 논리합 회로(9)의 동작을 설명하기 위한 개념도이다.

도 4는 오류 검사의 처리에 있어서의 데이터 처리 단위의 배열을 도시하는 개념도이다.

도 5는 오류 정정 및 오류 검사의 처리에 있어서 처리되는 데이터 배열의 순서를 도시하는 제1 개념도이다.

도 6은 오류 정정 및 오류 검사의 처리에 있어서 처리되는 데이터 배열의 순서를 도시하는 제2 개념도이다.

도 7은 오류 정정 및 오류 검사의 처리 플로우를 설명하기 위한 플로우차트이다.

도 8은 도 7에 도시한 스텝 S110의 PI 방향 오류 검사 처리를 설명하기 위한플로우차트이다.

도 9는 도 7에 도시한 PO 방향 오류 검사 처리를 설명하기 위한 제1 플로우차트이다.

도 10은 도 7에 도시한 PO 방향 오류 검사 처리를 설명하기 위한 제2 플로우차트이다.

도 11은 PO 방향 부분 오류 검사 회로(8)의 구성을 설명하기 위한 개략 블록도이다.

도 12는 PO 방향 부분 오류 검사 회로(8)와, 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 동작을 설명하기 위한 제1 플로우차트이다.

도 13은 PO 방향 부분 오류 검사 회로(8)와, 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 동작을 설명하기 위한 제2 플로우차트이다.

도 14는 PO 방향 부분 오류 검사 회로(8)의 구성을 설명하기 위한 개략 블록도이다.

도 15는 PO 방향 부분 오류 검사 회로(8)와 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 처리를 설명하기 위한 제1 플로우차트이다.

도 16은 PO 방향 부분 오류 검사 회로(8)와 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 처리를 설명하기 위한 제2 플로우차트이다.

도 17은 오류 정정 및 디스크램블 회로를 구비한 디스크 재생 장치(1002)의 구성을 나타내는 개략 블록도이다.

도 18은 DVD에서의 오류 정정 곱 부호의 포맷을 도시하는 개념도이다.

도 19는 복호 회로(1100)의 구성을 설명하기 위한 블록도이다.

도 20은 디스크램블 회로(13)의 구성을 설명하기 위한 개략 블록도이다.

도 21은 복호 회로(1200)의 구성을 설명하기 위한 개략 블록도이다.

도 22는 복호 회로(1200)의 동작을 설명하기 위한 플로우차트이다.

도 23은 도 2에 도시한 1 블록분의 데이터중의 데이터 배열을 도시하는 개념도이다.

도 24는 제1 신드롬 계산 회로(1042)의 구성을 나타내는 블록도를 보이고 있다.

도 25는 신드롬용 기억 소자(1044)와 제2 신드롬 계산 회로(1045)의 구성을 나타내는 블록도를 보이고 있다.

도 26는 복호 회로(1300)의 구성을 설명하기 위한 개략 블록도이다.

도 27은 복호 회로(1300)의 동작을 설명하기 위한 플로우차트이다.

도 28은 오류 정정 회로(200)의 구성을 설명하기 위한 개략 블록도이다.

도 29는 유클리드 계산 회로(2000)의 구성을 설명하기 위한 개략 블록도이다.

도 30은 유클리드 계산 회로(2000)에서 점선이 둘러싼 영역 PP을 추출하여 나타내는 블록도이다.

도 31은 유클리드 계산 회로(2000)의 처리의 흐름을 나타내는 플로우차트이다.

도 32는 종래의 DVD의 오류 정정 곱 기호의 포맷이다.

도 33은 DVD의 오류 정정 곱 부호와 오류 검사 부호 (EDC)와의 관련을 도시하는 것이다.

도 34는 오류 검사 부호를 포함하는 1 섹터의 데이터 배열을 도시하는 것으로, 선두 비트로부터 내림차순에 번호를 할당한 것이다.

도 35는 DVD 데이터에 대한 오류 정정 및 오류 검사를 행하는 제1 종래예의 구성을 설명하기 위한 개략 블록도이다.

도 36은 제2 종래예의 구성을 설명하기 위한 개략 블록도이다.

도 37은 도 36에 도시한 오류 정정 및 오류 검사 장치의 처리의 개략도를 도시하는 제1 개념도이다.

도 38은 도 36에 도시한 오류 정정 및 오류 검사 장치의 처리의 개략도를 도시하는 제2 개념도이다.

도 39는 도 36에 도시한 오류 정정 및 오류 검사 장치의 처리의 개략도를 도시하는 제3 개념도이다.

도 40은 도 36에 도시한 오류 정정 및 오류 검사 장치의 처리의 개략도를 도시하는 제4 개념도이다.

도 41은 종래의 오류 정정 장치(4000)의 구성을 나타내는 개략 블록도이다.

도 42는 종래의 오류 정정 장치(5000)의 구성을 나타내는 개략 블록도이다.

도 43은 종래의 오류 정정 장치(6000)의 구성을 설명하기 위한 개략 블록도이다.

도 44는 종래의 유클리드 알고리즘의 처리의 흐름을 설명하기 위한 플로우차트이다.

<도면의 주요 부분에 대한 간단한 설명>

1 : PI 방향 판정 회로

3 : 오류 검사 회로

7 : 레지스터

8 : 부분 오류 검사 회로

9 : 배타적 논리합 회로

10 : 오류 정정 회로

11 : 기억 소자

12 : PO 오류 정정 회로

13 : 데이터 버스

14 : 데이터 버퍼

141 : 드라이브

149 : 드라이브 구동 회로

142 : 신호 판독 회로

143 : 서보 회로

144 : 제어 회로

146 : 오류 검사 회로

147 : 복호 회로

148 : 인터페이스

149 : 드라이브 구동 회로

본 발명은, 데이터 전송 시스템, 특히, 곱 부호(product code)등의 다차원 부호의 오류 정정과 검사를 행하는 시스템을 위한 오류 정정 방법 및 오류 검사 장치 및 복호 방법, 복호 장치에 관한 것이다.

대량의 정보량을 갖는 영상 정보 등의 기록 재생이나 전송이 디지털 신호로서 행해짐에 따라, 기록된 정보 혹은 전송되는 정보에 대한 신뢰성을 높이기 위해서 오류 정정 및 오류 검사의 중요도가 증대한다. 특히, 리얼 타임에서의 기록이나 재생이 필요해지는 경우, 이러한 대량의 정보에 대한 오류 정정이나 검사를 행하기 위해서는, 고속의 처리가 필요하다.

종래의 데이터 전송 시스템, 예를 들면 기록 재생 가능한 광자기 디스크 장치는, 수신한 데이터에 곱 부호로 이루어지는 오류 정정 부호를 부가하여, 기억 매체에 데이터의 저장을 행한다.

그 후, 저장된 데이터는 필요에 따라서 오류 정정 장치에 호출되어, 오류의 정정이 이루어진 후, 오류 검사 부호 (이하, EDC이라고 부른다)로 오류 검사가 이루어져, 오류가 없는 것이 확인된 후, 외부에 출력된다.

또한, 재생 전용 광 디스크 장치에 있어서도 마찬가지로, 저장된 데이터는 필요에 따라서 오류 정정 장치에 호출되어, 오류 정정이 이루어진 후, 오류 검사 부호로 오류 검사가 이루어지고, 오류가 없는 것이 확인된 후 외부에 출력된다.

[오류 정정 및 오류 검사에 있어서의 문제점]

종래의 오류 정정 방법에서, 예를 들면 DVD (Digital Versatile Disc)에서는 디스크로부터 판독된 데이터는 일단 예를 들면, Synchronous Dynamic Random Access Memory (SDRAM) 등의 외부 반도체 기억 소자의 버퍼에 격납된다. 그 후, 오류 정정 장치에 의해 데이터가 호출되어 오류가 정정된다.

예를 들면, DVD에서는, 데이터를 장방형으로 배열하고, 종방향 (PO 방향)과 횡방향 (PI 방향)의 2 방향의 오류 정정 부호를 부가한 곱 부호가 이용된다.

도 32는 종래의 DVD의 오류 정정 곱 부호의 포맷이다.

2차원으로 배열된 172 바이트(Byte)×192행(row)의 정보 데이터에 횡방향의 10바이트(Byte)의 패리티 PI(오류 정정내 부호)와, 종방향의 16바이트의 패리티 PO(오류 정정외 부호)가 부가된 데이터를 1블럭으로 하고 있다. 또, 도 32에서, 횡방향을 PI 방향으로 부르고, 종방향을 PO 방향으로 부르기로 한다.

도 33은 도 32에 나타낸 DVD의 오류 정정 곱 부호 (오류 정정내 부호 및 오류 정정외 부호)와 오류 검사 부호(EDC)의 관련을 나타낸 것이다.

상기 1블럭은 16개의 섹터로 분할되어, 하나의 섹터는 172Byte×12행의 데이터 배열로 구성되고, 이들의 데이터 배열은 그 끝에 4Byte의 EDC를 포함하고 있다.

도 34는 오류 검사 부호를 포함하는 1섹터의 데이터 배열을 나타낸 것이고, 선두 비트로부터 내림차순으로 번호를 붙힌 것이다.

1섹터 분의 데이터는 비트 데이터 b16511로부터 비트 데이터 b0에 이르는 데이터로서 배열되어 있고, 비트 데이터 b31-b0이 EDC에 대응하고 있다.

도 35는 이상과 같은 구성을 갖는 DVD 데이터에 대한 정정 및 오류 검사를 행하는 제1 종래예의 구성을 설명하기 위한 개략 블록도이다.

도 35를 참조하여 복호를 행하는 기본적인 패턴은 예를 들면 이하와 같은 순서에 의한다.

1) 데이터 버스(3021)를 통해 입력 신호가 데이터 버퍼 (SDRAM: Synchronous Dynamic Random Access Memory; 3024)에 저장되어, 데이터 버퍼(3024)로부터 PI 방향 오류 정정 회로(3020)가 PI 방향의 데이터를 판독하여 신드롬을 계산한다.

2) 상기 PI 방향의 신드롬의 값으로부터 PI 방향 오류 정정 회로(3020)가 오류량 및 오류 위치를 검출하여, 데이터 버퍼(3024)에 저장되어 있는 데이터에 대하여 오류 정정을 행한다.

3) 다음에, 데이터 버퍼(24)로부터 PO 방향 오류 정정 회로(3022)가 PO 방향의 데이터를 판독하여 신드롬을 계산한다.

4) 상기 PO 방향의 신드롬의 값에 의해 PO 방향 오류 정정 회로(22)가 오류량 및 오류 위치를 산출하여, 데이터 버퍼(3024)에 저장되어 있는 데이터에 대하여 오류 정정을 행한다.

이상의 처리를 반복하는 것에 의해, 오류를 정정한다.

5) 이들의 오류 정정이 종료 후, 오류 검사 회로(3023)가 데이터 버퍼(3024)로부터 데이터를 판독하여, 오류 검사 부호를 이용하여 오류가 없는 것을 확인한 다.

이상과 같은 처리를 행한 경우에 문제가 되는 것은, 오류 정정후, 다시 데이터 버퍼 (SDRAM; 3024)를 액세스하여 오류 검사를 행하기 때문에, 오류 정정, 오류 검사의 작업에 많은 시간이 필요하게 된다.

예를 들면, 도 35에 도시하는 구조에 있어서, 데이터 버퍼(3024)로부터 판독한 데이터를 이용하여 오류 정정을 행한 후에 처음으로, 데이터 버퍼(3024)로부터 데이터를 오류 검사 회로(3023)에 판독하기 때문에, 비교적 시간을 요하는 데이터 버퍼(3024)로부터의 데이터의 기입 및 판독의 횟수가 많아져, 그 만큼 처리에 시간이 필요하게 된다.

이 문제를 해결하기 위해서, 예를 들면, 특개평11-55129호 공보에 개시된 방법이 있다.

도 36은 특개평11-55129호 공보에 개시된 오류 정정 및 오류 검사를 행하는 제2 종래예의 구성을 설명하기 위한 개략 블록도이다.

도 36에 도시한 오류 정정 및 오류 검사 장치의 구조에서는, 오류 정정 회로를 위한 데이터 버스와 오류 검사 회로를 위한 데이터 버스가 병용되는 구조를 취한다.

또한, 도 37, 도 38, 도 39, 도 40은, 각각, 도 36에 도시한 오류 정정 및 오류 검사 장치의 처리의 개략도를 도시하는 제1∼ 제4 개념도이다.

도 37, 도 38에서는, 설명을 간략하게 하기 위해서 오류 검사를 행하기 위한 데이터를 10열×4행= 40개로 생략하고 있다.

도 36에 도시한 오류 정정 및 오류 검사 장치를 이용한 오류 검사는 2 단계로 분리하여 실행된다.

제1 단계에서는, 예를 들면 PI 방향의 오류 정정 처리를 위해, 버퍼(34)로부터 데이터가 판독되고, 도 37에 도시한 바와 같은 데이터 배열의 순서에 따라서, DATA 신드롬 생성 회로(3036)에 전송하여, DATA 신드롬을 산출한다.

산출된 DATA 신드롬은 기억 소자(3032)에 저장된다.

한편, 제1 단계에서는, DATA 신드롬의 산출과는 별도로 PI 방향의 오류 정정 회로(3030)에 의해서 검지된 오류량을 이용하여, 도 37에 도시한 바와 같은 데이터 배열의 순서에 따라서, ERROR 신드롬을 산출한다.

제2 단계에서는, PO 방향의 오류 정정 회로(3032)에 의해서 검사된 오류량을 이용하여, 도 38에 도시하는 데이터 배열의 순서에 따라서, ERROR 신드롬의 계속을 산출한다.

마지막으로, 도 39에 도시한 바와 같이, 이 2개의 신드롬, 즉, DATA 신드롬과 ERROR 신드롬의 배타적 논리합을 배타적 논리합 연산기(3035)가 연산하여, 최종적인 검사 신드롬을 산출한다. 이 검사신드롬에 기초하여, 판정 회로(3031)가 오류 검출의 결과를 판정한다.

따라서, 검사 신드롬을 생성하기 위해서, 재차 데이터 버퍼(34)로부터 데이터를 로딩할 필요가 없기 때문에, 고속으로 또한 오류 정정과 오류 검사의 처리를 병행하여 행할 수 있다.

또한, 예를 들면, PO 방향의 오류 정정 회로(3032)에 있어서, 오류 정정 신드롬을 계산시에, 예를 들면, 제3 열 (COL3)의 부호어에 오류가 없을 경우, 다음에 행하는 오류량과 오류 위치의 검출 작업을 생략하는 처리에 대응하여, 도 37에 도시한 바와 같이, ERROR 신드롬 계산시에도 오류가 없는 부호어에 대해서는 오프셋 값을 이용하여 연산의 고속화가 행해진다.

그러나, 이 오프셋 계산을 위해, ERROR 신드롬 생성 회로(3038)에 있어서는, 세로 방향으로 1 행씩 연산을 행하는 경우와, 특정 열로부터 인접 열에 처리를 이행하는 경우와, 특정 열로부터 1열 띄운 열에 처리를 이행하는 경우에 각각 대응하여, 3종 이상의 신드롬에 관한 연산 패스를 갖는 연산 처리 회로가 필요하므로, 회로 규모가 증대한다고 하는 문제가 있었다.

[신드롬 계산에 있어서의 문제]

다음에, 오류 정정 연산을 행할 때의 신드롬 연산에 있어서의 다른 문제점에 관해서 설명한다.

상술한 대로, DVD 등의 종래의 오류 정정 시스템에 있어서는, 데이터를 장방형에 나란히 놓아, 세로 방향과 가로 방향의 2 방향의 오류 정정 부호를 부가한 곱 부호가 이용된다.

도 41는, 상술한 바와 같은 오류 정정 계산을 실현하기 위한 종래의 오류 정정 장치(4000)의 구성을 나타내는 개략 블록도이다.

도 41를 참조하여, 오류 정정 장치(4000)에 있어서는, 외부 메모리(4021)에 로딩된 데이터는 우선 오류 정정 회로(4022)에 의해, 오류의 정정이 행해진다.

오류 정정 회로(4022)는 외부 메모리(4021)로부터 데이터를 판독하여, 오류를 정정한 후, 외부 메모리(4021)에 다시 오류 정정 후의 데이터를 기입한다.

계속해서, 모든 오류가 정정된 후, 다음에 디스크램블 회로(4023)에 있어서, 디스크램블 연산이 이루어진다.

디스크램블 회로(4023)는, 외부 메모리(4021)로부터 데이터를 판독하여, 디스크램블 변환을 한 후, 다시 디스크램블 후의 데이터를 외부 메모리(4021)에 기입한다.

즉, 복호를 행하는 기본적인 처리 패턴은, 이하와 같은 순서에 의한다.

1. 외부 메모리 (예를 들면, SDRAM; 4021)로부터 PI 방향의 데이터를 판독하여 신드롬을 계산한다.

2. 신드롬의 값으로부터 오류량 및 오류 위치를 산출하여, 외부 메모리(4021) 상에서 오류를 정정한다.

3. 다음에, 외부 메모리(4021)로부터 PO 방향의 데이터를 판독하여 신드롬을 계산한다.

4. 신드롬의 값으로부터 오류량 및 오류 위치를 산출하여, 외부 메모리(4021) 상에 기억된 데이터에 관해서 오류를 정정하는 이들의 처리를 반복하는 것에 의해, 오류를 정정한다.

5. 이들의 오류 정정이 종료 후, 다시, 외부 메모리(4021)로부터 데이터 (D'_k: 데이터 D_k가 스크램블 처리된 데이터를 D'_k로 표시함)를 판독하여, 디스크램블 처리 회로(4023)에서 하기에 도시하는 식에 기초하여 디스크램블 처리를 행한다.

D_k = D'_k Exor S_k (k=0∼2047) … (A1)

여기서, SO는 미리 준비된 테이블에 의해 초기치로서 주어진다. 또한, 다음 식에 의해 주어지는 데이터 Sk를 이용하여, 데이터 D'k가 디스크램블 처리되게 된다.

T₀ = {7'd0, S0} … (A2)

T_n+1 [14:0] = {T_n[13:1], (T_n[14] Exor T_n[10])} … (A3)

(n = 0∼8 ×2047)

S_k = T_8k [7 : 0] … (A4)

여기서, 식 (A2)에 있어서, "7'd0"는, 데이터 "0"가 7개 배열하는 것을 의미하며, 식 (A2)는 이 7개의 "0"와 초기치로서 주어지는 S0를 연결하여, 제14 비트∼ 제0 비트까지의 15 비트의 데이터를 T0로 하는 것을 의미한다.

또한, 식 (A3)은 제n 스텝째에서 생성되는 데이터 T_n[14:0] 중 제13 비트∼ 제0 비트까지의 데이터 T_n[13:0]와, 데이터 T_n[14:0] 중 제14 비트의 데이터 T_n [14]와 제10 비트의 데이터 T_n[10]의 배타적 논리합 연산 결과를 배열하는 것으로, 제(n+ 1) 스텝째에 있어서, 제14 비트∼ 제0 비트까지의 15 비트로 이루어지는 데이터 T_n+1[14:0]를 생성하는 것을 의미한다.

또한 식 (A4)은, 이와 같이 하여 생성된 데이터 T_n[14:0]중, 8의 배수의 스텝에서 형성되는 데이터 T_8k[14:0]의 제7 비트∼ 제0 비트까지의 데이터가, 데이터 S_k에 상당하는 것임을 도시한다.

다만, 도 41에 도시한 바와 같은 회로 구성에서는, 외부 메모리에의 액세스량이 방대해지기 때문에 시간이 걸려, 오류 정정 및 디스크램블 처리를 고속화하는 것이 곤란했다.

이어서, 이러한 문제점을 해결하기 위한 종래 기술에 관해서 더욱 설명한다.

도 42는 이러한 종래 기술로서, 특개평10-126279호 공보에 개시된 오류 정정 장치(5000)의 구성을 나타내는 개략 블록도이다.

도 42를 참조하여, 외부 메모리(5031)에 로딩된 데이터에 대해서는, 우선 오류 정정 계산의 일부로서 신드롬 연산 회로(5032)에서 신드롬 계산이 행해진다.

이 때, 로딩된 데이터는, 동시에 디스크램블 회로(5033)에 보내져, 디스크램블 처리가 행해진다. 디스크램블 처리가 종료한 데이터는, 외부 메모리(5031)에 기입된다.

그 후, 신드롬 계산에 의해서 얻어진 신드롬은, 오류량 계산부(5034)에 보내져, 오류 위치 및 오류량이 산출된다. 오류량 계산부(5034)는, 이 오류 위치에 대응한 데이터를 외부 메모리(5031)로부터 판독하, 오류를 정정한 후, 다시 외부 메모리(5031)에 기입한다.

이러한 방법에서는, 외부 메모리에의 액세스량은 2/3 정도 감소되게 되지만, 아직 충분한 감소량이 아니다.

또한, 곱 부호 특유의 반복 처리에의 배려는 이루어지지 않고, 실제의 DVD 등에의 오류 정정/디스크램블 처리를 효과적으로 행하는 것은 곤란하다.

즉, 곱 부호로서는 오류 정정을, 각 방향 (P0 방향 및 PI 방향)에 관해서, 반복하여 복수회 실행하는 것이 일반적이다. 여기서, 오류 정정을 행하기 위한 신드롬 계산은, 디스크램블전의 데이터를 이용하여 계산하기 때문에, 도 42에 도시한 바와 같이 디스크램블 처리를 행하여 버리면, 반복하여 다음의 오류 정정을 하기 위해서는, 외부 메모리(5031)중에 저장되어 있는 데이터에 대하여 재스크램블을 행하는 것이 필요하게 되어, 연산량, 회로 규모도 결과로서 증대하여 버리게 된다

[유클리드 계산에 있어서의 문제]

이하에서는, 또한 오류 정정 연산에 있어서의 유클리드 계산에 있어서의 문제점에 관해서 설명한다.

도 43은 종래의 데이터 전송 시스템, 예를 들면, 기록 재생 가능한 광자기 디스크 장치에 있어서의 오류 정정 장치(6000)의 구성을 설명하기 위한 개략 블록도이다.

도 43을 참조하여, 데이터 전송 시스템에서는, 기록되어야 하는 데이터에 곱 부호로 이루어지는 오류 정정 부호를 부가하여, 기록 매체에 데이터의 저장이 행해지고 있다. 그 후, 기록 매체에 저장된 데이터는, 필요에 따라서 오류 정정 장치(6000)에 수신 데이터로서 주어져, 오류의 정정이 이루어진 후에 외부에 출력된다.

이러한 구성은, 상술한 기록 재생 가능한 광자기 디스크 장치에 한하지 않고, 재생 전용 광 디스크 장치에 있어서도 마찬가지다.

이하에서는, DVD를 예로 들어, 오류 정정 처리에 관해서 설명한다. DVD에서는, 정정 능력이 큰 리드 솔로몬 부호(RS 부호)에 의한 오류 정정이 채용된다.

우선, 디스크로부터 오류 정정 장치(6000)에 보내기 위해서 호출된 수신 데이터는, 일단 반도체 기억 소자, 예를 들면, SRAM (Static Random Access Memory) 등의 메모리(6010)에 저장된다. 그 후, 오류 정정 처리를 위해, 메모리(6010)로부터 데이터가 호출되어, 순차, 이하와 같은 처리가 행해진다.

즉, 리드·솔로몬 부호를 이용한 오류 정정을 행하기 위해서는, 다음의 5개의 순서가 일반적이다.

(1) 수신 데이터로부터 신드롬 계산 회로(6020)에 의해, 신드롬을 계산한다.

(2) 유클리드 계산 회로(6030)에 의해, 신드롬으로부터 오류 위치 다항식, 오류 평가 다항식을 구한다.

(3) 첸 (Chien) 검색 회로(6040)에 의해, 오류 위치 다항식으로부터 오류 위치를 구한다.

(4) 첸 검색 회로(6040)에 의해, 오류 위치 다항식, 오류 평가 다항식 및 오류 위치에서 오류량을 구한다.

(5) 오류 정정 회로(6050)에 의해, 오류량 및 오류 위치를 이용하여 오류 정정을 행한다.

정정 능력이 큰 리드·솔로몬 부호에 의한 오류 정정에서는, 상술의 순서 (2)에서 신드롬으로부터 오류 위치 다항식, 오류 평가 다항식을 구하는 방법의 하나로서, 2개의 다항식의 최대 공약수를 구하는 유클리드 호제법을 응용한 유클리드 알고리즘이 알려져 있다.

이하, 이 유클리드 알고리즘에 관해서, 더욱 자세히 설명한다.

상술한 수신 데이터의 수신 다항식 r(x)이 이하와 같이 나타내는 것으로 한다.

r(x) = r_n-1x^n-1 + r_n-2x^n-2 + … …+r₁x+r₀ … (B1)

여기서, n은 부호 길이이다.

다음에, 신드롬 계산에 의해 구한 신드롬 다항식은 이하와 같이 표현된다.

S(x) = S_2t-1x^2t-1 + S_2t-2x^2t-2 + … …+S₁x + S₀ … (B2)

S_j = ∑r_iα^j×i

(i = 0, …, n-1, j=0, …, 2t-1) … (B3)

여기서, t는 정정 가능한 오류수이고, α는 GF(B2)상의 원시 다항식의 근이다. 예를 들면, GF(2⁸)의 경우, 원시 다항식의 근의 집합 원은, O, 1, α¹, α² , …, α⁶로 나타낸다.

여기서, 오류 위치 다항식 σ(x)를 이하의 식으로 정의한다.

여기서, E는 오류의 집합을 나타내고, i는 집합 E의 요소이다. 또한, 1i는, 오류 위치를 나타낸다.

신드롬 다항식과 오류 위치 다항식 σ(x)의 관계를 취하면, 이하와 같이 된다.

σ(x)·S(x) ≡ω(x) mod x^2t …(B5)

여기에서, 상기 식 (B5)에서, 오류 평가 다항식 ω(x)는 이하와 같이 나타낸 다항식이다.

삭제

여기서, j도 집합 E의 요소이고, 1j도 오류 위치를 나타낸다. 혹은, 식 (B5)을 등가인 식으로 바꾸면 이하와 같이 된다.

φ(x) ·x^2t+σ(x)·S(x) = ω(x) … (B7)

여기서, 식 φ(x)은 이하와 같이 나타낸다.

유클리드 복호 알고리즘이란, 상기한 관계 식 (B7)을 기초로 하여, 오류 위치 다항식 σ(x)와 오류 평가 다항식 ω(x)을 구하는 방법이다.

즉, 오류 갯수가 t개 이하일 때에는, 오류 위치 다항식 σ(x) 및 오류 평가 다항식 ω(x)은, 상기 식 (B7)로부터, x^2t와 S(x)의 최대 공약 다항식을 구하는 유클리드 호제법으로 일의적으로 구할 수 있다.

이하에서는, 식 (B7)로부터 오류 위치 다항식 σ(x) 및 오류 평가 다항식 ω(x)을 구하는 절차에 관해서 간단히 설명한다.

이러한 절차에 따라, 식 (B7)을 만족하고, 또한 서로 소수인 t차 이하의 다항식 σ(x)와 t-1차 이하의 다항식 ω(x)을 구하면 된다.

우선, 다항식의 점화식(漸化式) Z_i(x)은 이하와 같이 표현된.

Z_-1(x) = x^2t, Z₀(x) = S(x) … (B9)

이 식 (B9)의 전제 하에, 이하의 식 (B10)을 만족하는 다항식 X_i(x), Y_i(x), Z_i(x)를 순차적으로 생성하며, 이러한 조작을 Y_i(x)이 t차 이하가 되고 Z_i(x)가 t-1차 이하가 될 때까지 반복한다.

X_i(x)Z_-1(x) + Y_i(x)Z₀(x) = Z_i(x) … (B10)

이와 같이 하여 생성되는 다항식 Y_i(x), Z_i(x)는 각각 상수배를 제외하고, 오류 위치 다항식 σ(x) 및 오류 평가 다항식 ω(x)에 일치하는 것이 증명될 수 있다. 다만, 이하의 설명에서는, 이러한 일치가 있는 것으로 하여 설명을 계속한다.

우선, X_i(x), Y_i(x)의 초기치로서 이하와 같이 둔다.

X_-1(x) = 1, X₀(x) = 0 … (B11)

Y_-1(x) = 0, Y₀(x) = 1 … (B12)

이 때, i=-1, 0에 관해서는, 식 (B10)이 확실하게 성립한다.

단, Z_-1(x) = x^2t는 t차 이상의 다항식이고, 또 오류가 t개 이상인 한 S(x)의 차수는 t 이상이기 때문에, Z₀(x) = S(x)도 t차 이상의 다항식이다. 따라서, Z_-1(x) 및 Z₀(x) 중 어느 것도 오류 평가 다항식 ω(x)이 될 수 없다.

그래서, 이하에서는, 식 (Bl0)을 만족한 채, Z_i(x)의 차수를 내리는 것을 생각한다.

i(≥1)에 대하여, 이하의 식(B13) 및 (B14)이 성립하고 있는 것으로 가정한다.

X_i-2(x)Z_-1(x) + Y_i-2(x)Z₀(x) = Z_i-2(x) … (B13)

X_i-1(x)Z_-1(x) + Y_i-1(x)Z₀(x) = Z_i-1(x) … (B14)

다만, Z_i-1(x)는 Z_i-2(x)보다 차수가 낮은 것으로 한다.

이 때, 상기 식 (B13) 및 식 (B14)에 기초하여 차수를 내리기 위해서는, Z_i-2(x)을 Z_i-1(x)로 나눈 몫을 Q_i(x)로 할 경우, 식 (B13)의 각 변으로부터 식 (B14)의 각 변에 Q_i(x)를 곱한 것을 빼면 된다.

이것은, 식 (B13) 및 (B14)에 기초하여, X_i(x), Y₁(x) , Z_i(x)를 이하와 같이 두는 것에 상당한다.

Z_i(x) = Z_i-2(x) - Q_i(x)Z_i-1(x) … (B15)

X_i(x) = X_i-2(x) - Q_i(x)X_i-1(x) … (B16)

Y_i(x) = Y_i-2(x) - Q_i(x)Y_i-1(x) … (B17)

식 (B13) 및 식 (B14)이 만족하고 있으면, 상기 식 (B15)∼(B17)을 만족하는 다항식 X_i(x), Y_i(x), Z_i(x)에 대하여, 식 (B10)도 만족하게 된다.

더구나, Z_i(x)는, Z_i-2(x)을 Z_i-1(x)로 나눌 때의 나머지에 상당하기 때문에, Z_i-1(x) 보다 차수는 낮아진다. 식 (15)와 같은 처리는, 식 (9)으로부터 하면, 그야말로 x^2t와 S(x)의 최대공약수를 구하는 유클리드의 호제법 처리가 분명하다.

도 44는, 이러한 유클리드 호제법에 의해 오류 위치 다항식 σ(x)와 오류 평가 다항식 ω(x)을 구하는 처리의 흐름을 설명하기 위한 플로우차트이다.

도 44에 있어서는, 예로서, (182, 172, 11)RS 부호의 경우의 복호 알고리즘을 도시한다.

따라서, 식 x^2t= x¹⁰와, 이하의 식으로 나타내는 신드롬다항식 S(x)의 최대 공약수를 구하기 위한 유클리드의 호제법을 행하게 된다.

S(x) = S₉x⁹ + S₈x⁸ +S₇x⁷ +S₆ x⁶ +S₅x⁵ +S₄x⁴ +S₃x³ +S ₂x² +S₁x¹ +S₀ … (B18)

도 44를 참조하여, 유클리드의 호제법에 의한 오류 위치 다항식 σ(x)와 오류 평가 다항식 ω(x)의 산출 처리가 개시되면(스텝 S10), 우선 초기치의 설정이 행해진다.

우선, x¹⁰의 계수에 대응하여, 변수 R0_i (i=0, 1, ···, 10)가 이하와 같이하여 설정된다.

R0₁₀=1, R0_i=0 (i=0, 1, …, 9)

S(x) 의 계수에 대응하여, 변수 R1_i (i =0, 1, ···, 9)가 이하와 같이 하여 설정된다.

Rl_i = S_i (i=0, 1, …, 9)

또한, Y_-1(x) 및 Y₀(x)의 계수는 각각 대응하고, 변수 B0_i, Bl_i (i=0, 1, …, 5)가 이하와 같이 하여 설정된다.

B0_i = 0 (i=0, 1, …, 5)

B1_i = 0 (i=0, 1, …, 5), B1₀ = 1

이상으로 초기 설정 처리가 종료한다 (스텝 S12).

계속해서, R0_i를 계수로 하는 다항식의 차수를 N0로 하고, 이 다항식의 최고차수 계수를 Q0로 한다. 또한, Rl_i를 계수로 하는 다항식의 차수를 N1으로 구하여, 이 다항식의 최고차수 계수를 Q1로 한다 (스텝 S14).

N1과 0의 비교가 행해지고 (스텝 S16), N1=0이면, 처리는 종료한다 (스텝 S30). 한편, N1이 0이 아니면 다음의 처리로 진행한다.

DN= N0-N1 연산을 행하여, DN<0이면 플래그 변수 FN을 1로 하고, DN≥0이면 플래그 변수 FN을 0로 한다 (스텝 S18).

계속해서, 플래그 변수 FN과 0와의 비교가 행해져, FN= 0이면 처리는 스텝 S22에 이행하고, FN= 1이면, 처리는 스텝 S28로 이행한다 (스텝 S20).

우선, 스텝 S20에서, FN=0인 경우에는, 이하의 처리가 행해진다.

R1_i = Q0*R1_(i-DN) (i = 0, 1, …, 9)

R0_i = Q1*R0_i (i = 0, 1, …, 9)

R0₁₀ = 0

B1_i = Q0*B1_(i-DN) (i = 0, 1, …, 5)

B0_i = Q1*B0_i (i = 0, 1, …, 5)

단, 연산 *은, 갈로아체 상(galois field)의 요소에 대한 승산을 나타내고, (i-DN)가 마이너스인 경우에는, 좌변의 Rl_i, B1_i에는 0이 대입되는 것으로 한다 (스텝 S22).

또한, 계수에 관해서, 이하의 연산이 행해진다.

R0_i = R0_i exor R1_i (i =0, 1, ···, 9)

B0_i = B0_i exor B1_i (i =0, 1, ···, 5)

여기서, 연산 exor는, 배타적 논리합 연산을 도시한다 (스텝 S24).

계속해서, 변수 R0_i에 의해 나타내는 다항식 R0x의 차수가 t (이 예에서는 5) 이하인지의 판정이 행해진다 (스텝 S26). 다항식 R0x의 차수가 t 이하이면, 처리는 종료하여(스텝 S30), 다항식 R0x의 차수가 t 이하가 아니면, 처리는 스텝 S28에 이행한다.

따라서, 스텝 S20에 있어서, FN= 0가 아닌 경우, 또는, 스텝 S26에서 다항식 R0x의 차수가 t 이하가 아닌 경우에는, 변수 R0_i의 값과 변수 Rl_i의 값을 각각 교체하고, 또한 변수 B0_i의 값과 변수 B1_i의 값을 각각 교체한다고 하는 처리가 행해진다. 이러한 교체 후, 처리는 스텝 S14에 복귀한다 (스텝 S28).

다른 리드 솔로몬 부호, 또는 보다 일반적으로는 BCH 부호 (Bose Chaudhuri Hpcquenghem code)에 있어서의 유클리드 알고리즘의 계산도 마찬가지다.

이러한 계산에는, 연산 *의 계산을 행하기 위한 전용의 갈로아체의 승산기가 필요하게 된다.

그러나, 이 경우에 문제가 되는 것은, 고속 처리를 행하기 위해서는 승산기를 다수 배치해야만 한다는 것이다. 즉, 이들의 승산기의 갯수가 많으면 회로 규모는 증대하기는 하지만, 처리 속도는 빨리하는 것이 가능하다.

또한, 승산의 횟수의 삭감도 필요하다. 승산의 횟수가 많으면, 소비 전력이 증대한다고 하는 결점이 있기 때문이다.

예를 들면, 종래, 상술한 유클리드법을 실행하기 위한 회로 구성으로서는, 승산기를 1개 설치하여, 도 44에 도시되는 알고리즘을 처리하는 경우의 회로 규모 및 처리량을 어림하면 이하와 같다.

승산기의 갯수 : 1

승산 처리에 필요한 스텝수: 2×2t×2t

승산 횟수 : 2×2t×2t

이 경우, 스텝의 수가 t의 2승에 비례하기 때문에, t가 커지면, 고속화를 도모할 수 없다고 하는 문제가 있었다.

그래서, 이러한 유클리드법의 계산을 고속 처리하기 위한 회로 구성이, 예를 들면, 특개평1-276825호 공보에 개시되어 있다.

특개평1-276825호 공보에 있어서는, 레지스터 1개에 관하여 승산기를 1개 설치하는 것에 의해, 유클리드법의 계산의 고속화가 도모되도록 고안되어 있다.

예를 들면, 오류 정정 가능한 수가 t인 경우, 필요한 최소의 레지스터 갯수는, (2t+ 1)개이다. 따라서, 특개평1-276825호 공보에 개시된 회로 구성에 있어서, 회로 규모 및 처리량을 어림하면 이하와 같다.

승산기의 갯수 : 2×(2t+ 1)

승산 처리에 필요한 스텝수 : 2t

승산 횟수 : 2×2t×2t

이 경우, 고속화는 도모할 수 있지만, 승산기의 갯수가 많이, 회로 규모를 축소할 수 없다고 한 문제가 있었다.

또한, 이러한 유클리드법의 계산을 고속 처리하기 위한 다른 회로 구성이 예를 들면, 특개평10-65552호 공보에 개시되어 있다.

특개평10-65552호 공보에 있어서는, 예를 들면, 승산기를 4개 설치하는 것에 의해, 유클리드법의 계산의 고속화가 도모되도록 고안되어 있다.

예를 들면, 오류 정정 가능한 수가 t인 경우, 특개평10-65552호 공보에 개시된 회로 구성에 있어서, 회로 규모 및 처리량을 어림하면 이하와 같다.

승산기의 갯수 : 4

승산 처리에 필요한 스텝수 : 2t×2t

승산 횟수 : 2×2t×2t

이 경우도, 스텝의 수가 t의 2승에 비례하기 때문에, t가 커지면, 고속화를 도모할 수 없다고 하는 문제가 있었다.

또한, 이상 설명한 종래의 회로 구성에서는, 어느 것이나 승산 횟수는, 2×2 t×2t회이어서, 소비 전력을 억제하는 것이 곤란하다고 하는 문제점이 있었다.

본 발명의 목적은, 회로 규모를 증대시키는 일없이, 기억 소자에의 액세스 시간을 단축하고, 오류 정정 처리와 병행하여 오류 검사 처리를 행하는 것에 의해, 오류 검사 처리에 대한 시간을 단축하는 것이 가능한 오류 정정 장치를 제공하는 것이다.

본 발명의 다른 목적은, 곱 부호의 오류 정정 및 디스크램블을 고속으로 처리하는 것이 가능한 복호 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 승산기의 갯수의 증가에 의해 회로 규모를 증대시키는 일없이, 유클리드 처리에 요하는 시간을 단축하는 것이 가능한 오류 정정 장치 및 오류 정정 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, 유클리드 처리에 있어서 승산 횟수를 억제함으로써, 회로의 소비 전력을 저감하는 것이 가능한 오류 정정 장치 및 오류 정정 방법을 제공하는 것이다.

본 발명은 요약하면, 오류 정정 장치이고, 오류 정정 연산기와, 제1 기억 소자와, 오류 검사기를 구비한다.

오류 정정 연산기는, 오류 정정 부호를 포함하는 피정정 데이터에 대한 오류 정정 처리를 행한다. 오류 정정 부호는, 데이터 블록의 제1 방향 및 제2 방향의 오류 정정이 가능한 곱 부호를 갖는다. 오류 정정 연산기는, 제1 오류 정정기와 제2 오류 정정기를 포함한다. 제1 오류 정정기는, 곱 부호의 제1 방향을 정정한다. 제2 오류 정정기는 제2 방향을 정정한다.

제1 기억 소자는, 피정정 데이터를 저장하는 것이 가능하다.

오류 검사기는, 오류 정정 연산기에 의한 정정이 오정정이 아닌 것을 확인하기 위해서, 오류 검사 부호에 의해 오류 검사를 행한다. 오류 검사 부호는, 데이터 블록의 제1 방향의 데이터에 오류 검사 부호를 연속적으로 설치한 것이다. 오류 검사기는, 제1 논리 연산기와, 제1 방향 오류 검사기와, 제2 방향 오류 검사기를 포함한다. 제1 논리 연산기는, 제1 방향의 오류 정정에 의해서 검출된 오류량과, 제1 기억 소자에 저장된 데이터를 이용하여 제1 오류 검사 결과를 산출한다. 제1 방향 오류 검사기는, 제1 오류 검사 결과에 따라서, 제1 방향의 오류 정정 후의 오류 검사를 행한다. 제2 방향 오류 검사기는, 제2 방향의 오류 정정시에 검출된 오류량을 이용하여 제2 오류 검사 결과를 산출하며, 제1및 제2 오류 검사 결과의 논리 연산을 행함으로써, 제2 방향의 오류 정정 후의 오류 검사를 행한다.

본 발명의 다른 국면에 따른 오류 정정 방법은, 데이터 블록의 제1 방향 및 제2 방향으로의 오류 정정을 가능케하는 곱 부호를 갖는 오류 정정 부호를 포함하는 피정정 데이터를 받아, 제1 방향에 대해 오류 정정 처리를 행하는 스텝; 피정정 데이터를 받아, 제2 방향에 대해 오류 정정 처리를 행하는 스텝; 오류 정정전의 피정정 데이터와 제1 방향의 오류 정정에 의해서 검출된 오류량을 순차적으로 이용하여 제1 오류 검사 결과를 산출하는 스텝; 제1 오류 검사 결과에 따라 제1 방향의 오류 정정 후의 오류 검사를 행하는 스텝; 및 제2 방향의 오류 정정시에 검출된 오류량을 이용하여 제2 오류 검사 결과를 산출하며, 제1및 제2 오류 검사 결과의 논리 연산을 행함으로써 제2 방향의 오류 정정 후의 오류 검사를 행하는 스텝을 포함한다.

본 발명의 또 다른 국면에 따르면, 오류 정정용 곱 부호를 포함하는 데이터의 복호 장치가 제공되는데, 이는 제어기와, 제1 기억 소자와, 오류 정정기와, 디스크램블부를 구비한다.

제어기는, 복호 장치의 동작을 제어한다. 제1 기억 소자는, 전송되어 온 데이터를 일시적으로 저장한다. 오류 정정기는, 제1 기억 소자로부터 판독한 데이터에 대해 오류 정정 처리를 행한다. 디스크램블부는, 제1 기억 소자에 저장된 데이터에 대해 디스크램블 처리를 행한다. 제어기는, 오류 정정기로 하여금, 제1 기억 소자로부터 판독한 데이터에 대해 오류 정정 처리를 행하게 하며, 오류 정정 처리 후의 데이터를 디스크램블부에 전송하여, 오류 정정 처리 후의 데이터에 대해 디스크램블 처리를 행하게 한 후, 제1 기억 소자에 데이터를 재기입하게 한다.

본 발명의 또 다른 국면에 따른 복호 장치는 제어기와, 제1 기억 소자와, 제1 오류 정정기와, 디스크램블부와, 제2 오류 정정기를 구비한다.

제어기는, 복호 장치의 동작을 제어한다. 제1 기억 소자는, 전송되어 온 오류 정정용 곱 부호를 포함하는 데이터를 일시적으로 저장한다. 제1 오류 정정기는 제1 기억 소자로부터 판독한 데이터에 대한 제1 방향의 오류 정정 처리를 행한다. 디스크램블부는, 데이터에 대한 디스크램블 처리를 행한다. 제2 오류 정정기는, 제1 방향의 오류 정정 처리 결과를 받아, 제2 방향으로의 오류 정정 처리를 행한다.

제어기는, i) 제1 기억 소자로부터 판독한 데이터에 대한 제1 방향의 오류 정정 처리후에, 디스크램블부로 하여금, 제1 방향의 오류 정정 후의 데이터에 대해 디스크램블 처리를 행하게 하고, ii) 디스크램블 처리 후의 데이터를 제1 기억 소자에 재기입하고, iii) 디스크램블 처리와 병행하여, 제2 오류 정정기로 하여금, 제1 기억 소자에 저장된 데이터에 대한 오류 정정을 행하게 하여, 제1 기억 소자에 재기입한다.

본 발명의 또 다른 국면에 따른 유클리드 계산기는 제1 기억부와, 제2 기억부와, 제어기와, 승산기와, 선택기와, 논리 연산기를 구비한다.

제1 기억부는, 수신 데이터의 오류량을 도시하는 오류 평가 다항식의 계수를 유클리드 알고리즘에 기초하여 축차적으로 도출하는 연산에 있어서, 오류 평가 다항식의 계수에 대응하는 제1 데이터를 저장하고, 또한 제1 데이터의 시프트 동작이 가능하다. 제2 기억부는, 수신 데이터의 오류 위치를 도시하는 오류 위치 다항식의 계수를 유클리드 알고리즘에 기초하여 축차적으로 도출하는 연산에 있어서, 오류 위치 다항식의 계수에 대응하는 제2 데이터를 저장하고, 제2 데이터의 시프트 동작이 가능하다. 제어기는, 수신 데이터에 대응하는 신드롬다항식에 기초하여, 제1 및 제2 기억부에 저장된 데이터의 초기 설정을 행하고, 유클리드 알고리즘의 처리를 제어한다. 승산기는, 제1 기억부와 제2 기억부에 공통으로 제공되며, 유클리드 알고리즘에서 갈로아체 상의 승산을 행한다. 선택기는, 제어기에 의해 제어되어, 승산기와 제1및 제2 기억부와의 사이의 데이터 전송을 제어한다. 논리 연산기는, 제1 및 제2 기억부에 저장된 데이터에 대하여, 유클리드 알고리즘에 기초하여 논리 연산을 행한다.

본 발명의 또 다른 국면에 따른 유클리드 계산기는 제1 평가 다항식 기억부와, 제2 평가 다항식 기억부와, 제어기와, 기억부와, 승산기와, 논리 연산기와, 교환기를 구비한다.

제1 평가 다항식 기억부는, 수신 데이터의 오류의 량을 도시하는 오류 평가 다항식의 계수를, 유클리드 알고리즘에 기초하여 도출하는 연산을 축차적으로 실행하기 위해서, 연산 경과에 있어서의 제1 계수 데이터를 보유한다. 제2 평가 다항식 기억부는, 오류 평가 다항식의 계수를 도출하는 연산 경과에 있어서의 제2 계수 데이터를 보유하고, 또한 제2 계수 데이터의 시프트 동작을 행하는 것이 가능하다. 제어기는, 수신 데이터에 대응하는 신드롬다항식에 기초하여, 제1 및 제2 계수 데이터의 초기 설정을 행하여, 유클리드 알고리즘의 처리를 제어한다. 기억부는, 제1 계수 데이터에 대응하는 제1 다항식의 최고차 계수와 제2 계수 데이터에 대응하는 제2 다항식의 최고차 계수의 역수의 승산 결과를 저장한다. 승산기는, 제2 평가 다항식 기억부에서 제1 다항식과 제2 다항식의 차수의 차만큼 시프트 동작된 제2 계수 데이터의 각각에, 기억부로부터의 출력을 승산하고, 승산 결과를 제2 평가 다항식 기억부에 제2 계수 데이터로서 다시 저장한다. 논리 연산기는, 승산기로부터 제2 평가 다항식 기억부에 재저장된 제2 계수 데이터와 제1 평가 다항식 기억부에 저장된 제1 계수 데이터에 대하여, 각각 배타적 논리합 연산을 행한 결과를 제1 평가 다항식 기억부에 제1 계수 데이터로서 저장한다. 교환기는, 제1 계수 데이터에 대응하는 제1 다항식이 소정의 차수 이하가 아닌 경우, 혹은, 제1 다항식의 차수가 제2 다항식의 차수보다도 큰 경우에, 제1 평가 다항식 기억부와 제2 평가 다항식 기억부의 사이에서, 저장된 데이터를 교환한다. 제어기는, 제1 다항식이 소정의 차수 이하인 경우, 제1 다항식을 오류 평가 다항식이라고 판정한다.

본 발명의 또 다른 국면에 따른 오류 정정 방법은 수신 데이터에 대응하는 신드롬 다항식에 기초하여, 오류가 존재하는 위치를 나타내는 오류 위치 다항식과 오류량을 나타내는 오류 평가 다항식을 유클리드법에 의해 구하는 스텝과, 수신 데이터의 오류 정정을 행하는 스텝을 구비한다.

오류 위치 다항식과 오류 평가 다항식을 구하는 스텝은, 제1 계수 데이터 R0_i (0≤i≤2t)를 R0_2t=1, R0_i=0 (0≤i≤2t-1)로 하고, 제2 계수 데이터 Rl_i (0≤i≤2t-1)를 R1_i = S_i (0≤i≤2t-1)로 하고, 제3 계수 B0_i를 B0_i= 0 (0≤i≤t)로 하고, 제4 계수 Bl_i를 Bl_i= 0 (0≤i≤t), B1₀= 1로 기억부에 저장하는 제0 스텝; 제1 계수 데이터 R0_i에 대응하는 제1 다항식의 차수 N0 및 최고차수 계수 Q0를 구하고, 제2 계수 데이터 Rl_i에 대응하는 제2 다항식의 차수 N1 및 최고차수 계수를 Q1을 구하여, Q= Q0* (1/Ql)를 기억부에 저장하는 제1 스텝; 제1 및 제2 다항식의 차수의 차 DN= N0-N1를 구하는 제2 스텝; 차수의 차 DN이 0 미만인 경우, 제1 계수 데이터 R0_i의 값과 제2 계수 데이터 R1_i의 값을 각각 교체하고, 또한, 제3 계수 B0_i의 값과 제4 계수 Bl_i의 값을 각각 교체하고, 제1 스텝에 처리를 이행하는 제3 스텝; 제2 계수 데이터에 대하여, (i-DN) 가 0 이상의 경우에는, R1_i = Q*R1_(i-DN)(0≤i≤2 t-1)로 하고, (i-DN)가 마이너스의 경우에는, 제2 계수 데이터 Rl_i를 0로서 기억부에 저장하는 제4 스텝; 제4 계수에 대하여, (i-DN)가 마이너스가 아닌 경우에는, Bl_i= Q* B1_(i-DN) (O≤i≤t)으로 하고, (i-DN)가 마이너스의 경우에는, 제4 계수 Bl_i를 0로 하여 기억부에 저장하는 제5 스텝; 제1 계수 데이터와 제2 계수 데이터에 대하여,

R0_i = R0_i exor R1_i (0≤i ≤2t-1)

R1_2t = 0

의 연산을 행하고, 제3 계수와 제4 계수에 대하여,

B0_i = B0_i exor B1_i (0≤i ≤t)

와의 연산을 행하는 제6 스텝; 및 제1 계수 데이터 R0_i에 의해 나타내는 제1 다항식의 차수가 t 이하가 아닌 경우, 제1 계수 데이터 R0_i의 값과 제2 계수 데이터 Rl_i의 값을 각각 교체하고, 또한, 제1 계수 B0_i의 값과 제4 계수 Bl_i의 값을 각각 교체하는 처리를 행하여, 제1 스텝에 처리를 이행하는 제7 스텝을 포함한다.

수신 데이터의 오류 정정을 행하는 스텝에서는, 제1 다항식의 차수가 t 이하인 경우, 오류 평가 다항식을 제1 다항식으로 하고, 오류 위치 다항식을 제3 계수 B0_i에 의해 나타내는 제3 다항식으로 하여, 오류 위치 및 오류량을 산출한다.

따라서, 본 발명의 이점은, 기억 소자 및 회로 규모를 증가시키는 일없이, 기억 소자에의 액세스 시간을 단축하여, 오류 정정 처리와 병행하여 오류 검사 처리를 행하는 것에 의해, 오류 검사 처리에 요하는 시간을 단축하는 것이 가능한 것이다.

본 발명의 다른 이점은, 데이터 버퍼로부터 판독된 오류 정정 후의 데이터를 이용하여, 디스크램블 처리를 행하기 때문에, 버퍼 메모리에 대한 액세스를 1/2 정도 감소시킬 수 있어, 데이터의 고속 처리에 대응하는 것이 가능한 것이다.

본 발명의 또 다른 이점은, 곱 부호 처리시에는, 디스크램블 처리 전의 데이터로 외부호의 신드롬을 계산하고, 디스크램블 후의 데이터로 오류 정정을 실행함으로써, 버퍼 메모리에의 액세스를 최대한 억제하여 처리를 행하는 구성으로 되어 있기 때문에, 효과적으로 고속 처리를 행하는 것이 가능한 것이다.

본 발명의 또 다른 이점은, 오류 위치 다항식과 오류량 다항식을 구하기 위한 유클리드 알고리즘의 연산을 회로 면적 및 소비 전력의 증가를 억제하면서 실현하여, 고속인 오류 정정 처리를 행할 수 있는 오류 정정 장치를 실현할 수 있는 것이다.

[실시예 1]

[디스크 재생 장치(1000)의 구성]

도 1은 본 발명에 따른 오류 정정 및 병행 검사 장치를 구비한 디스크 재생 장치(1000)의 구성을 나타내는 개략 블록도이다.

도 1을 참조하여, 드라이브 구동 회로(149)에 의해 구동되는 드라이브(141)로 디스크로부터 판독된 데이터는, 제어 회로(144)중의 신호 판독 회로(142)로 복조된다. 서보 회로(143)는 신호 판독 회로(142)에 판독되는 신호에 기초하여, 드라이브 구동 회로(149)를 제어한다.

디스크로부터의 데이터는 신호 판독 회로(142)로 복조된 후, 복호 회로(147)중의 데이터 버퍼(14)에 전송된다. 전송된 데이터는, 오류 정정 회로(200)로 오류가 정정된 후, 오류 검사 회로(146)로 오류가 없는 것을 확인한 후, 디스크램블 처리가 실시되어, 인터페이스(148)를 통해 정보 데이터가 호스트 PC에 전송된다.

또, 이하의 설명에서는, DVD를 예로 들어, 이것에 기록된 데이터에 대응하는 곱 부호의 오류 정정 및 병행 검사 장치 및 방법에 관해서 설명하지만, 본 발명은 이러한 경우에 한정되는 일없이, 도 18에 도시한 바와 같이, 1 블록의 데이터에 대하여 오류 정정 곱 부호가 배치되고, 또한 이 1 블록중의 섹터마다 소정의 오류 검사 부호가 배치되는 데이터에 대한 곱 부호의 오류 정정 및 병행 검사 장치 및 방법에 적용 가능하다.

[곱 부호의 오류 정정 및 병행 검사 장치의 구성]

도 2는 도 1에 도시한 복호 회로(147)의 구성을 설명하기 위한 개략 블록도이다. 또한, 도 3은 복호 회로중의 배타적 논리합 회로(9)의 동작을 설명하기 위한 개념도이다.

이하, 이 도 2를 이용하여, 복호 회로(147)의 구성 및 동작의 설명을 행한다.

복호 회로(147)의 처리의 제1 스텝에서는, 신호 판독 회로(142)로부터의 입력 데이터가 데이터 버스(13)를 통해, 데이터 버퍼(14)에 전송된다. 여기서는, 예를 들면 SDRAM을 데이터 버퍼(14)로서 사용하는 것으로 한다.

처리의 제2 스텝에서는, 데이터 버퍼(14)로부터 판독된 데이터는, 제1 방향 (PI 방향)의 오류 정정 회로(10)에 전송된다. 또한, 병행하여, 예를 들면 데이터 블록에 대하여 적어도 1 행분의 데이터가 기억 소자(11)에 보존된다.

제3 스텝에서는, 기억 소자(11)로부터 PI 방향의 오류 검사 회로(3)에 배타적 논리합 회로(9)를 통해 데이터 배열이 전송된다. 이 데이터중, PI 방향 오류 정정 회로(10)로 오류가 검출된 것에 관해서는, PI 방향 오류 정정 회로(10)로부터 오류량을 출력하여, 이들의 배타적 논리합이 도 3에 도시한 바와 같이, 배타적 논 리합 회로(9)에서 계산되어, 오류가 정정된 데이터 배열이 PI 방향의 오류 검사 회로(3)에 전송된다.

제4 스텝에서는, PI 방향 오류 검사 회로(3)로부터 산출된 검사 결과 데이터가 PI 방향 판정 회로(1)에 전송된다.

여기서 말하는 검사 결과란, 뒤에 자세히 설명하는 바와 같이, 예를 들면 {I(x) mod g(x)} Exor EDC 등의 계산 결과이다.

PI 방향 오류 검사 회로(3)로 산출된 검사 결과 데이터는, 기억 소자(2)에 의해서 보유되어, 후에 진술하는 PO 방향의 오류 검사 결과의 판정에 이용된다.

제5 스텝에서는, 데이터 버퍼(14)로부터 PO 오류 정정 회로(12)에 데이터 배열이 보내져, PO 방향의 오류 정정이 행해진다.

이 실시예에서는, 오류 정정의 처리 속도를 높이기 위해서, PI 방향의 오류 정정 회로(10)와 PO 방향의 오류 정정 회로(12)를 개별로 배치한 구성으로 되어 있다.

이 때, 오류가 검출된 것에 관해서는 PO 방향 오류 정정 회로(12)로부터 오류량을 출력하고, 오류가 없는 데이터에 관하여서는 오류량을 0로 한 데이터 배열이 PO 방향의 오류 정정 회로(12)로부터 PO 방향의 부분 오류 검사 회로(8)에 전송된다.

부분 오류 검사 회로(8)에서는, 후에 자세히 설명하는 바와 같이, 열마다의 검사 결과를 계산하여, 레지스터(7)에 그 결과를 보유한다.

또, 제3 스텝의 PI 방향의 오류 정정이 종료한 시점에, 데이터 버스(13)를 통해 데이터 버퍼(14)에 PO 방향 오류 정정 회로(12)로부터 액세스가 가능해지기 때문에, 이상 설명한 제5의 스텝은, 제3 스텝의 PI 방향의 오류 정정이 종료한 시점에 개시하더라도 좋다.

제6의 스텝에서는, PO 방향의 부분 오류 검사 회로(8)에 의해 계산된 결과를 레지스터(7)로부터 호출하여, PO 방향의 오류 검사의 행 방향에 관한 집계를 PO 방향 집계 오류 검사 회로(6)에서 행한다.

이들의 회로에 의해 고속으로 계산된 결과와 기억 소자(2)에 보유된 PI 방향의 오류 검사 결과의 배타적 논리합을 배타적 논리합 회로(5)로 연산하여, 그 결과를 PO 방향 오류 판정 회로(4)에 전송함으로써 판정을 행한다.

제7 스텝에서는, 이상 설명한 바와 같이 곱 부호에 의해 오류 정정되어, 검사 결과 오류가 없는 것으로 나타난 데이터 버퍼(14) 상의 정보 데이터를 호스트의 요구에 따라서, 호스트 PC에 전송한다.

이들의 PI 방향 및 P0 방향의 오류 검사는, 각각 PI 방향 및 P0 방향의 오류 정정과, 대략 병행하여 실행되기 때문에, 처리 속도는 매우 고속이고, 또한 PI 방향 및 PO 방향의 어느쪽의 오류 정정 실행 후라도 검사가 병행하여 종료하고 있기 때문에, PI 방향 및 P0 방향 중 어느 하나의 오류 정정 실행후에 있어서, 검사 결과에 이상이 없는 것이 판명되면, 즉시 정보 데이터의 호스트에의 전송이 가능해진다.

다만, 이상의 설명에서는, PI 계열의 오류 정정과 P0 계열의 오류 정정을 1회씩 행하는 구성에 관해서 설명했지만, 본 발명은 이러한 구성에는 한정되지 않 고, 이들 PI 계열의 오류 정정과 PO 계열의 오류 정정을 2회 이상 반복하여 행하는 정정 장치에 관해서도, 적용하는 것은 가능하다.

[오류 계산 방법의 상세]

다음에, 본 발명의 오류 계산의 계산 방법의 상세를 설명한다.

도 34에 도시한 단위 섹터는, 16512개의 1 비트의 데이터로 형성되고, 이들의 데이터를 이용하여 i번째의 섹터의 EDC인 EDCi는 이하의 식으로 나타낸다.

이하에서, bj는 도 34에 도시한 1 비트의 데이터이다.

즉, 데이터에 의해서 계산되는 다항식 I(x) 를 다항식 g(x)로 나눗셈을 행했을 때의 나머지(검사 신드롬)가 EDCi(x)와 동일하면 오류가 없는 것을 나타낸다.

도 4는, 도 18에 도시한 데이터 구성중 패리티 체크 데이터를 제외한 16개의 섹터에 관해서, 오류 검사의 처리에 있어서의 데이터 처리 단위의 배열을 도시하는 개념도이다.

도 4에 있어서는, 각 섹터에서 데이터를 처리하는 단위가 4 바이트 (Byte) 인 것에 따라서, 이러한 4 바이트 마다의 데이터를, i를 섹터 번호, j를 열 번호, k를 행 번호로 하여, 데이터 data_ijk로 나타낸다. 여기서, i, j, k는 각각 양의 정수이고, 0≤i≤15, 0≤j≤42, 0≤k≤11이다.

도 5 및 도 6은, 이하에 설명하는 오류 정정 및 오류 검사의 처리에 있어서 처리되는 데이터 배열의 순서를 도시하는 제1 및 제2 개념도이다.

상술한 바와 같이 도 5 및 6에 도시하는 대로, 오류 검사를 행하기 위한 1개의 섹터내의 데이터 처리 단위의 갯수는 43×12= 516개이고, 각 데이터 처리 단위 data_ijk는 32 비트 (8 비트×4)의 값이다.

이러한 부호에 의해, 기본적으로 예를 들면 DVD의 포맷에서의 검증이 가능하다. 이하, 도 5 및 도 6에 도시한 바와 같은 데이터 구조에 관한 오류 정정을 설명한다.

각 데이터 처리 단위 data_ijk에 대응하는 다항식을, I(i, j, k)로 나타내었을 때, i번째의 섹터에 대한 EDCi는 이하의 수학식으로 정의함으로써 계산된다.

여기서, bijkm은 도 34에 도시한 데이터 배열에 있어서, 데이터 처리 단위 data_ijk에 대응하는 비트 데이터 중, 하위로부터 제m 비트 째의 1 비트의 데이터를 도시한다.

따라서, {I(x) mod g(x)} Exor I(i, 42, 11)가 0이면, 이 제i 번째의 섹터에 오류가 없는 것을 나타내고 있다. 여기서, 기호 Exor는, 2개의 다항식의 동일 차수끼리의 계수의 배타적 논리합 연산을 실행하여, 그 결과를 계수로 하는 다항식을 만드는 연산인 것으로 한다.

여기서, 상기 계산은 이하의 다항식 Y에 대한 함수 fpi를 이용하여 변형된다.

이러한 함수 fpi를 이용하면(니) , 상기 계산은 이하의 반복 계산으로서 실행하는 것이 가능하다.

따라서, F (i, 42, 11)가 0이면, 이 제i 번째의 섹터에 오류가 없는 것을 보이고 있다.

여기서, 이 연산 fpi는, 도 5의 화살표 1개분의 연산에 상당한다. 이들의 연산은, 예를 들면, 테이블화함으로써 고속으로 실행할 수가 있다.

또한, 제i 번째의 섹터에 관한 상기 식 (8)에 의한 계산은 하기의 다항식 Y에 대한 함수 fpo를 이용함으로써 변형할 수가 있다.

예를 들면, 이하와 같은 2종류의 반복 계산으로 변형하는 것이 가능해진다.

i) 1 종류째의 계산:

ii) 2 종류째의 계산:

여기서, 1 종류째의 계산은, 도 2에 도시한 PO 방향 부분 오류 검사 회로(8)가 행하는 처리에 대응하고, 2 종류째의 계산은 PO 방향 집계 오류 검사 회로(6)가 행하는 처리에 대응하고 있다.

이것은, 도 6에 도시하는 바의 열 데이터만을 사용하여, PO 방향 부분 오류 검사 회로(8)가 부분 신드롬을 계산하고, 그 후, PO 방향 부분 오류 검사 회로(8)로부터의 결과에 기초하여, PO 방향 집계 오류 검사 회로(6)가 집계 연산함으로써, 오류 검사를 하는 것이 가능함을 나타낸다.

또한, 이 연산에는 2 종류의 계산 fpi와 fpo만을 이용하는 것으로 회로를 구성할 수 있다.

따라서, 도 6에 있어서, 이 연산 fpi는 PI 방향의 화살표 연산을 도시하고, fpo는 PO 방향의 화살표의 연산을 도시한다.

또한, 특정열 j의 오류가 없는 경우, G (i, j, 11)는 계산을 할 필요 없이, 값은 0이 되기 때문에, 도 19와 같이 3 종류의 신드롬 연산에 대응한 여분의 회로를 필요로 하지 않고, 매우 간단하고 고속인 계산을 하는 것이 가능해진다.

[오류 정정 및 오류 검사의 처리 플로우]

도 7은 이상 설명한 오류 정정 및 오류 검사의 처리 플로우를 설명하기 위한 플로우차트이다.

도 7을 참조하여, 우선, 오류 정정 및 오류 검사의 처리가 개시되면 (스텝 S100), 제어 변수 CNT의 값이 0으로 초기화된다 (스텝 S102).

이어서, 변수 CNT의 값이 1만큼 증가되어 (스텝 S104), 데이터가 데이터 버퍼(14)로부터 PI 방향 오류 정정 회로(10)로 주어지고 (스텝 S106), 산출된 신드롬에 기초하여, PI 방향의 오류 정정 처리가 행해진다 (스텝 S108).

PI 방향의 오류 정정이 종료하면, 이어, PI 방향 오류 검사 회로(3)에 있어서, PI 방향의 오류 검사가 실행된다 (스텝 S110).

PI 방향의 오류 검사 결과, 전 섹터에 관해서 PI 방향에 관한 오류 검사의 결과 EDCPIi (i=0∼15)가 0인지의 여부가 판단된다 (스텝 S112). 전 섹터에 관해서, PI 방향에 관한 오류 검사의 결과 EDCPIi가 0이면, 오류는 전부 정정되어 있는 것으로 하여, 처리가 종료한다 (스텝 S122).

한편, 1개의 섹터에 관해서라도 PI 방향에 관해서의 오류 검사의 결과 EDCPI i가 0가 아닌 경우에는, PO 방향 오류 정정 회로(12)에 데이터 버퍼(14)로부터 데이터가 주어진다 (스텝 S114).

PO 방향의 오류 정정 처리가 행해져 (스텝 S116), P0 방향의 오류 정정이 종료하면, 이어, P0 방향 부분 오류 검사 회로(8) 및 PO 방향 집계 오류 검사 회로(6)에 있어서, PO 방향의 오류 검사가 실행된다 (스텝 S118).

P0 방향의 오류 검사의 결과, 전 섹터에 관해서, P0 방향에 관한 오류 검사의 결과 EDCPOi(i= 0∼15)가 0인지, 및 제어 변수 CNT의 값이 2인지가 판단된다 (스텝 S120). 전 섹터에 관해서, PO 방향에 관한 오류 검사의 결과 EDCPIi가 0이면, 오류는 전부 정정되어 있는 것으로 하여, 또한 변수 CNT= 2의 경우에는 필요 횟수분의 처리가 종료한 것으로 하여 처리가 종료한다 (스텝 S122).

한편, 전 섹터에 관해서, PO 방향에 관해서의 오류 검사의 결과 EDCPIi가 0이 아니고, 또한, 변수 CNT= 2가 아닌 경우에는, 처리는 스텝 S104에 복귀한다 (스텝 S120).

또, 이상의 설명에서는, PI 방향의 오류 검사가 종료한 후에, PO 방향의 오류 정정 처리를 행하는 것으로 했지만, PI 방향의 오류 정정이 종료한 후에, 병행 하여 PO 방향의 오류 정정 처리를 행하는 것으로 해도 좋다.

또한, 오류 정정과 오류 검사는, 2회 정도 행하는 것으로 했지만, 시스템의 동작 조건 등에 의해, 이 횟수는 1회라도, 혹은, 3회 이상이라도 상관없다.

도 8은 도 7에 도시한 스텝 S110의 PI 방향 오류 검사 처리를 설명하기 위한 플로우차트이다.

우선, PI 방향 오류 검사 처리가 개시하면 (스텝 S200), 섹터 번호를 도시하는 섹터 번호 변수 i (i: 플러스의 정수)의 값이 0으로 초기화된다 (스텝 S202).

이어서, 16 섹터분의 EDC 검사를 행하는 처리 루프 LB201∼LE201로 처리가 이행한다. 즉, 처리 루프 LB201로부터 LE201까지의 처리가, 16 섹터분에 관해서 행해질 때까지 반복된다 (루프 LB201∼LE201).

우선, i 번째의 섹터에 대응하는 섹터 EDC치 변수 EDCPIi의 값을 0으로 초기화하고, 행 번호 변수 k의 값도 O으로 초기화한다 (스텝 S204). 여기서, 섹터 EDC치 변수 EDCPIi는, 수학식 8에 도시한 계산을 행하기 위한 변수이다.

계속해서, 각 섹터 내의 EDC 검사를 행하는 처리 루프 LB202∼LE202로 처리가 이행한다. 즉, 처리 루프 LB202로부터 LE202까지의 처리가, 섹터내의 모든 데이터에 관해서 행해질 때까지 반복된다 (루프 LB202∼LE202).

우선, 열 번호 변수 j의 값이 0으로 초기화된다 (스텝 S206).

이어서, 각 섹터 내의 행마다의 처리를 행하는 처리 루프 LB203∼LE203로 처리가 이행한다. 즉, 처리 루프 LB203로부터 LE203까지의 처리가, 1개의 데이터 처리 단위의 행에 포함되는 모든 데이터 처리 단위의 열에 관해서 행해질 때까지 반 복된다 (루프 LB203∼LE203).

처리 루프 LB203∼LE203에 있어서, PI 방향 오류 검사 회로(3)는 PI 방향으로 4 바이트 마다의 데이터를 판독하여, 변수 data_ijk에 대입한다 (스텝 S208).

다음에, 상기 수학식 8에 기초하여,

의 연산을 행한다.

이어서, 변수 j의 값이 1만큼 증가되어, 처리가 데이터 처리 단위의 다음의 열로 이행한다 (스텝 S212).

1개의 데이터 처리 단위의 행에 포함되는 모든 데이터 처리 단위의 열에 관해서, 스텝 S208∼S212의 처리를 반복한다 (루프 LB203∼LE203).

이어서, 변수 k의 값이 1만큼 증가되어, 처리가 데이터 처리 단위의 다음의 행으로 이행한다 (스텝 S214).

섹터 내의 데이터에 대한 처리가 종료할 때까지, 스텝 S206∼S214의 처리를 반복한다 (루프 LB202∼LE202).

1개의 섹터의 처리가 종료하면, 변수 i의 값이 1만큼 증가되어, 다음의 섹터로 처리가 이행하며 (스텝 S216), 다시, 처리는 스텝 S202에 복귀한다. 전 섹터의 처리가 종료할 때까지, 스텝 S202로부터 스텝 S216까지의 처리가 반복된다 (루프 LB201∼LE201).

전 섹터에 대한 처리가 종료하면, PI 방향 오류 검사 처리가 종료한다 (스텝 S218).

도 9 및 도 10은, 도 7에 도시한 PO 방향 오류 검사 처리의 스텝 S118를 설명하기 위한 제1 및 제2 플로우차트이다.

우선, PO 방향 오류 검사 처리가 개시하면 (스텝 S300) , 열 번호 변수 j의 값이 0으로 초기화된다 (스텝 S302).

이어서, 모든 열에 대응하는 부분 오류 검사를 행하는 처리 루프 LB301∼LE301로 처리가 이행한다. 즉, 처리 루프 LB301로부터 LE301까지의 처리가, 모든 열에 관해서 행해질 때까지 반복된다 (루프 LB301∼LE301).

우선, 섹터 번호 변수 i의 값이 0으로 초기화된다 (스텝 S304).

이어서, 각 열에 대응하는 부분 오류 검사를 행하는 처리 루프 LB302∼LE302로 처리가 이행한다.

우선, 열마다의 섹터 EDC치를 나타내는 섹터 EDC치 변수 EDCPOij의 값과, 행 번호 변수 k의 값을 0으로 초기화한다 (스텝 S306). 여기서, 섹터 EDC치 변수 EDCPOij는, 수학식 10에서 도시한 1 종류째의 계산을 행하기 위한 변수이다. 다만, 이하에 설명하는 바와 같이, 도 9에 도시한 처리에서는, 수학식 10에서 나타낸 데이터를 이용하여 처리를 그대로 행하는 것은 아니고, 오류량만을 이용하여 처리를 단순화하고 있다.

즉, 계속해서 섹터 마다의 부분 오류 검사를 행하는 처리 루프 LB303∼LE303로 처리가 이행한다 (루프 LB303∼LE303).

처리 루프 LB303∼LE303에 있어서는, PO 방향 부분 오류 검사 회로(8)는 오류가 검출되어 있는 위치에는 그 오류량을, 그 이외의 위치에는 0을 배치한 데이터를 PO 방향으로 4 바이트마다 판독하여, 변수 data_ijk에 대입한다 (스텝 S308). 또, 검사하는 열에 오류가 검출되지 않는 경우에는 처리 루프 LB302∼LE302를 생략하는 것이 가능하다.

다음에, 상기 수학식 10에 기초하여,

의 연산을 행한다.

행 번호 변수 k의 값을 1만큼 증가하여, 처리가 다음의 행으로 이행한다 (스텝 S312).

i 번째의 섹터의 j번째의 열내의 데이터에 대한 처리가 종료할 때까지, 스텝 S3108∼S312를 반복한다 (루프 LB303∼LE303).

i 번째의 섹터의 j 번째의 열의 처리가 종료하면, 변수 i의 값이 1만큼 증가되어, 다음의 섹터에 처리가 이행하며 (스텝 S314), 다시, 처리는 스텝 S306으로 복귀한다. 15번째의 섹터의 j 번째의 열에 대한 처리가 종료할 때까지, 스텝 S3106로부터 스텝 S3114까지의 처리가 반복된다 (루프 LB302∼LE302).

모든 섹터의 j 번째의 열에 대한 처리가 종료하면, 변수 j의 값이 1만큼 증가되어, 다음의 열로 처리가 이행하며 (스텝 S316), 다시, 처리는 스텝 S304에 복귀한다. 42번째의 열에 대한 처리가 종료할 때까지, 스텝 S304로부터 스텝 S316까지의 처리가 반복된다 (루프 LB301∼LE301).

도 10을 참조하여, 루프 LB301∼LE301의 처리가 종료하면 계속해서, 변수 i치가 0으로 리세트된다 (스텝 S320).

계속해서, 집계 오류 검사를 행하는 처리 루프 LB304∼LE304로 처리가 이행한다. 즉, 처리 루프 LB304로부터 LE304까지의 처리가, 모든 섹터에 관해서 행해질 때까지 반복된다 (루프 LB304∼LE304).

이어서, i 번째의 섹터에 대응하는 EDC치 변수 EDCPOi의 값과 변수 j의 값이 0으로 초기화된다 (스텝 S322).

이어서, 각 섹터에 대응하는 집계 오류 검사를 행하는 처리 루프 LB305∼LE305로 처리가 이행한다.

처리 루프 LB305∼LE305에서, PO 방향 집계 오류 검사 회로(6)는 PI 방향으로, 상기 수학식 11에 기초하여,

의 연산 및 대입 처리를 행한다 (스텝 S324).

다음에, 변수 j의 값을 1만큼 증가하여, 처리는 다음의 열로 이행한다 (스텝 S326).

처리중의 모든 섹터의 열에 대한 처리가 종료할 때까지, 스텝 S324∼S326를 반복한다 (루프 LB305∼LE305).

i 번째의 모든 섹터의 열에 관한 처리가 종료하면, 계속해서, 배타적 논리합 연산기(5)에 의해 EDCPOi = EDCPIi Exor EDCPOi라는 연산 처리가 행해진다 (스텝 S328). 이에 따라, i 번째의 섹터에 관해서 오류가 존재하는지의 여부의 판정이 P0 방향 판정 회로(4)에 의해 행해진다.

제어 변수 i의 값이 1만큼 증가되어 (스텝 S330), 다음의 섹터에 처리가 이동하고, 다시, 처리는 스텝 S322에 복귀한다. 최후 섹터의 처리가 종료할 때까지, 스텝 S322로부터 스텝 S330까지의 처리가 반복된다 (루프 LB304∼LE304).

루프 LB304∼LE304의 처리가 종료하면, 오류 정정, 검사의 처리는 종료하여, 다음의 처리 (도 7의 처리 스텝 S120)로 이행한다 (스텝 S320).

[실시예 2]

실시예 1에서 설명한 바와 같이, 오류 검사의 대상이 되는 단위 섹터는, 도 19에 도시한 16512개의 데이터 (bi)로 형성되고, 이들의 데이터를 이용하여 i 번째의 섹터에 대한 EDCi는, 수학식 1 내지 수학식 3에 의해 나타낸다.

실시예 1에 있어서는, 수학식 1로 나타내는 이 EDCi(x)를 계산하기 위해, 수학식 9에서 정의되는 함수 fpo로부터 연산을 단순화함으로써, 도 2에 도시하는 PO 방향 부분 오류 검사 회로(8)가, 도 9의 스텝 S310에서 설명한 바와 같이, 수학식 13에 의해 나타내는 연산을 행하는 구성으로 되어 있다.

이하에서는, 설명의 단순화를 위해, 함수 fpo로부터 행해지는 처리를 이하의 수학식 15에 의해 나타낸다.

여기서, Jk(x)는 31차 다항식이다.

따라서, 수학식 15를 실행하기 위해서는 32 비트의 연산기를 이용하여 실행하는 것이 가능하다. 그러나, 실시예 2에 있어서는, 보다 연산 속도를 향상시키기위해서, 2³² 정도의 수치에 대한 연산 결과의 표를 미리 준비해 놓고, 이 표에 기초하여 수학식 15에 대응하는 연산 처리를 행하는 구성으로 한다.

또 수학식 10에 도시되어 있는 바와 같이, Jk(x)로서는, 예를 들면, 수학식 6에 나타낸 식이 대입된다.

도 11은, 이러한 구성에서의 연산을 실현하는 PO 방향 부분 오류 검사 회로(8)의 구성을 설명하기 위한 개략 블록도이다.

도 11을 참조하면, PO 방향 부분 오류 검사 회로(8)는, PO 방향 오류 정정 회로(12)의 출력을 받는 배타적 논리합 연산 회로(82)와, 배타적 논리합 연산 회로(82)의 출력을 받아, 상술한 바와 같은 32 비트 데이터에 대한 2³² 정도의 연산 결과에 대응하는 표에 기초하여, 수학식 15에서 나타낸 연산 결과를 출력하는 표 변환 회로(84)와, 표 변환 회로(84)의 출력을 받아 일시 보유하기 위한 레지스터 회로(86)를 포함한다.

배타적 논리합 연산 회로(82)는, PO 방향 오류 정정 회로(12)로부터 주어지는 I(i, j, k) (k= l∼11)를 순차적으로 받아, 레지스터(86)에 보유된 1 스텝전의 표 변환회로 R4의 출력의 배타적 논리합 연산 결과를 다시 표 변환 회로(84)에 제공한다.

즉, 배타적 논리합 연산 회로(82), 표 변환 회로(84) 및 레지스터(86)로 이 루어진 처리 루프에 의해 수학식 10에 상당하는 연산을 행하는 것이 가능하다.

도 12 및 도 13은, 도 11에 도시한 PO 방향 부분 오류 검사 회로(8)와, 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 동작을 설명하기 위한 플로우차트이고, 실시예 1의 도 9 및 도 10과 대비되는 도이다.

도 12 및 도 13에 도시한 처리가 도 9에 도시한 처리와 다른 점은, 스텝 S3110'에서, PO 방향 오류 정정 회로(12)로부터 주어지는 데이터 data_ijk와, 레지스터 회로(86)에 보유된 데이터 등을 배타적 논리합 연산 회로(82)가 배타적 논리합 연산한 결과에 대하여, 표 변환 회로(84)가 변환 처리를 행함으로써, 변수 EDCPOij의 값을 갱신하여, 레지스터(86)에 다시 제공하는 처리를 행하는 구성으로 되어 있는 점이다.

그 밖의 점은, 도 9 및 도 10에 도시한 처리와 마찬가지이기 때문에, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

이상과 같은 구성에 의해, PO 방향 부분 오류 검사 회로(8)는, 미리 설치되는 표 (테이블)에 기초하여 변수 EDCPOij의 값을 갱신하는 처리를 행하기 때문에, 연산 처리가 고속화되어, 오류 정정 시간이 단축된다고 하는 효과가 있다.

[실시예 3]

실시예 2에서는, PO 방향 부분 오류 검사 회로(8)가 행하는 처리, 즉 수학식 15로 나타내는 처리를, 미리 계산한 결과에 기초하여 생성된 표에 의해 연산 처리하는 표 변환 회로(84)에 의해 연산 처리하는 구성에 관해서 설명했다.

실시예 3에서는, 수학식 15로 나타내는 연산 처리를, 더욱 보다 고속으로 행 하기 위한 구성에 관해서 설명한다.

실시예 3의 복호 회로의 구성도, 도 2에 도시한 복호 회로(147)의 구성과 기본적으로 마찬가지다. 이하에 설명하는 바와 같이, PO 방향 부분 오류 검사 회로(8)의 구성은 다르다.

즉, 수학식 15에서, 식 Jk(x)는, 이하의 수학식 16과 같이 분해할 수가 있다.

즉, Jk(x)는 4 분할하는 것이 가능하다.

이 수학식 16을 이용하면, 수학식 15는 이하의 수학식 17과 같이 변형할 수가 있다.

따라서, 수학식 17의 각 항에 대응하여, 후에 설명하는 바와 같이 2⁸ 정도의 표를 미리 구비하여 이 표에 기초하여 PO 방향 부분 오류 검사의 연산 처리를 행하는 표 변환 회로 4개와, 이들 4개의 표 변환 회로에서의 출력에 대하여 배타적 논리합 연산을 행하기 위한 배타적 논리합 연산기를 3개 설치함으로써, 연산 처리를 행하는 것이 가능해진다.

도 14는, 이러한 구성을 갖는 PO 방향 부분 오류 검사 회로(8)의 구성을 설명하기 위한 개략 블록도이다.

도 14를 참조하여, 실시예 3의 PO 방향 부분 오류 검사 회로(8)는, PO 방향 오류 정정 회로(12)로부터의 데이터 data_ijk를 받는 배타적 논리합 연산 회로(802)와, 배타적 논리합 연산 회로(802)의 출력을 받아 8 비트마다의 데이터로 분할하기 위한 데이터 분할 회로(804)와, 데이터 분할 회로(804)로부터 출력되는 8 비트마다의 데이터를 각각 받아, 수학식 17의 각 항에 대응하는 연산을 미리 계산된 2⁸ 정도의 표에 기초하여, 각각 계산하기 위한 표 변환 회로(810, 812, 814 및 816)과, 표 변환 회로(810 및 812)의 출력을 받아, 배타적 논리합 연산 결과를 출력하기 위한 배타적 논리합 연산 회로(820)와, 표 변환 회로(814 및 816)의 출력을 받아, 배타적 논리합 연산 결과를 출력하는 배타적 논리합 연산 회로(822)와, 배타적 논리합 연산 회로(820 및 822)의 출력을 받아, 배타적 논리합 연산 결과를, 도 2에 도시하는 레지스터(7)에 대하여 출력하기 위한 배타적 논리합 연산 회로(824)와, 배타적 논리합 연산 회로(824)의 출력을 받아, 일시 저장하기 위한 레지스터(826)를 포함한다.

배타적 논리합 연산 회로(802)는, PO 방향 오류 정정 회로(12)로부터의 데이터 data_ijk와 레지스터(826)로부터의 출력을 받아, 배타적 논리합 연산 처리를 행하여, 그 결과를 데이터 분할 회로(804)에 제공한다.

도 15 및 도 16은, 도 14에 도시한 실시예 3의 PO 방향 부분 오류 검사 회로(8)와, 도 2에 도시한 레지스터(7) 및 PO 방향 집계 오류 검사 회로(6)가 행하는 처리를 설명하기 위한 플로우차트이다.

도 15 및 도 16을 참조하여, 우선, PO 방향 오류 검사 처리가 개시되면 (스텝 S400), 열 번호 변수 j의 값이 0으로 초기화된다 (스텝 S402).

계속해서, 모든 열에 대한 부분 오류 검사를 행하는 처리 루프 LB401∼LE401에 처리가 이행한다. 즉, 처리 루프 LB401∼LE401까지의 처리가, 모든 열에 관해서 행해질 때까지 반복된다 (루프 LB401∼LE401).

우선, 섹터 번호 변수 i의 값이 0으로 초기화된다 (스텝 S404).

다음에, 각 열에 대응하는 부분 오류 검사를 행하기 위한 처리 루프 LB402∼LE402로 처리가 이행한다.

우선, 열마다의 섹터 EDC치를 나타내는 섹터 EGC치 변수 EDCPOij의 값과, 행 번호 변수 k의 값을 0으로 초기화한다 (스텝 S406). 여기서, 섹터 EDC치 변수 EDCPOij는, 수학식 17로 나타낸 계산을 행하기 위한 변수이다. 다만, 도 9에 도시한 처리와 마찬가지로, 수학식 17로 처리되는 것은 오류 행에 대응하는 데이터만 이다.

계속해서, 섹터마다의 부분 오류 검사를 행하는 처리 루프 LB403∼LE403에 처리로 이행한다 (루프 LB403∼LE403).

처리 루프 LB403∼LE403에서는, PO 방향 부분 오류 검사 회로(8)는, 오류가 검출되어 있는 위치에는 그 오류량을, 그 이외의 위치에는 0을 배치한 데이터를 PO 방향으로 4바이트마다 판독하고, 데이터 분할 회로(804)는 이 데이터를 선두에서 1 바이트씩 분할한다. 이하, 이 분할된 1 바이트씩의 데이터를 변수 H1∼H4로 나타낸다 (스텝 S408). 이 처리에 대응하여, 표 변환 회로(810∼816)에 각각 변수 H1∼H4에 대응하는 값이 주어진다.

표 변환 회로(810)는 변수 H1에 대응하는 데이터를 데이터 분할 회로(804)로부터 받아, 이것을 대응하는 테이블 (연산표)에 따라서 변환하고, 또한 선두의 1 바이트가 이 변환 후의 값와 동일하고, 나머지 3 바이트의 비트 데이터가 전부 0에 대응하는 4 바이트의 값으로 변환하여 출력된다. 이 표 변환 회로(810)가 출력하는 데이터를 변수 HA로 나타낸다 (스텝 S410). 이 처리에 대응하여, 표 변환 회로(810)로부터의 출력이 배타적 논리합 연산 회로(820)에 주어진다.

표 변환 회로(812)는, 변수 H2에 대응하는 데이터를 데이터 분할 회로(804)로부터 받아, 이것을 대응하는 테이블 (연산표)에 따라서 변환하고, 또한, 선두로부터 2 바이트째의 1 바이트분의 데이터가 이 변환 후의 값와 동일하고, 나머지 3 바이트의 비트 데이터가 전부 0에 대응하는 4 바이트의 값으로 변환하여 출력된다. 이 표 변환 회로(812)가 출력하는 데이터를 변수 HB로 나타낸다 (스텝 S412). 이 처리에 대응하여, 표 변환 회로(8)12로부터의 출력이 배타적 논리합 연산 회로(820)에 주어진다.

표 변환 회로(814)는, 변수 H3에 대응하는 데이터를 데이터 분할 회로(804)로부터 받아, 이것을 대응하는 테이블 (연산표)에 따라서 변환하고, 또한, 선두로부터 3 바이트째의 1 바이트분의 데이터가 이 변환 후의 값와 동일하고, 나머지 3 바이트의 비트 데이터가 전부 0에 대응하는 4 바이트의 값으로 변환하여 출력된다. 이 표 변환 회로(814)의 출력하는 데이터를 변수 HC로 나타낸다 (스텝 S414). 이 처리에 대응하여, 표 변환 회로(814)로부터의 출력이 배타적 논리합 연산 회로(822)에 주어진다.

표 변환 회로(816)는 변수 H4에 대응하는 데이터를 데이터 분할 회로(804)로부터 받아, 이를 대응하는 테이블 (연산표)에 따라서 변환하고, 또한, 선두로부터 4 바이트째의 1 바이트분의 데이터가 이 변환 후의 값와 동일하고, 나머지 3 바이트의 비트 데이터가 전부 0에 대응하는 4 바이트의 값으로 변환하여 출력된다. 이 표 변환 회로(816)가 출력하는 데이터를 변수 HD로 나타낸다 (스텝 S416). 이 처리에 대응하여, 표 변환 회로(816)로부터의 출력이 배타적 논리합 연산 회로(822)에 주어진다.

계속해서, 섹터 EDC치 변수 EDCPOij의 값은, 배타적 논리합 연산 회로(820, 822 및 824)에 의해, 이하의 수학식 18에 의한 처리에 의해 연산된다 (스텝 S418).

행번호 변수 k의 값을 1만큼 증가하여, 처리가 다음의 행에 이행한다 (스텝 S420).

i 번째의 섹터의 j 번째의 열내의 데이터에 대한 처리가 종료할 때까지, 스텝 S408∼S412를 반복한다 (루프 LB403∼LE403).

도 16을 참조하여, i 번째의 섹터의 j 번째의 열의 처리가 종료하면, 변수 i의 값이 1만큼 증가되어, 다음의 섹터로 처리가 이행되어 (스텝 S422), 다시, 처리는 스텝 S406으로 복귀한다. 15번째의 섹터의 j 번째의 열에 대한 처리가 종료할 때까지, 스텝 S406로부터 스텝 S422까지의 처리가 반복된다 (루프 LB402∼LE402).

모든 섹터의 j번째의 열에 대한 처리가 종료하면, 변수 j치가 1만큼 증가되어, 다음 열로 처리가 이행하며 (스텝 S424), 다시 처리는 스텝 S404로 복귀된다. 42번째의 열에 대한 처리가 종료할 때 까지, 스텝 S404로부터 스텝 S424까지의 처리가 반복된다. (루프 LB401∼LE401).

루프 LB401∼LE401의 처리가 종료하면 계속해서 변수 i치가 0으로 세트된다 (스텝 S430).

이어서, 집계 오류 검사를 행하는 처리 LB404∼LE404로 처리가 이행된다. 즉, 처리 루프 LB404로부터 LE404 까지의 처리가 모든 섹터에 대해 처리될 때 까지 반복된다 (루프 LB404∼LE404)

다음에, i번째의 섹터에 대응하는 EDC치 변수 EDCPOi의 값과 변수 j의 값이 0으로 초기화된다 (스텝 S432).

이어서, 각 섹터에 대응하는 집계 오류 검사를 행하는 처리 루프 LB405∼LE405로 처리가 이행된다.

처리 루프 LB405∼LE405에서는, PO 방향 집계 오류 검사 회로(6)는 PI 방향으로, 상기 수학식 11에 기초하여,

<수학식 14>

EDCPOi=fpi {EDCPOi} Exor EDCPOij

의 연산 및 대입 처리를 행한다 (스텝 S434).

다음에, 변수 j의 값을 1만큼 증가하며, 처리는 다음의 열로 이행된다 (스텝 S436).

처리 중인 모든 섹터의 열에 대한 처리가 종료할 때 까지, 스텝 S434∼S436를 반복한다 (루프 LB405∼LE405).

i 번째의 모든 섹터의 열에 대한 처리가 종료하면, 이어서 배타적 논리합 연산기(5)에 의해

EDCPOi = EDCPIi Exor EDCPOi라는 연산 처리가 행해진다 (스텝 S438). 이에 따라, i 번째의 섹터에 관해서 오류가 존재하는지의 여부의 판정이, P0 방향 판정 회로(4)에 의해 행해진다.

제어 변수 i의 값이 1만큼 증가되어 (스텝 S440), 다음의 섹터에 처리가 이동하며, 다시, 처리는 스텝 S432에 복귀한다. 최후 섹터의 처리가 종료할 때까지, 스텝 S432로부터 스텝 S440까지의 처리가 반복된다 (루프 LB404∼LE404).

루프 LB404∼LE404의 처리가 종료하면, 오류 정정, 검사의 처리는 종료하여, 다음의 처리 (도 7의 처리 스텝 S120)로 이행된다 (스텝 S442).

이상과 같은 처리에 의해서도, PO 방향 부분 오류 검사 회로(8)의 처리를 행할 수 있어, 또한, PO 방향 부분 오류 검사 처리를 8 비트마다 분할하여 테이블을 이용하고, 또한 병렬 처리를 행하기 때문에, 보다 고속으로 처리를 행하는 것이 가능해진다.

또, 여기서, 일반적으로, 함수 fpo는, 원래의 데이터를 n 비트, 데이터의 분 할수를 m으로 하면 (m은 n의 약수), 표의 크기로서 필요한 것은 2^(n/m)개의 데이터에 대응하는 크기이고, 표의 수는 m개만 필요하게 된다. 또한, 배타적 논리합 연산기의 수는 (m-1)개가 된다.

따라서, 이와 같이 분할한 표에 기초하여 계산하는 표 변환 회로를 이용하는 것으로, 대폭 회로 규모를 삭감할 수가 있다.

또한, 본 발명에 따르면, 기억 소자 및 회로 규모를 증가시키는 일 없이, 기억 소자에의 액세스 시간을 단축하여, 오류 정정 처리와 병행하여 오류 검사 처리를 행하는 것에 의해, 오류 검사 처리에 요하는 시간을 단축하는 것이 가능해진다.

[실시예 4]

이하, 본 발명의 실시예 4의 오류 정정 및 디스크램블 회로에 관해서, 도면을 참조하여 설명한다.

도 17은, 본 발명에 따른 오류 정정 및 디스크램블 회로를 구비한 디스크 재생 장치(1002)의 구성을 나타내는 개략 블록도이다.

도 17을 참조하여, 드라이브 구동 회로(149)에 의해 구동되는 드라이브(141)에서 디스크로부터 판독된 데이터는, 제어 회로(144)중의 신호 판독 회로(142)에서 복조된다. 서보 회로(143)는 신호 판독 회로(142)에 판독되는 신호에 기초하여, 드라이브 구동 회로(149)를 제어한다.

디스크로부터의 데이터는, 신호 판독 회로(142)로 복조된 후, 복호 회로(1100) 중의 데이터 버퍼(1011)에 전송된다. 전송된 데이터는, 오류 정정 회로(1012)로 오류가 정정되어, 디스크램블 회로(1013)로 디스크램블 처리가 실시되어, 인터페이스(148)를 통해 정보 데이터가 호스트 PC에 전송된다.

도 18은 도 17에 도시한 DVD에서의 오류 정정곱 부호의 포맷을 도시하는 개념도이다. 이차원으로 배열된 172×192 바이트의 정보 데이터에 가로 방향의 10 바이트의 패리티 PI와 세로 방향의 16 바이트의 패리티 PO를 부가한 데이터를 1 블록으로 하고 있다.

도 19는 도 7에 도시한 복호 회로(1100)의 구성을 설명하기 위한 블록도이다. 복호 회로(1100)의 동작은, 복호 처리 콘트롤러(1010)에 의해 제어된다.

이하, 이 도 19를 이용하여 복호 회로(1100)의 구성 및 동작에 관해서 설명을 행한다.

제1 스텝에서는, 입력 데이터가 버퍼 메모리(11)에 전송된다. 여기서는, 예를 들면, SDRAM을 데이터버퍼 메모리(1011)로서 사용한다.

제2 스텝에서는, 오류 정정 회로(1012)가 오류 정정을 위한 단위가 되는 데이터, 예를 들면 1 부호어 분의 데이터를 버퍼 메모리(1011)로부터 판독하여, 오류 정정 처리를 행한다. 여기서, 오류 정정 회로(1012)는, 정정전의 1 부호어분의 데이터를 일시 보존하기 위한 기억 소자(1121)와 오류 정정 연산부(1122)를 구비하고 있고, 오류 정정 연산부(1122)에서 얻어진 정정량으로, 이 기억 소자(1121)에 일시 보존된 데이터를 정정한다.

제3 스텝에서는, 이와 같이 하여 얻어지고, 또한 일시 보존되어 있던 정정 후의 데이터를 디스크램블 회로(1013)에 보내어, 디스크램블 처리를 행한다.

도 20은 디스크램블 회로(1013)의 구성을 설명하기 위한 개략 블록도이다. 디스크램블 회로(10l3)에 입력된 데이터는 디스크램블 패턴 발생기(1051)로부터 얻어지는 값과 배타적 논리합 연산 회로(1052)로 배타적 논리합이 연산되어, 출력되게 된다. 여기서, 디스크램블 패턴 발생기(1051)에는, DVD 상에 미리 저장되어 있던 데이터에 기초하여, 초기치 S₀가 주어진다.

다시, 도 19의 복호 회로(1100)의 동작에 관한 설명으로 되돌아가, 제4 스텝에서는, 디스크램블 처리 후의 데이터를 버퍼 메모리(1011)에 기입한다.

이러한 회로 구성을 취하는 것에 의해, 데이터 버퍼 메모리(1011)에의 액세스를 1/2 정도까지 감소시키는 것이 가능해진다. 따라서, 곱 부호의 오류 정정 및 디스크램블을 고속으로 처리하는 것이 가능하다.

[실시예 5]

도 21은 본 발명의 실시예 2의 곱 부호의 오류 정정 및 디스크램블 회로를 구비하는 복호 회로(1200)의 구성을 설명하기 위한 개략 블록도이다. 즉, 도 17에 도시한 디스크 재생 장치(1002)에 있어서, 복호 회로(1100)를 대신해서 이하에 설명하는 복호 회로(1200)를 이용하는 것이 가능하다.

복호 회로(1200)의 동작은 복호 처리 콘트롤러(1010)에 의해 제어되어 있다.

실시예 5에서는, 곱 부호의 처리에 있어서의 오류 정정의 특징을 고려한 것으로, 이하에 설명한 바와 같이, 도 18에 도시한 바와 같은 DVD의 곱 부호를 이용한 오류 정정 및 디스크램블 처리 등에 있어서, 보다 고속인 처리를 가능하게 한 다.

실시예 5의 복호 회로(1200)에 있어서의 곱 부호의 오류 정정 처리는, 예를 들면 곱 부호의 내부호 (PI)를 실행한 후, 외부호 (P0)를 실행하는 경우에 적용된다.

도 22는, 도 21에 도시한 실시예5의 복호 회로(1200)의 동작을 설명하기 위한 플로우차트이다.

이하, 도 21 및 도 22을 참조하여, 실시예5의 복호 회로(1200)의 구성 및 동작을 설명한다.

처리가 개시되면, 우선, 제1 스텝에서는, 입력 데이터가 버퍼 메모리(1011)에 전송된다 (스텝 S502). 여기서는, 예를 들면 데이터 버퍼 메모리(1011)로서 SDRAM이 사용되고 있다.

제2 스텝에서는, 버퍼 메모리(1011)로부터 오류 정정을 행하는 데에 필요한, 예를 들면 1 부호어분의 데이터를 판독하여, 데이터용 기억 소자(1041)에 일시 보존한다 (스텝 S504).

이어서, 제3 스텝에서는, 일시 보존되어 있는 데이터를 데이터용 기억 소자(1041)로부터 판독하여, 제1 신드롬 계산 회로(1042)에서 신드롬의 계산이 이루어진다 (스텝 S506).

제4 스텝에서는, 계산된 신드롬의 값은 제1 오류량 계산 회로(1043)에 보내어져, 오류량이 계산된다 (스텝 S508).

여기서 오류가 존재하지 않은 경우에는, 연산상으로는 오류량을 "0"으로 취급하는 것으로 한다.

제5 스텝에서는, 이렇게 해서 계산된 오류량과 데이터용 기억 소자(1041)에 일시 보관되어 있던 데이터를 배타적 논리합 연산 회로(1047)에서 배타적 논리합 연산을 행하는 것에 의해, 오류 정정이 이루어진 모든 데이터가 얻어진다 (스텝 S510).

제6 스텝에서는, 이와 같이 하여 얻어진 정정 종료 보고 데이터를 디스크램블 회로(1013)에 보낸다 (스텝 S512).

여기서, 디스크램블 회로(1013)의 구성은, 실시예 1과 마찬가지이다.

제7 스텝에서는, 디스크램블 회로(1013)에 있어서, 디스크램블 처리가 이루어진 데이터가, 버퍼 메모리(1011)에 재기록된다 (스텝 S514).

한편, 제8 스텝에서는 제6 스텝에 있어서 디스크램블 회로(1013)에 보내여지는 데이터는, 병행하여 제2 신드롬 계산 회로(1045)에 보내여진다. 또한, 신드롬용 기억 소자(1044)로 신드롬의 계산 도중의 값을 보존함으로써, 신드롬 계산이 제2 신드롬 계산 회로(1045)에서 행해진다 (스텝 S516).

제9 스텝에서는, 이와 같이 하여 계산된 신드롬의 값은 제2 오류량 계산 회로(1046)에 보내져 오류량의 계산이 행해진다 (스텝 S518).

제10 스텝에서는, 제7 스텝에서 디스크램블 처리가 행해진 버퍼 메모리 내의 데이터를, 제2 오류 검출된 위치에서만 판독하여, 배타적 논리합 연산 회로(1048)에서 배타적 논리합이 취해져, 버퍼 메모리(1011)에 재기록된다 (스텝 S520).

또, 이상의 처리중, 제3 스텝 (스텝 S506)에 있어서, 제1 신드롬 계산 회로(1042)에서의 신드롬의 계산이 이루어지는 처리와, 제8의 스텝 (스텝 S516)에 있어서, 신드롬용 기억 소자(1044)를 이용하여 제2 신드롬 계산 회로(1045)에 의해 행해지는 처리를 더욱 자세히 설명하면 이하와 같다.

즉, 우선, 도 23은, 도 18에 도시한 1 블록분의 데이터중의 데이터 배열을 도시하는 개념도이다. 즉, 열 방향에는 ROW0∼ROW207까지의 208 바이트의 데이터가 배열되어 있고, 행 방향에는 COL0∼COL181까지의 182 바이트의 데이터가 배열되어 있다.

이어서, 도 24는, 제1 신드롬 계산 회로(1042)의 구성을 나타내는 블록도를 보이고 있다.

주지한 바와 같이, 오류를 포함하고 있는 부호열의 수신 다항식 y(x)를 이하의 수학식 19와 같이 나타낸 경우, 신드롬은 수학식 20으로 주어진다.

단, m은 원시다항식의 항수이고, 도 23에 도시하는 곱 부호 블록에서는, PI 계열의 라인 부호에 대하여 오류 정정을 행하는 경우, m=182가 되고, PO 계열의 라인 부호에 대하여 오류 정정을 행하는 경우, m= 208이 된다.

또한, t는 정정 가능한 오류 수이고, α는 원시다항식의 근이다.

이 신드롬의 계산 식을 회로에서 실현한 것이 제1 신드롬 계산 회로(1042)이다. 단지, 이 경우 단순한 합 연산이 아니라 배타적 논리합 연산을 행한다.

제1 신드롬 계산 회로(1042)는, 배타적 논리합 회로(1412am)과 레지스터(1412bm)과 승산기(1412cm)로 이루어지는 회로를 n개 구비하고 있다 (즉, m= O, …, n-1).

예를 들면, 도 18과 같은 DVD의 포맷에서는, 10 바이트의 패리티 PI를 부가하는 것이 결정되어 있기 때문에, n=10 (0∼9)이고, 수학식 6에서의 j에 상당한다.

도 25는, 신드롬용 기억 소자(1044)와 제2 신드롬 계산 회로(1045)의 구성을 나타내는 블록도를 보이고 있다. 신드롬용 기억 소자(1044)는 기억 소자(1413bm) (m= 0∼15)를 구비하고, 제2 신드롬 계산 회로(1045)는 배타적 논리합 연산 회로(1413am) (m= 0∼15)과, 승산기(1413cm) (m= 0∼15)를 구비한다.

제2 신드롬 계산 회로(1045)는, 수학식 6의 신드롬 계산을 실현한다고 하는 점에서는, 제1 신드롬 계산 회로(1042)와 동일하지만, 배타적 논리합 회로(1413am)와 기억 소자(1413bm)와 승산기(1413cm)로 이루어지는 회로를 m개 구비하고 있다. 예를 들면, 도 18과 같은 DVD 포맷에서는, 16 바이트의 패리티 PO를 부가하는 것이 결정되어 있기 때문에, m=16 (0∼15)이다. 기억 소자(1413bm)는 신드롬의 계산 도중 경과 값을 축차 기억하기 위한 것으로, 특히 한정되지는 않지만, 예를 들면 SRAM (Static Random Access Memory)로 이루어진다.

이상과 같은 구성에 기초하여, 신드롬 연산 동작을, 도 21의 화살표에 도시 하는 스텝에 따라서 설명한다.

콘트롤러(1010)로부터 디코드 명령이 복호 회로(1200)에 주어지면, 복호 회로(1200)가 곱 부호 블록화된 1 블록분의 데이터에 대하여 오류 정정 처리 및 디스크램블 처리를 개시한다.

우선, 버퍼 메모리(1011)로부터 데이터용 기억 소자(1041)에 도 23에서의 ROW0의 PI 계열 라인 데이터가 전송되고, 또한 제1 신드롬 계산 회로(1042)에 의해, PI 계열의 라인의 부호에 대한 신드롬 계산이 행해져, 제1 오류량 계산 회로(1043) 및 배타적 논리합 연산 회로(1047)에 의해 오류 정정 연산이 실행된다.

즉, 버퍼 메모리(1011)로부터, 도 23에 도시하는 곱 부호 블록 PI 계열의 라인마다 데이터 yi(i= 181∼0) 가 순차 배타적 논리합 회로(1412an) (n=0∼9)에 입력되어, 그 연산 결과가 일단 레지스터(1412bn) (n=0∼9)에 축적된다. 그리고, 레지스터(1412bn)에서 축적된 데이터에 대하여, 승산기(1412cn) (n=0∼9)에 의해 αⁿ(n= 0∼9)가 승산되어, 그 결과와 다음의 데이터 y (i-1)가 배타적 논리합 회로(1412an)에서 연산된다. 이것을 반복하는 것에 의해 신드롬이 계산된다.

신드롬을 계산한 후는, 제1 오류량 계산 회로(1043) 및 배타적 논리합 연산 회로(1047)에 의해 오류 정정 연산이 행해져, 이들 PI 계열의 라인에 대한 오류 정정 연산이 종료한다.

다음에, 배타적 논리합 연산 회로(1047)로부터, 라인마다 정정된 데이터는 디스크램블 회로(1013)에 전송되는 동시에, 제2 신드롬 계산 회로(1045)에 전송되 어, PO 방향에 관한 오류 정정이 실행된다.

배타적 논리합 연산 회로(1047)로부터의 정정 종료 보고 데이터는, 디스크램블 회로(1013)에 있어서 디스크램블 처리를 실시한 후, 버퍼 메모리(1011)에 전송됨 과 동시에, 제2 신드롬 계산 회로(1013)에 전송된다.

여기서는, 배타적 논리합 연산 회로(1047)로부터, 정정 후의 PI 계열의 라인 데이터 yi (i=181∼10)가 순차 배타적 논리합 회로(1413an) (n= 0∼15)에 입력되어, 그 연산 결과가 기억 소자(1413bn) (n= 0∼15)에 축적된다.

다만, ROW0의 PI 계열 라인 데이터에 대해서는, 그 이전에 기억 소자(1413bn) (n=0∼15)에 축적된 데이터가 존재하지 않기 때문에, 그대로의 값이 기억 소자(1413bn)에 축적되게 된다. 즉, 이 시점에서는, 도 23에서의 ROW0의 PI 계열 라인 데이터가 제2 신드롬 계산 회로(1045)에 입력되어, 172 바이트의 데이터가 기억 소자(1413bn)에 기억된다.

다음에, 버퍼 메모리(1011)로부터 ROW1의 PI 계열 라인 데이터가 전송되어, 제1 신드롬 계산 회로(1042), 제1 오류량 계산 회로(1043) 및 배타적 논리합 연산 회로(1047)에 의해, PI계열의 라인의 부호에 대한 오류 정정 연산이 실행되어, 정정 완료된 ROW1의 데이터가 디스크램블 회로(1013)에 의해 디스크램블되어, 버퍼 메모리(1011)에 전송되어, 버퍼 메모리(1011) 상터의 정정 완료 데이터가 디스크램블 회로(1013)에 전송됨과 동시에, 제2 신드롬 계산 회로(1045)에 전송된다. 여기에서, 도 9에 나타낸 제2 신드롬 계싼 회로(1045)는 먼저 ROW1의 PI 계열 라인 데이터서의 y(181)가 입력되면, 기억 소자(1413bn)에 기억되어 있는 y(181) (ROW0의 PI 계열 데이터)를 판독하여 승산기(1413cn) (n=0∼15)에 전송되고, 승산기(1413bn)에 의해, αn (n=0∼15)를 승산하고, 그 결과와 상기 ROW1의 PI 계열 라인 데이터에서의 y(181)를 배타적 논리합 회로(1413an)에서 연산하여, 그 값을 기억 소자(1413bn)에 기억되어 있는 y(181)에 덮어쓴다.

이하는 동일하게, ROW1의 PI 계열 라인 데이터 y(i)가 입력될 때 마다, 기억 소자(1413bn)로부터 대응하는 데이터를 판독하여 배타적 논리합 회로(1413an)에서 연산하여, 그 값을 기억 소자(1413bn)에 기억되어 있는 y(i)에 덮어쓴다.

이와 같이, 기억 소자(1413bn)에서는, 새로운 데이터를 순차 덮어쓰기 때문에, 172 바이트(=182바이트-10바이트)×m(=16)의 데이터를 기억하는 것만의 극히 적은 기억 용량을 구비하면 된다.

이상의 동작을 도 23에서의 ROW207 까지 반복하여 행하는 것에 의해, 곱 부호 블럭에서의 PI 계열의 모든 라인의 부호에 대한 오류 정정 연산이 종료함과 동시에, PO 계열의 모든 라인의 부호에 대한 신드롬 계산이 종료하게 된다.

그 후는 제2 오류량 계산 회로(1046)에서, 오류량 계산이 이루어져, 배타적 논리합 연산 회로(1048)에서 버퍼 메모리(1011) 중의 데이터와의 배타적 논리합 연산이 행해지는 것에 의해 PO 방향의 오류 정정이 이루어진다.

이상 설명한 바와 같은 부호 회로(1200)의 구성에 대해서는, 이하와 같은 작용 효과를 발휘할 수 있다.

(1) 기억 소자(1413bn)은 신드롬의 계산 도중 경과를 기억하는 것으로, 새로운 데이터가 입력될 때 마다 순차 덮어쓰도록 구성되어 있기 때문에, 극히 적은 기억 용량을 구비하여도 되고, 회로 면적 및 소비 전력의 증가를 억제할 수 있다.

(2) 배타적 논리합 연산 회로(1047)로부터의 정정 완료 데이터를 디스크램블 회로(1013)에 전송함과 동시에, 제2 신드롬 계산 회로(1045)에 전송하도록 구성했기 때문에, 버퍼 메모리(1011)에의 억세스 회수가 감소하고 그 만큼 오류 정정 처리의 고속화를 실현할 수 있다.

[실시예 6]

도 26은 본 발명의 실시예 6의 복호 회로(1300)의 구성을 설명하기 위한 개략 블럭도이다.

실시예 6의 복호 회로(1300)의 구성은 기본적으로 실시예 5의 복호 회로(1200)의 구성과 동일하지만, 도 24에서 나타낸 바와 같이, 배타적 논리합 연산 회로(1047)의 출력을 받아 디스크램블 처리가 행해졌는지의 여부와, 제2 신드롬 계산을 행할지의 여부의 2개의 분기 처리를 행하기 위한 분기 회로(1050)가 설치되는 구성으로 되어 있는 점에서 다르다. 그 밖의 점은, 실시예 5의 복호 회로(1200)의 구성과 마찬가지이기 때문에, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

도 27는, 본 발명의 실시예 3의 복호 회로(1300)의 동작을 설명하기 위한 플로우차트이다.

실시예 6의 설명에 있어서는, 곱 부호의 내부호 (PI) , 외부호 (PO) , 내부호 (PI)의 순으로 오류 정정이 행해지는 것으로 한다.

이 경우, 상기 실시예 5에 있어서 1회째의 내부호의 처리를 행할 때에, 디스크램블 처리를 행하지 않고 데이터를 버퍼 메모리(1011)에 재기입하여, 2회째의 내부호의 처리시에 디스크램블 처리를 행함으로써, 회로 규모를 증대시키는 일 없이 고속 처리를 실현할 수 있게 된다.

도 26 및 도 27을 참조하여, 우선 처리가 개시되면 (스텝 S600), 입력 데이터를 버퍼 메모리(1011)에 전송한다 (스텝 S602).

계속해서, 제1 방향의 오류 정정 처리가 행해지고 (스텝 S604), 다음에, 분기 회로(1050)에서, 제2 방향의 오류 정정을 행할지와 최후의 제1 방향의 오류 정정인지의 판단이 행해진다 (스텝 S606, 스텝 S608).

제2 방향의 오류 정정을 행한다고 판단한 경우에는, 제2 방향의 오류 정정 처리가 행해지고 (스텝 S610), 계속해서, 제1 정정 처리 후의 버퍼 메모리의 데이터와 오류량을 이용하여 오류 정정이 실행된다 (스텝 S612).

한편, 최후의 제1 방향의 오류 정정인지의 여부의 판단에 있어서 (스텝 S608), 최후의 제1 방향의 오류 정정이 아닌 경우에는, 버퍼 메모리(1011)에 메모리 데이터가 기입되어 (스텝 S614), 처리는 스텝 S602에 복귀한다.

한편, 최후의 제1 방향의 오류 정정인 경우 (스텝 S608), 디스크램블 처리가 실행되어 (스텝 S616), 버퍼 메모리(1011)에 데이터의 기입이 행해져 (스텝 S618), 처리가 종료한다 (스텝 S620).

또, 곱 부호의 처리 순서로서, 내부호 (PI), 외부호 (PO), 내부호 (PI), 외부호 (PO) 와 같은 식으로 4회의 정정 처리가 행해지는 경우에도, 마찬가지로 적용하는 것이 가능하다. 이 경우에는, 상술한 것과 마찬가지로, 1회째의 내부호의 처리를 하는 경우에는, 디스크램블 처리를 행하지 않고 데이터를 버퍼 메모리에 재기입하고, 2회째의 내부호의 처리일 때에 디스크램블 처리를 행하는 것에 의해, 회로 규모를 증대시키는 일 없이, 고속인 처리를 실현하는 것이 가능해진다.

또한, 내부호 또는 외부호에 관한 정정 처리 횟수가 증가하더라도, 마찬가지로 처리하는 것이 가능하다.

[실시예 7]

실시예 7의 오류 정정 회로는, 도 1에 도시한 디스크 재생 장치(1000)에 있어서의 오류 정정 회로(200)로서 적용 가능한 것이다.

혹은, 실시예 7의 오류 정정 회로는, 도 17에 도시한 디스크 재생 장치(1002)의 오류 정정 회로(1012)로서도 적용 가능한 것이다.

이하의 설명에서는, 실시예 7의 오류 정정 회로가 디스크 재생 장치(1000)에 서의 오류 정정 회로(200)로서 적용되는 것으로서 설명을 행한다.

또한, 이하의 설명에서도, DVD를 예로 들어, 이것에 기록된 데이터에 대응하는 곱 부호의 오류 정정 및 병행 검사 장치 및 방법에 관해서 설명하지만, 본 발명은 이러한 경우에 한정되지 않고, 유클리드법이 이용되는 BCH 부호 등에서의 오류 정정 처리에 적용하는 것이 가능한 것이다.

또한, 이하에서 설명을 간략하게 하기 위해 예로서, (182, 172, 11) RS 부호의 경우의 복호 알고리즘에 대응하는 회로 구성 및 알고리즘에 관해서 설명한다. 다만, 본 발명은, (182, 172, 11) RS 부호에 한정되는 일없이, 보다 일반적으로 적용 가능한 것이다.

도 28은 실시예 7의 오류 정정 회로(200)의 구성을 설명하기 위한 개략 블록도이다.

오류 정정 회로(200)의 구성은, 유클리드 계산 회로(30)가 유클리드 계산 회로(2000)로 되어 있는 점을 제외하고는, 도 43에 도시한 종래의 오류 정정 회로(6000)의 구성과 마찬가지이다. 따라서, 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

도 29는, 도 28에 도시한 유클리드 계산 회로(2000)의 구성을 설명하기 위한 개략 블록도이다.

도 29를 참조하여, 유클리드 계산 회로(2000)는, 수학식 15에서의 몫다항식 Qi(x) 및 잉여다항식 Zi(x)을 구하기 위해서, 다항식 Z_i-2(x) 또는 다항식 Z_i-1(x)에 대응하는 계수의 연산의 도중 경과를 각각 보유하기 위한 제1 평가 다항식 레지스터군(2010)및 제2 평가 다항식 레지스터군(2020)과, 수학식 17에서의 잉여다항식 Y_i(x)을 구하기 위해서, 다항식 Y_i-2(x) 또는 다항식 Y_i-1(x)에 대응하는 계수의 연산 도중 경과를 각각 보유하기 위한 제1 위치 다항식 레지스터군(2030) 및 제2 위치 다항식 레지스터군(2040)과, 제1 평가 다항식 레지스터군(2010)에 저장되는 계수 R0_i (i=0, 1, …, 9)에 대응하는 다항식의 최고차수 계수를 Q0을 저장하기 위한 레지스터(2050)와, 제2 평가 다항식 레지스터군(2020)에 저장되는 계수 Rl_i에 대응하는 다항식의 최고차수 계수를 Q1을 저장하기 위한 레지스터(2060)와, 레지스터(2060) 내의 데이터를 받아 역수로 변환하기 위한 역수 변환기(2070)와, 레지스터(2050) 및 레지스터(2060) 내의 데이터에 기초하여 계산되는 값 Q= Q0*(1/Q1)을 보유하기 위한 레지스터(2080)를 구비한다.

유클리드 계산 회로(2000)는, 또한 유클리드법의 계산 처리를 제어하기 위한 콘트롤러(2100)와, 제1 및 제2 평가 다항식 레지스터군(2010 및 2020)의 출력, 제1및 제2 위치 다항식 레지스터군(2030 및 2040)의 출력, 레지스터(2050 및 2080) 및 역수 변환기(2070)로부터의 출력을 받아, 콘트롤러(2100)의 제어에 따라서 선택되는 전송처에 데이터를 전송하기 위한 제1 셀렉터 회로(2110)와, 제1 셀렉터 회로(2110)로부터의 출력을 받아 갈로아체 상의 승산을 행하기 위한 승산기군(2200)과, 제1 셀렉터 회로(2110)로부터의 출력을 받아 배타적 논리합 연산을 행하기위한 exor 연산기군(2210)과, 제1 셀렉터 회로(2110)로부터의 출력을 받아 데이터의 교환을 행하기위한 교환기(2230)와, 승산기군(2200)의 출력과 exor 연산기군(2210)의 출력과 교환기(2230)의 출력을 받아, 콘트롤러(2100)의 제어에 따라서 선택되는 전송처에 데이터를 전송하기 위한 제2 셀렉터 회로(2300)를 구비한다.

후에 설명하는 바와 같이, 제2 평가 다항식 레지스터군(2020)에 저장되는 데이터와 제2 위치 다항식 레지스터군(2040)에 저장되는 데이터란, 제1 셀렉터 회로(2110)를 통해 선택적으로, 승산기군(2200)에 주어진다. 또한, 제1 평가 다항식 레지스터군(2010)에 저장되는 데이터와 제2 평가 다항식 레지스터군(2020)에 저장되는 데이터의 조, 혹은, 제1 위치 다항식 레지스터군(2030)에 저장되는 데이터 와 제2 위치 다항식 레지스터군(2040)에 저장되는 데이터의 조중 어느 하나가, 제1 셀렉터 회로(2110)를 통해 선택적으로, exor 연산기군(2210)에 주어진다.

또, 제1 및 제2 평가 다항식 레지스터군(2010 및 2020)과 제1 및 제2 위치 다항식 레지스터군(2030 및 2040)는, 신드롬 계산 회로(20)로부터의 출력에 기초하여, 콘트롤러(2100)에 의해 초기 설정이 이루어진다. 또한, 레지스터(2050, 2060, 2080)의 기억 내용도, 콘트롤러(2100)에 의해 제어되어 순차 갱신된다.

도 30은 도 29에 도시한 유클리드 계산 회로(2000)에서 점선으로 둘러싸인 영역 PP에 포함되는, 제2 평가 다항식 레지스터군(2020)과 제2 위치 다항식 레지스터군(2040)과, 레지스터(2050, 2060, 2080)와, 역수 변환 회로(2070)와, 제1 셀렉터 회로(2110)의 일부와, 승산기군(2200)과, 제2 셀렉터 회로(2300)의 일부를 추출하여 나타낸 블록도이다.

제2 평가 다항식 레지스터군(2020)은 계수 Rl_i (i=0, …, 9)에 각각 대응하는 레지스터(2020.0∼2020.9)를 구비하고, 제2 위치 다항식 레지스터군(2040)은 계수 B1_i (i=0, …, 5)에 각각 대응하는 레지스터(2040.0∼2040.5)를 구비한다. 또, 도 4에는 도시되고 있지 않지만, 제1 평가 다항식 레지스터군(2010)은, 계수 R0_i (i=0, …, 9)에 각각 대응하는 레지스터(2010.0∼2010.9)를 구비하고, 제1 위치 다항식 레지스터군(2030)은 계수 B0_i (i=0, …, 5)에 각각 대응하는 레지스터(2030.0∼2030.5)를 구비하고 있다.

또한, 제2 평가 다항식 레지스터군(2020) 및 제2 위치 다항식 레지스터군(2040)은, 콘트롤러(2100)에 의해 제어되어 저장된 데이터의 시프트 동작을 행하는 것이 가능하다.

제1 셀렉터 회로(2110)는 셀렉터(2110.0∼2110.7)를 구비한다. 또한, 승산기군(2200)은 승산기(2200.0∼2200.9)를 구비한다. 또한, 제2 셀렉터 회로(2300)는 셀렉터(2300.0∼2300.6)를 구비한다.

셀렉터2110.i (i=0, …, 5)는, 레지스터(2020.i)와 레지스터(2040.i)의 출력을 받아, 어느 한쪽을 승산기(2200.i)의 한쪽 입력에 제공한다. 승산기(2200.i) (i=0, …, 5)는 레지스터(2080)의 출력을 다른쪽 입력에 받아, 승산 결과를 셀렉터(2300.i) (i=0, ·‥, 5)에 제공한다.

승산기(2200.6∼2200.8)는 레지스터(2020.6∼2020.8)의 출력을 한쪽 입력에 받는다. 승산기(2200.6∼2200.8)는 레지스터(2080)의 출력을 다른쪽 입력에 받아, 승산 결과를 레지스터(2020.6∼2020.8)에 각각 제공한다.

셀렉터(2110.6)는 레지스터(2020.9)의 출력과 역수 변환기(2070)의 출력을 받아 어느 하나를 승산기(2200.9)의 한쪽 입력에 제공한다. 셀렉터(2110.7)는 레지스터(2050)와 레지스터(2080)의 출력을 받아, 어느 하나를 승산기(2200.9)의 다른쪽 입력에 제공한다. 승산기(2200.9)는 승산 결과를 셀렉터(2300.6)에 제공한다. 셀렉터(2300.6)는 승산기(2200.9)의 출력을 레지스터(2080 또는 2020.9) 중 어느 한쪽에 제공한다.

도 31은 도 29 및 도 30에 도시한 유클리드 계산 회로(2000)의 처리의 흐름을 나타내는 플로우차트이다.

도 31를 참조하여, 유클리드 호제법에 의한 오류 위치 다항식 α(x)와 오류 평가 다항식 ω(x)의 산출 처리가 개시되면 (스텝 S700), 우선, 초기치의 설정이 행해진다.

우선, 식 x^2t= x¹⁰의 계수에 대응하여, 제1 평가 다항식 레지스터군(2010)에 이하와 같은 R0_i (i=0, 1, …, 10)가 저장된다.

R0₁₀ = 1, R0_i = 0 (i =0, 1, …, 9)

S(x)의 계수에 대응하여, 제2 평가 다항식 레지스터군(2020)에 이하와 같은 R1_i (i=0, 1, …, 9)가 저장된다.

Rl_i= S_i (i =0, 1, …, 9)

또한, Y_-1 (x) 및 Y₀(x)의 계수에 각각 대응하여, 제1 위치 다항식 레지스터군(2030) 및 제2 위치 다항식 레지스터군(2040)에 이하와 같은 B0_i, B1_i (i=0, 1, …, 5)가 저장된다.

B0_i = 0 (i=0, 1, …, 5)

B1_i = 0 (i = 1, …, 5),

B1₀ = 1

이상에서 초기 설정 처리가 종료된다 (스텝 S702).

계속해서, 콘트롤러(2100)는, R0_i를 계수로 하는 다항식의 차수 N0과, 이 다 항식의 최고차수 계수 Q0를 구하여, 값 Q0을 레지스터(2050)에 저장한다. 또한, 콘트롤러(2100)는, R1_i를 계수로 하는 다항식의 차수를 N1과, 이 다항식의 최고차수 계수를 Q1을 구하여, 값 Q1을 레지스터(2060)에 저장한다. 또한, 레지스터(2060)중의 데이터가 역수 변환기(2070)에 의해 역수로 변환되어, 셀렉터(2110.6)를 통해 승산기(2200.9)에 주어짐과 동시에, 레지스터(2050)의 출력이 셀렉터(2110.7)를 통해 승산기(2200.9)에 주어진다. 승산기(2200.9)의 승산 결과의 Q (= Q0*(1/Ql)) 가 셀렉터(2300.6)를 통해 레지스터(2080)에 저장된다 (스텝 S704).

콘트롤러(2100)에 의해 N1과 0의 비교가 행해지고 (스텝 S706), N1=0이면, 처리는 종료한다 (스텝 S730). 한편, N1이 0가 아니면, 다음의 처리 스텝 S708으로 진행한다.

콘트롤러(2100)는 DN= N0-N1이라는 연산을 행하여, DN<0이면 플래그 변수 FN을 1로 하고, DN≥0이면 플래그 변수 FN을 0로 한다 (스텝 S708).

계속해서, 콘트롤러(2100)에 의해 플래그 변수 FN과 0의 비교가 행해져, FN=0이면 처리는 스텝 S712에 이행하고, FN= 1이면 처리는 스텝 S720에 이행한다 (스텝 S710).

우선, 스텝 S710에 있어서, FN=0인 경우에는, 제2 평가 다항식 레지스터군(2020)에 저장되어 있는 데이터에 대하여 값 DN만큼의 시프트 동작이 행해지고, 또한 승산기군(2200)에 의해 제2 평가 다항식 레지스터군(2020)에 저장되어 있는 데이터에 대하여 레지스터(2080)내의 데이터가 승산되어, 다시 제2 평가 다항식 레지스터군(2020)에 저장되는 것으로, 이하의 처리가 행해진다.

R1_i = Q*Rl_(i-DN) (i= O, 1, …, 9)

이 때, (i-DN)가 마이너스의 경우에는, 좌변의 R1_i에는, 0이 대입되는 것에 상당하는 처리가 행해지는 것으로 한다 (스텝 S712).

다음에, 제2 위치 다항식 레지스터군(2040)에 저장되는 데이터에 대하여 값 DN만의 시프트 동작이 행해져, 승산기군(2200)에 의해 제2 위치 다항식 레지스터군(2040)에 저장되는 데이터에 대하여 레지스터(2080)내의 데이터가 승산되고, 다시, 제2 위치 다항식 레지스터군(2040)에 저장되는 것으로, 이하의 처리가 행해진다.

Bl_i = Q*B1_(i-DN) (i= O, 1, …, 5)

다만, (i-DN)이 마이너스인 경우에는, 좌변의 B1_i에는, 0이 대입되는 것에 상당하는 처리가 행해지는 것으로 한다 (스텝 S714).

또한, 제1 평가 다항식 레지스터군(2010)과 제2 평가 다항식 레지스터군(2020)에 저장되는 데이터 및 제1 위치 다항식 레지스터군(2030)과 제2 위치 다항식 레지스터군(2040)에 저장되는 데이터에 대하여, exor 연산기군(2210)에 의해 이하의 연산이 행해진다 (스텝 S716).

R0_i = R0_i exor R1_i (i =0, 1, …, 9)

R1₁₀ = 0

B0_i = B0_i exor B1_i (i =0, 1, …, 5)

계속해서, 변수 R0_i에 의해 나타내는 다항식 R0_x의 차수가 t (이 예에서는 5) 이하인지의 판정이 행해진다 (스텝 S718). 다항식 R0x의 차수가 t 이하이면, 처리는 종료하여 (스텝 S730), 다항식 R0_x의 차수가 t 이하가 아니면, 처리는 스텝 S720에 이행한다.

따라서, 스텝 S710에서, FN=0가 아닌 경우, 또는, 스텝 S718에 있어서, 다항식 R0x의 차수가 t 이하가 아닌 경우에는, 교환기(2230)에 의해, 변수 R0_i의 값과 변수 Rl_i의 값을 각각 교체하고, 또한 변수 B0_i의 값과 변수 B1_i의 값을 각각 교체하는 처리가 행해진다. 이러한 교체 후, 처리는 스텝 S704에 복귀한다 (스텝 S720).

이상과 같은 처리는, 다른 리드 솔로몬 부호 또는 보다 일반적인 BCH 부호에 있어서의 유클리드법의 계산에도 마찬가지로 적용 가능하다.

이상과 같은 처리에 의해, 다항식 R0x가 오류 평가 다항식 ω(x)에 대응한다. 또한, 변수 B0_i에 의해 나타내는 다항식 B0x가, 오류 위치 다항식 σ(x)에 대응한다.

상술한 바와 같이, 예를 들면, 오류 정정 가능한 수가 t인 경우, 본 발명에 따른 유클리드법을 실행하기 위한 회로 규모 및 처리량을 어림하면 이하와 같다.

승산기의 갯수 : 2t

승산 처리에 필요한 스텝수: 4t

승산 횟수 : 2t ×(2t+1)

따라서, 종래 방법이나 회로 구성에 비교하여, 승산기의 갯수나 승산 처리에 필요한 스텝수가 t에 비례할 뿐이다. 이 때문에, 회로 규모가 작고 또한, 고속 동작하는 오류 정정 장치를 실현하는 것이 가능하다.

게다가, 승산 횟수도 삭감되어 있기 때문에, 소비 전력을 삭감하는 것도 가능하다.

Claims (31)

1. 오류 정정 장치에 있어서,

   오류 정정 부호- 상기 오류 정정 부호는 데이터 블록의 제1 방향 및 제2 방향으로의 오류 정정이 가능한 곱 부호(product code)를 포함함-를 포함하는 피정정 데이터에 대한 오류 정정 처리를 행하며, 상기 곱 부호의 제1 방향을 정정하는 제1 오류 정정기(1O) 및 상기 제2 방향을 정정하는 제2 오류 정정기(12)를 포함하는 오류 정정 연산기;

   상기 피정정 데이터를 저장하는 것이 가능한 제1 기억 소자(11); 및

   상기 오류 정정 연산기에 의한 정정이 오(誤)정정이 아닌 것을 확인하기 위해서 상기 데이터 블록의 제1 방향의 데이터에 연속적으로 배치된 오류 검사 부호에 의해 오류 검사를 행하는 오류 정정기로서, 상기 제1 방향의 오류 정정에 의해서 검출된 오류량 및 상기 제1 기억 소자에 저장된 데이터를 이용하여 제1 오류 검사 결과를 산출하는 제1 논리 연산기(9), 상기 제1 오류 검사 결과에 따라 상기 제1 방향의 오류 정정 후에 오류 검사를 행하는 제1 방향 오류 검사기(3), 및 상기 제2 방향의 오류 정정시에 검출된 오류량을 이용하여 제2 오류 검사 결과를 산출하며 상기 제1 및 상기 제2 오류 검사 결과의 논리 연산을 행함으로써 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 제2 방향 오류 검사기(2, 5, 6, 7, 8)를 포함하는 오류 검사기

   를 포함하는 것을 특징으로 하는 오류 정정 장치.
2. 제1항에 있어서, 상기 피정정 데이터를 받아 일시적으로 저장하기 위한 제2 기억 소자(14)를 더 포함하고, 상기 제1 기억 소자는 상기 제2 기억 소자로부터 판독한 부호어를 저장하는 것을 특징으로 하는 오류 정정 장치.
3. 제1항에 있어서,

   상기 제2 방향 오류 검사기는,

   상기 제2 방향의 오류 정정시에 검출된 오류량을 이용하여, 상기 데이터 블록의 제2 방향으로 배열된 데이터마다 부분 검사 결과를 산출하는 부분 오류 검사기(8)와,

   산출된 복수의 상기 부분 검사 결과를 제1 방향으로 집계함으로써, 제2 오류 검사 결과를 산출하는 집계 오류 검사기(6)를 포함하는 것을 특징으로 하는 오류 정정 장치.
4. 제3항에 있어서, 적어도 상기 제2 오류 정정기와 제1 방향 오류 검사기는 병렬로 동작하는 것을 특징으로 하는 오류 정정 장치.
5. 제3항에 있어서,

   상기 제2 방향 오류 검사기는,

   상기 제1 방향 오류 검사기의 검사 결과를 받아 저장하는 제3 기억 소자(2), 및

   상기 제3 기억 소자에 저장된 상기 제1 방향 오류 검사기의 검사 결과와 상기 집계 오류 검사기의 검사 결과를 받아, 상기 제2 방향의 오류 정정 후의 오류 검사를 행하기 위한 제2 논리 연산기(5)

   를 포함하는 것을 특징으로 하는 오류 정정 장치.
6. 제1항에 있어서, 상기 제2 방향 오류 검사기는 상기 제1 및 상기 제2 오류 검사 결과의 배타적 논리합 연산을 행하여, 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 것을 특징으로 하는 오류 정정 장치.
7. 제1항에 있어서,

   상기 제2 방향 오류 검사기는,

   상기 제2 방향의 오류 정정시에 검출된 오류량을 이용하여, 미리 설정된 오류량과 부분 검사 결과의 대응을 도시하는 연산 테이블에 기초하여, 상기 데이터 블록의 제2 방향으로 배열된 데이터마다 상기 부분 검사 결과를 산출하는 부분 오류 검사기 (82, 84, 86)와,

   산출된 복수의 상기 부분 검사 결과를 제1 방향으로 집계함으로써, 제2 검사 결과를 산출하는 집계 오류 검사기(6)

   를 포함하는 것을 특징으로 하는 오류 정정 장치.
8. 제7항에 있어서,

   상기 부분 오류 검사기는, 상기 제2 방향의 오류 정정시에 검출된 오류량에 대응하는 오류 데이터를 복수의 스텝에 걸쳐 순차적으로 받고,

   상기 부분 오류 검사기는,

   이전 스텝에서 부여된 오류 데이터에 기초하는 부분 검사 데이터와 현재 스텝에서 부여된 오류 데이터의 배타적 논리합 연산 결과를 출력하는 배타적 논리합 연산기(82)와,

   상기 배타적 논리합 연산기의 출력을 받아, 미리 설정된 오류 데이터와 부분 검사 데이터의 대응을 도시하는 연산 테이블에 기초하여, 상기 부분 검사 데이터를 출력하는 표 연산기(84)와,

   상기 표 연산기로부터 출력된 상기 부분 검사 데이터를 받아 보유하며, 이전 스텝에서의 상기 부분 검사 데이터를 상기 배타적 논리합 연산기에 제공하는 데이터 보유 수단(86)

   을 포함하고,

   상기 표 연산기는, 최종 스텝에서 부여된 상기 오류 데이터에 기초하여, 상기 데이터 블록의 제2 방향으로 배열된 데이터마다 상기 부분 검사 결과를 출력하는 것을 특징으로 하는 오류 정정 장치.
9. 제8항에 있어서,

   상기 표 연산기는,

   상기 배타적 논리합 연산기의 출력을 받아, 소정수의 그룹으로 분할하는 데이터 분할 수단(804)과,

   상기 데이터 분할 수단의 출력을 각각 받아, 미리 설정된 오류 데이터와 부분 검사 데이터의 대응을 도시하는 연산 테이블에 기초하여, 상기 부분 검사 데이터를 출력하는 복수의 서브표 연산기(810-816)와,

   상기 복수의 서브표 연산기로부터의 출력을 받아, 상기 부분 검사 데이터를 출력하는 부분 검사 연산기(820, 822, 824)

   를 포함하는 것을 특징으로 하는 오류 정정 장치.
10. 오류 정정 방법에 있어서,

    데이터 블록의 제1 방향 및 제2 방향으로의 오류 정정을 가능케하는 곱 부호를 갖는 오류 정정 부호를 포함하는 피정정 데이터를 받아, 상기 제1 방향에 대해 오류 정정 처리를 행하는 스텝(S108),

    상기 피정정 데이터를 받아, 상기 제2 방향에 대해 오류 정정 처리를 행하는 스텝(S116),

    오류 정정전의 상기 피정정 데이터와 상기 제1 방향의 오류 정정에 의해서 검출된 오류량을 순차적으로 이용하여 제1 오류 검사 결과를 산출하는 스텝(S210),

    상기 제1 오류 검사 결과에 따라 제1 방향의 오류 정정 후의 오류 검사를 행하는 스텝(S110),

    상기 제2 방향의 오류 정정시에 검출된 오류량을 이용하여 제2 오류 검사 결과를 산출하며, 상기 제1 및 상기 제2 오류 검사 결과의 논리 연산을 행함으로써 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 스텝 (S118)

    을 포함하는 것을 특징으로 하는 오류 정정 방법.
11. 제10항에 있어서, 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 스텝은,

    상기 제2 방향의 오류 정정시에 검출된 오류량을 이용하여, 상기 데이터 블록의 제2 방향으로 배열된 데이터마다 부분 검사 결과를 산출하는 스텝(S310)과,

    산출된 복수의 상기 부분 검사 결과를 제1 방향으로 집계함으로써, 제2 오류 검사 결과를 산출하는 스텝(S324)

    을 포함하는 것을 특징으로 하는 오류 정정 방법.
12. 제10항에 있어서, 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 스텝에서는, 상기 제1 및 상기 제2 오류 검사 결과의 배타적 논리합 연산을 행함으로써, 상기 제2 방향의 오류 정정 후의 오류 검사를 행하는 것을 특징으로 하는 오류 정정 방법.
13. 오류 정정용 곱 부호를 포함하는 데이터의 복호 장치(1100)에 있어서,

    상기 복호 장치의 동작을 제어하기 위한 제어기(1010)와,

    전송되어 온 데이터를 일시적으로 저장하기 위한 제1 기억 소자(1011)와,

    상기 제1 기억 소자에서 판독된 데이터에 대한 오류 정정 처리를 행하는 오류 정정기(1012)와,

    상기 제1 기억 소자에 저장된 데이터에 대한 디스크램블 처리를 행하기 위한 디스크램블부(1013)

    를 포함하고,

    상기 제어기는, 상기 오류 정정기로 하여금, 상기 제1 기억 소자에서 판독된 데이터에 대한 오류 정정 처리를 행하게 하며, 상기 오류 정정 처리 후의 데이터를 상기 디스크램블부에 전송하고, 상기 오류 정정 처리 후의 데이터에 대해 디스크램블 처리를 행한 후, 상기 제1 기억 소자에 재기입하는 것을 특징으로 하는 복호 장치.
14. 제13항에 있어서, 상기 오류 정정기는, 오류 정정 처리를 위해 상기 제1 기억 소자로부터 판독된 단위 데이터를 일시적으로 저장하기 위한 제2 기억 소자 (1121)와, 상기 제2 기억 소자중의 데이터에 대해 오류 정정 처리를 행하기 위한 오류 정정 연산부(1122)를 포함하는 것을 특징으로 하는 복호 장치.
15. 복호 장치에 있어서,

    상기 복호 장치의 동작을 제어하기 위한 제어기(1010);

    전송되어 온 오류 정정용 곱 부호를 포함하는 데이터를 일시적으로 저장하기 위한 제1 기억 소자(1011);

    상기 제1 기억 소자로부터 판독된 데이터에 대한 제1 방향의 오류 정정 처리를 행하는 제1 오류 정정기(1042, 1043, 1047);

    상기 데이터에 대한 디스크램블 처리를 행하는 디스크램블부(1013);

    상기 제1 방향의 오류 정정 처리 결과를 받아, 상기 제2 방향으로의 오류 정정 처리를 행하기 위한 제2 오류 정정기(1044, 1045, 1046, 1048)

    를 포함하고,

    상기 제어기는,

    i) 상기 제1 기억 소자로부터 판독한 데이터에 대한 제1 방향의 오류 정정 처리후에, 상기 디스크램블부로 하여금 제1 방향의 오류 정정 후의 데이터에 대해 디스크램블 처리를 행하게 하고,

    ii) 상기 디스크램블 처리 후의 데이터를 상기 제1 기억 소자에 재기입하고,

    iii) 상기 디스크램블 처리와 병행하여, 상기 제2 오류 정정기로 하여금 상기 제1 기억 소자에 저장된 데이터에 대한 오류 정정을 행하게 하여, 상기 제1 기억 소자에 재기입하는 것을 특징으로 하는 복호 장치.
16. 복호 장치에 있어서,

    제1 방향의 오류 정정과 제2 방향의 오류 정정을 반복하여 행하기 위해서, 상기 복호 장치의 동작을 제어하는 제어기(1010);

    전송되어 온 오류 정정용 곱 부호를 포함하는 데이터를 일시적으로 저장하기 위한 제1 기억 소자(1011);

    상기 제1 기억 소자로부터 판독된 데이터에 대해 상기 제1 방향의 오류 정정 처리를 행하는 제1 오류 정정기(1041, 1042, 1043, 1047);

    상기 데이터에 대한 디스크램블 처리를 행한 결과를 상기 제1 기억 소자에 재기입하는 디스크램블부(1013);

    상기 제1 방향의 오류 정정 처리 결과를 받아, 상기 제2 방향으로의 오류 정정 처리를 행하기 위한 제2 오류 정정기(1044, 1045, 1046, 1048);

    상기 제1 오류 정정기로부터의 데이터를 받아, 제1 방향의 최종적인 오류 정정이 행해진 경우 상기 디스크램블부에 상기 데이터를 제공하고, 제1 방향의 최종적인 오류 정정이 행해지지 않은 경우에는 상기 제1 기억 소자에 상기 데이터를 재기입하는 분기 수단(1050)

    을 포함하고,

    상기 제어기는,

    i) 상기 제1 기억 소자로부터 판독된 데이터에 대한 제1 방향의 오류 정정 처리 후에, 상기 분기 수단에 상기 제1 방향의 오류 정정 처리 데이터를 제공하고,

    ii) 제1 방향의 최종적인 오류 정정이 행해진 경우, 상기 디스크램블부로 하여금, 제1 방향의 오류 정정 후의 데이터에 대한 디스크램블 처리를 행하게 하며, 상기 디스크램블 처리 후의 데이터를 상기 제1 기억 소자에 재기입하고, 상기 디스크램블 처리와 병행하여 상기 제2 오류 정정기로 하여금 상기 제1 기억 소자에 저장된 데이터에 대한 오류 정정을 행하게 하여, 상기 제1 기억 소자에 재기입하고,

    iii) 제1 방향의 최종적인 오류 정정이 행해지지 않은 경우에는, 제1 방향의 오류 정정 후의 데이터를 상기 제1 기억 소자에 기입하고, 상기 제2 오류 정정기로 하여금 상기 제1 기억 소자에 저장된 데이터에 대한 오류 정정을 행하게 하여, 상기 제1 기억 소자에 재기입하는 것을 특징으로 하는 복호 장치.
17. 제15항에 있어서, 상기 제어기는, 상기 제2 오류 정정기가 상기 제1 기억 소자에 저장된 데이터에 대한 오류 정정을 행할 때에, 상기 제2 오류 정정기로 하여금 상기 제1 기억 소자에 저장된 데이터중 상기 제2 방향의 오류 정정 처리에서 얻어진 오류 위치에 대응하는 데이터에 대한 오류 정정을 상기 디스크램블 처리와 병행하여 행하게 하는 것을 특징으로 하는 복호 장치.
18. 제15항에 있어서, 상기 제2 오류 정정기는,

    상기 제1 방향의 오류 정정 처리 결과를 받아 일시적으로 저장하기 위한 제2 기억 소자(1044)와,

    상기 제1 오류 정정기로부터 순차 전송되는 상기 제1 방향으로의 오류 정정 후의 데이터와 상기 제2 기억 소자에 저장된 데이터에 기초하여, 상기 제2 방향에 대한 오류 정정을 위한 신드롬을 계산하여, 상기 제2 기억 소자에 상기 계산 결과를 덮어쓰는 신드롬 계산 수단(1045)을 포함하는 것을 특징으로 하는 복호 장치.
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