JPH01276825A - 誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 リードソロモン符号やＢＣＨ符号などの誤り訂正符号を
用い、多数のワードを１ブロツクとしてこのブロックに
含まれる多数ワードの誤り訂正を行う符号誤り訂正方式
が光ディスクやデータ伝送などにおいて広く採用されて
いる。

本発明は、このような１つの訂正系列で多数の誤り訂正
が可能な符号（ロングディスタンスコード）をユークリ
ッド互除法を用いて復号するための誤り訂正復号回路に
関する。

〔従来技術〕

リードソロモン符号やＢＣＨ符号などのロングディスタ
ンスコードを用いて多数ワードの誤り訂正を行うには、
受信データからシンドロームを生成して誤り位置多項式
と誤り評価多項式の係数を求める必要がある。

このような多項式の係数を求める手法の１つとしてユー
クリッド互除法が知られている。ユークリッド互除法は
与えられた２つの多項式の最大公約多項式を求めるため
のアルゴリズムであって、このユークリッド互除法を用
いて誤り訂正を実行するには、ガロア体（ＧＦ）の元を
係数とする多項式同士の乗算を頻繁に行う必要がある。

従来、このユークリッド互除法による多項式の演算は専
用のガロア演算ユニット（ＧＬＵ）を用いて実行してい
た。しかしながら、従来のこの種のガロア演算ユニット
は、ユークリッド互除法に基づく復号化のアルゴリズム
をシーケンシャルに繰り返して実行するに過ぎないもの
であった。このため、演算に時間がかかり、高速処理に
は向かないという問題があった。例えば、ガロア体ＧＦ
（２８）上のリードソロモン符号に対して８ワード誤り
訂正を行うにはガロア体の乗算回数は５００回程度盛要
となる。

〔目　的〕

本発明は、リードソロモン符号やＢＣＨ符号などのロン
グディスタンスコードを用いた誤り訂正において、ユー
クリッド互除法を用いて誤り位置多項式と誤り評価多項
式を高速に求めるための誤り訂正復号回路を提供するこ
とを目的とする。

〔構　成〕

以下、リードソロモン符号を用いた多数ワード誤り訂正
の場合を例に採って本発明の詳細な説明する。

一般に、リードソロモン符号による多数ワードの誤り訂
正の復号手順は次の通りである。

（１）受信データからシンドロームＳ、を求める。

（２）　　シンドロームＳ、から誤り位置多項式σ（ｚ
）と誤り評価多項式ω（ｚ）を求める。

（３）誤り位置多項式σ（ｚ）から誤り位置を求める。

（４）誤り位置と誤り評価多項式ω（ｚ）から誤りパタ
ーンを求める。

（５）誤り位置と誤りパターンから受信データの誤りを
訂正する。

本発明は上記手順のうち、（２）のシンドロームＳｉか
ら誤り位置多項式σ（ｚ）と誤り評価多項式ω（ｚ）を
求めるための回路を提供しようとするものである。なお
、説明の都合上、以下においてはガロア体ＧＦ（２８）
上の４ワード訂正可能なリードソロモン符号の場合を例
に採って述べる。

−Ｊｉｆｆｉ的に、シンドロームＳｉは次式で与えられ
る。

ここに、αはガロア体ＧＦ　（２’　）上の原始光であ
り、Ｘ、は受信語を表す。

上記シンドロームＳ、を基にシンドローム多項式を次の
通り定義する。

５（Ｚ）＝ＳＯ＋ＳＩＺ＋Ｓ２Ｚ”＋’−＋５７Ｚ７−
−−−−−−−−・−（２１ また、誤りがρ個発生した時の誤り位置多項式σ（ｚ）
を次の通り定義する。

ｔｙ　（ｚ）　＝（ｚ　＋　ｖｔ）（ｚ　＋　Ｖ２）−
（Ｚ　＋　ｖｔ）＝ＺＬ＋ＶＬ−ＩＺし１＋・・・＋σ
１Ｚ＋σ。

・・−・・−・・−・−・（３） ここに、Ｖ、〜■１は誤り位置を示す。例えば、受信語
ｘわが誤りの場合の誤り位置はα７であり、受信語ｘ０
が誤りの場合の誤り位置はα０である。

上記シンドローム多項式Ｓ　（ｚ）と誤り位置多項式σ
（ｚ）　との間には次の関係がある。

Ａ　（Ｚ）　Ｚ　！Ｌ＋　σ（ｚ）　Ｓ　（ｚ）　＝　
（ｄ　（ｚ）　　　　−−−−−−−（４１ｄｅｇ、　
（ＩＪ　（Ｚ）、　＜　ｄｅｇ、　σ（ｚ）　　≦ｔ　
　　　　　−−−−−−−−−（５）但し Ａ　（ｚ）　Ｆ任意の多項式 ω（２）：誤り評価多項式 ｔ　：訂正可能な誤りワード数 ｄｅｇ、ω（２）：多項式ω（ｚ）の次数ｄｅｇ、σ（
２）：多項式σ（ｚ）の次数この（４）、　（５１式を
満たすａ　（ｚ）とω（ｚ）はｚ２ｔとＳ　（ｚ）の最
大公約多項式を求めるユークリッドの互除法の演算過程
で求めることができる。

すなわち、ユークリッドの互除法は２つの多項式Ｒ−１
（Ｚ）とＲＯ（２）を与えて以下の（６１〜（９１式の
演算をＲｔ（ｚ）＝０となるまで繰り返し実行し、Ｒ。

（ｚ）＝０となった時のＲ＝　−Ｉ（ｚ）が与えられた
２つの多項式Ｒ−＋（ｚ）とＲｏ（ｚ）の最大公約多項
式を与えるものである。

Ｑｉ（ｚ）＝　（Ｒｉ−ｇ（Ｚ）／　Ｒ４−＋（ｚ））
　　　−−−−−（６）Ｒｔ（ｚ）＝Ｒｔ−ｚ（Ｚ）　
　Ｑｔ（ｚ）Ｒｉ−ｔ（Ｚ）　　　−（７１Ｌｚ（Ｚ）
＝Ｌｔ−ｚ（ｚ）　　Ｑｔ（ｚ）Ｌｔ−＋（ｚ）　　　
−−（８１Ｕｔ（ｚ）＝Ｕｔ−ｚ（ｚ）−Ｑｚ（ｚ）Ｕ
ｚ−＋（ｚ）　　　−（（１）但し Ｌ−＋（Ｚ）　＝　０　、　　　　Ｌｏ（ｚ）　”＝　
１Ｕ−１（Ｚ）　＝　　１　、　　　ＵＯ（２）　＝　
０（）は商多項式を示す。

このユークリッド互除法の演算過程においては次の性質
が成り立つ。

Ｒｔ（ｚ）＝Ｌｔ（ｚ）Ｒｏ（ｚ）　　Ｕｔ（ｚ）Ｒ−
＋（ｚ）・−・・−・−・・・００） ｄｅｇ、　Ｒｉ　（ｚ）　＜　ｄｅｇ、　Ｒ＝　−１（
ｚ）　　　　　−−−−−−−−−−−０υｄｅｇ、　
Ｌ　ｔ（Ｚ）　＝ｄｅｇ、　Ｒ−＋　（ｚ）　−ｄｅｇ
、　Ｒｔ−＋（ｚ）−−−−・−−−・・・−責功 Ｌ　＝　（ｚ）≠ｏ　　　　　　　　　　　　−−−−
−−−−−−−ａ３１ｇｃｄ　（Ｕ　＝　、Ｌ　ｓ　）
　＝　１　　　　　　　　−’−’−”’−’−θ引こ
こに、ｇｃｄ（）は最大公約多項式を示す。

したがって、上記００）〜Ｏａ式から誤り位置を求める
ことができる。

第５図はｌ（ｕｎｎｇ等の提案によるシストリックアル
ゴリズムの処理手順のフローチャートを示すもので、図
中、αは多項式Ｂ　（ｘ）の最高次係数、βは多項式Ａ
（×）の最高次係数を表している。また、ｔは誤り訂正
可能なワード数、Ｙ　（ｘ）は誤り位置多項式、Ｗ（ｘ
）は誤り評価多項式、ｄｅｇ、は多項式の次数を表して
いる。

従来は、第５図におけるステップ［５０２］〜［５０８
］のガロア体ＣＦの乗算を汎用のガロア演算ユニッ１−
（ＧＬＵ）を用いて実行していたため、処理の流れに沿
ってシリアルに繰り返すことしかできず、処理に時間が
かかり、誤り訂正の高速化には不向きであった。

そこで、本発明は誤り訂正復号回路の各ワードレジスタ
ごとに専用の乗算器を設け、第５図のアルゴリズム中の
次係数α、βと多項式Ａ、Ｂ、Ｌ。

Ｍとの乗算、すなわち αＸ　Ａ　（ｘ）　、　　　αＸ　Ｌ　（ｘ）β×ｎ　
（ｘ）　＋　　　βｘ　Ｍ　（ｘ）の各乗算を並列処理
によりｌステップで実行するようにしたものである。

また、Ａ　（ｘ）とＭ（ｘ）の次数の合計が常に等しく
、Ｂ　（ｘ）とＬ　（ｘ）の次数の合計が常に等しいこ
とに着目し、Ａ　（ｘ）とＭ（ｘ）で１つのレジスタ群
を共有し、Ｂ　（ｘ）とＬ　（ｘ）で１つのレジスタ群
を共有するように構成し、回路の筒素化と小型化を図っ
た。このようにレジスタを共有化することにより、例え
ば第６図に示すように、４ワード誤り訂正可能な場合で
８ワードのレジスタを削減できる。

さらに、次数の制御に対しては、従来はカウンターを用
いて制御していたが、本発明ではフラグを持たせること
により実現した。フラグの値は次の通りである。

Ａ　（ｘ）　、　Ｌ　（ｘ）の係数に対応するフラグ→
“１″Ｂ　（ｘ）　、　Ｍ　（ｘ）の係数に対応するフ
ラグ−“０”本発明では上記のようにレジスタの共有化
を図ったために、１つのレジスタに対して幾種類かの異
なる演算パターンが生じるが、このフラグの値を変える
ことにより第７図に示すように演算に用いるべきレジス
タを簡単に切り換えることができる。

第１図は上記原理に基づいて構成した本発明の誤り訂正
復号回路の第１の実施例を示すもので、この実施例は第
２図に示した単位回路、すなわちＡＭ用レジスタ１、Ｂ
Ｌ用レジスタ２、ＡＭ用次数フラグ３、ＢＬ用次数フラ
グ４．４個のセレクタ５〜８．２個の乗算器９．ｌ０１
１個の加算器１１からなる単位回路を必要数並列に接続
し、乗算処理を並列に行わせるようにしたものである。

したがって、先ず第２図の単位回路の動作を以下に説明
する。

第２図において、セレクタ５はＡＭ用次数フラグ３とＢ
Ｌ用次数フラグ４の値によって乗算器９とｌＯがＡＭ用
レジスタ１およびＢＬ用レジスタ２の各内容”ｉ＋ｂｊ
に対して係数α、βのいずれを乗算するかを判断する。

例えば、ＡＭ用次数フラグ３については、■ＡＭ用次数
フラグ３＝“１”のとき 乗算器９はαＸａｌを実行 ■ＡＭ用次数フラグ３＝“Ｏ”のとき 乗算器９はβＸａ、を実行 また、ＢＬ用次数フラグ４については、■ＢＬ用次数フ
ラグ４−“１”のとき 乗算器１０はαｘｂ、を実行 ■ＢＬ用次数フラグ４−“Ｏ”のとき 乗算器１０はβｘｂ、を実行 の各乗算を実行し、それぞれの結果をセレクタ６と７に
送る。

次に、セレクタ６．７によりＡＭ用次数フラグ３とＢＬ
用次数フラグ４のフラグの一致・不一致を判断し、加算
処理を行うか否かを決定する。すなわち、 ■ＡＭ用次数フラグ３＝ＢＬ用次数フラグ４のとき 加算処理は不要である。したがって、セレクタ６は上記
■■で得られたα×ａ（またはβＸａ、を新たな記憶内
容ａ、としてＡＭ用レジスタ１に格納する。

また、セレクタ７は上記■■で得られたαｘｂ、または
βＸｂ、を新たな記憶内容ｂ８としてＢＬ用レジスタ２
に格納する。

■ＡＭ用次数フラグ３≠ＢＬ用次数フラグ４のとき 加算処理が必要である。したがって、セレクタ６は上記
■または■で得られたαＸａ。

またはβＸａｉを加算器１１に送る。

また、セレクタ７は上記■または■で得られたαｘｂ、
またはβ×ｂｊを加算器１１に送る。

そして、加算器１１はセレクタ６．７から送られてきた
上記αＸａ、またはβＸａ４とαＸｂ、またはβ×ｂＪ
との加算を行い、セレクタ８に送る。

最後に、セレクタ８は第１図の上部に配置されたステー
タスフラグ１２の内容を基に、上記■で得られた加算結
果をＡＭ用レジスタ１またはＢＬ用レジスタ２のいずれ
かに格納する すなわち、ステータスフラグ１２は与えられた多項式Ａ
とＢの次数を比較して ｄｅｇ、　Ａ≧ｄｅｇ、　Ｂならば、フラグ１２−“１
″ｄｅｇ、　Ａ　＜　ｄｅｇ、　Ｂならば、フラグ１２
−”Ｏ”に設定するものであり、セレクタ８はこのステ
ータスフラグ１２のフラグ状態に基づいて以下の処理を
行う。

■ステータスフラグ１２＝“１″のとき上記■で得られ
た加算結果を新たな記憶内容ａ、とじてＡＭ用レしスタ
エに格納する。

■ステータスフラグ１２＝″０″のとき上記■で得られ
た加算結果を新たな記憶内容す、としてＡＭ用レジスタ
１に格納する。

以上の処理の内容を各フラグの値と演算パターンとの関
係でまとめると下記の表のようになる。

但し、各フラグとレジスタを次の記号で略記する。なお
、以後においてもこの略記を必要に応じて使用する。

Ｆ、Ｓ　　→ステータスフラグ１２ Ｆ、Ａ　　→ＡＭ用次数フラグ３ Ｆ、Ｂ　　→ＢＬ用次数フラグ４ Ｒ，ＡＭ　　→ＡＭ用レジしタＩ Ｒ，ＢＬ　　→ＢＬ用レジスタ２ また、演算の終了条件は、例えば４ワード訂正の場合に
は、 ｄｅｇ、Ａ＜４　　または　ｄｅｇ、　Ｂ　＜　４であ
る。したがって、第８図に示すように下位から数えて５
ビツト目の次数フラグが変化した時に演算終了とすれば
よい。

以上の説明に基づいた第１図の実施例の動作のフローチ
ャートを第３図（ａ）　（ｂ）に示す。

ステップ［１１〜［３〕は処理開始のための初期設定で
あり、ＡＭ用レジスタ１０−１とＢＬ用レジスタ２゜−
７の各内容をクリアして初期データを格納するとともに
、ＡＭ用次数フラグ３゜−８とＢＬ用次数フラグ４゜−
８を初期化する。この初期設定実行後の各レジスタ１゜
−９＋２０−９と各フラグ３゜−６，４゜−８の内容は
第９図の通りである。

ステップ［４］〜［６］とステップ［７］〜［９］は各
レジスタの先頭、すなわちＡＭ用レジスタ１．とＢＬ用
レジスタ２．が“０”とならないように左シフトを繰り
返す。そして、このレジスタのシフトに同期してＡＭ用
次数フラグ３゜−６とＢＬ用次数フラグ４゜−８も左シ
フトする。

ステップ［１０］は多項式Ａ、Ｈの次数を誤り訂正可能
なワード数ｔと比較し、ユークリッド互除法の終了をチ
エツクする。演算が終了した場合は、ステップ［３２］
へ移行し、誤り位置多項式と誤り評価多項式の係数デー
タを転送し、処理を終了する。

ステップ［１１］〜［１３］はステータスフラグ１２の
値を設定する。ｄｅｇ、　Ａ≧ｄｅｇ、　Ｂの場合には
“１”に、またｄｅｇ、　Ａ　＜　ｄｅｇ、　Ｂの場合
には“Ｏ”に設定する。

ステップ［１４］〜［１９］は各レジスタ１゜−１，２
゜−１の値に対して各フラグ３゜−８＋４１１−１の値
に従ってそれぞれ係数αまたはβを乗算する前述した■
〜■の処理を実行する。

すなわち、ＡＭ用次数フラグ３　＋　（ｉ＝０．１．・
・・、８）＝“１”のときは乗算器９五はαｘ　（Ｒ，
ＡＭｉの内容）を実行し、ＡＭ用次数フラグ３．＝“０
”のときは乗算器９はβｘ　（Ｒ，ＡＭ（の内容）を実
行する。また、ＢＬ用次数フラグ４１については、ＢＬ
用次数フラグ４．＝“１”のときは乗算器１０、はαＸ
　（Ｒ，ＢＬｉの内容）を°実行し、その結果をセレク
タ６直に送る。またＢＬ用次数フラグ４＝“０”のとき
は乗算器１０Ｌはβｘ（Ｒ，ＢＬｔの内容）を実行し、
その結果をセレクタ７ｉに送る。

ステップ［２０］と［２１］およびステップ［２２］と
［２３］はセレクタ６ｉ、７ｉによりＡＭ用次数フラグ
３．とＢＬ用次数フラグ４五のフラグの一致・不一致を
判断して加算処理を行うか否かを決定する前述した■〜
■の処理を実行する。

すなわち、ＡＭ用次数フラグ３□＝ＢＬ用次数フラグ４
．のときは加算処理は不要である。したがって、セレク
タ６ｉは上記ステップで得られたαＸ　（Ｒ，ＡＭｉの
内容）またはβＸ　（Ｒ，ＡＭｉの内容）を新たな記憶
内容ａｉ　としてＡＭ用レジスタ１酬に格納し、一方、
セレクタ７、は上記ステップで得られたαＸ　（Ｒ，Ｂ
Ｌｉの内容）またはβＸ　（Ｒ，ＢＬｉの内容）を新た
な記憶内容す、としてＢＬ用レジスタ２ｉに格納する。

また、ＡＭ用次数フラグ３ｉ　＃ＢＬ用次数フラグ４ｉ
のときは加算処理が必要であるため、ステップ［２４］
に移行する。

ステップ［２４］において、セレクタ６五は上記ステッ
プで得られたａｉ＝α×（Ｒ０八りの内容）またはβＸ
（Ｒ，ＡＭｔの内容）を加算器１１ｉに送リ、また、セ
レクタ７、は上記ステップで得られたす、−αＸ（Ｒ，
ＢＬｉの内容）またはβｘ　（Ｒ９ＢＬ、の内容）を加
算器１１．に送る。

そして、加算器１１．はセレクタ６．７から送られてき
た値ａｉ＋ｂｉ同士の加算を行い、加算値ｔＨ＝ａ、＋
ｂ、をセレクタ８に送る。

ステップ［２５］〜［３１コでは、ステータスフラグ１
２と次数フラグ３　ｆｔ　４　ｉ＋の内容を調べ、記ｔ
α内容を変更すべきレジスタを決定した後、上記ステッ
プで得られた加算値ｔＨ〜３．＋ｂ；を該当するレジス
タへ格納する。

すなわち、Ｆ、Ｓ　＝“１”の場合、Ｆ、Ａｉ−”ｌ”
を条件として上記加算値ｔ、をＡＭ用レジスタ１１に、
またＦ、Ａ　、　＝　　“０”を条件として上記加算値
し、をＢＬ用レジスタ２．に格納する。

さらに、Ｆ、Ｓ　＝　”　Ｏ″の場合、Ｆ、Ｂ　、　＝
“ｌ”を条件として上記加算値ｔ、をＢＬ用レジスタ２
、に、またＦ、Ｂ　、　＝“０”を条件として上記加算
値ｔ、をＡＭ用レジスタ１８に格納する。

上記処理が終了すると再びステップ［４］　　［７］に
戻り、上記処理をステップ［１０１においてｄｅｇ、Ａ
＜ｔまたはｄｅｇ、　Ｂ　＜　ｔが検出されるまで繰り
返し実行する。

終了チエツク回路１３．１４においてＡＭ用次数フラグ
３．またはＢＬ用次数フラグ４５のフラグ″０″、すな
わちｄｅｇ、Ａ＜ｔまたはｄｅｇ、Ｂ＜ｔが検出される
とステップ［３２］に移行して演算処理を終了する。そ
して、この時に各レジスタに格納されているデータを誤
り位置多項式と誤り評価多項式の係数としてデータバス
を通じてＲＡＭなどへ転送する。

上記で得られた係数データを用い、図示にはない処理回
路により誤り位置多項式と誤り評価多項式を作って受信
データの誤り位置と誤りパターンを求め、該当するデー
タワードの誤り訂正が行われるものである。

第４図は本発明の第２の実施例を示し、第１図における
各セレクタ５８〜５．．６．〜６４および７１１〜７４
を省略して回路を簡素化、小型化した場合の例である。

回路のハード化にあたってはできるだけ回路規模を小さ
くすることが望ましいが、第１図に示した第１実施例の
回路においてはＡＭ用レジスタ１゜〜１４と１．〜１゜
、またＢＬ用レジスタ２Ｂ〜２４と２３〜２゜とでそれ
ぞれ演算パターンの数が異なっている。このため、これ
らの間では制御手法を変えることが可能である。そこで
この点に着目して構成したのが上記第４図の回路である
。

すなわち、第２図に示した単位回路おいて、セレクタ５
．６．７はＡＭ用レしスタｌとＢＬ用レジスタ２の内容
がどの多項式の係数を表しているかを判断してその処理
パターンを変えるだめのものである。

しかしながら、この第２図の基本回路を複数個並列接続
して第３図の実施例の回路を構成した場合、第３図（ｂ
ｌのステップ［１０］で述べたようにＡＭ用次数フラグ
３４が“０”に変化した時点かあるいはＢＬ用次数フラ
グ４４が“１”に変化した時点で第３図の回路の演算処
理は終了する。このため、演算実行時においては、ＡＭ
用レジスタ１４〜１９は常に多項式Ａ　（ｘ）の係数を
表し、またＢＬ用レジスタ２４〜２９は常に多項式Ｂ　
（ｘ）の係数を表している。

したがって、これらのレジスタに対してはセレクタ５〜
７は不要である。そこで、第４図はこれらのセレクタ５
〜７を省略し、回路を簡素化、小型化したものである。

なお、他の部分については上記説明した第１図の回路と
同一であるから説明を省略する。

以上の説明はリードソロモン符号を例に採って述べたが
、本発明はガロア体の種類およびガロア体の大きさによ
って制限をうけるものではなく、また誤り訂正符号とし
てリードソロモン符号以外の、例えば隣接符号、ＢＣＨ
符号などを用いた場合でも適用できることは明らかであ
ろう。

〔効　果〕

本発明によれば、ユークリッド互除法による誤り位置多
項式と誤り評価多項式の各次数の係数の算出処理を並列
演算処理により実行するので、誤り位置多項式と誤り評
価多項式を高速に求めることができる。

また、誤り位置多項式と誤り評価多項式の係数を格納す
るレジスタの共有化を図ったため、レジスタや乗算器の
数を減らすことができ、回路の簡素化、小型化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す図、第２図は本発明
に用いる単位回路のブロック図、第３図（ａ）　（ｂｌ
は上記実施例の処理手順のフローチャート、 第４図は本発明の第２実施例を示す図、第５図はシスト
リックアルゴリズムの処理手順のフローチャート、 第６図はレジスタの共有化の説明図、 第７図は次数フラグによる演算パターンの選択の説明図
、 第８図は次数フラグによる演算終了の判定動作の説明図
、 第９図はレジスタと次数フラグの初期設定例を示す図で
ある。 １はＡＭ用レジスタ、２はＢＬ用レジスタ、３はＡＭ用
次数フラグ、４はＢＬ用次数フラグ、５〜８はセレクタ
、９．１０は乗算器、１１は加算器である。 特許出願人　　　株式会社　リ　コ　−シストリックア
ルゴリズムのフローチャート第５図 演算終了の判定 レジスタとフラグの初期設定 第９図

Claims (3)

【特許請求の範囲】
1. （１）ロングディスタンスコードの復号に際してユーク
   リッドの互除法によりガロア体の元を係数とする誤り位
   置多項式と誤り評価多項式を求める誤り訂正復号回路に
   おいて、 上記係数を記憶するレジスタ（１、２）ごとに乗算器（
   ９、１０）を設けたことを特徴とする誤り訂正復号回路
   。
2. （２）次数の減少する多項式と次数の増大する多項式の
   係数をレジスタを共有して記憶することを特徴とする請
   求項（１）記載の誤り訂正復号回路。
3. （３）演算パターンを記憶する次数フラグを各レジスタ
   に付設し、このフラグの内容に基づき各レジスタ間の演
   算パターンや演算終了を判定するようにしたことを特徴
   する請求項（２）記載の誤り訂正復号回路。