JP2662472B2 - 誤り訂正処理用シンドローム演算回路 - Google Patents
誤り訂正処理用シンドローム演算回路Info
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- JP2662472B2 JP2662472B2 JP3141537A JP14153791A JP2662472B2 JP 2662472 B2 JP2662472 B2 JP 2662472B2 JP 3141537 A JP3141537 A JP 3141537A JP 14153791 A JP14153791 A JP 14153791A JP 2662472 B2 JP2662472 B2 JP 2662472B2
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- error correction
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/157—Polynomial evaluation, i.e. determination of a polynomial sum at a given value
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Description
【０００１】
【産業上の利用分野】本発明は、メモリからのデータの
読み出し回数を減少させて、シンドローム演算を行うこ
とのできる誤り訂正処理用シンドローム演算回路に関す
るものである。
読み出し回数を減少させて、シンドローム演算を行うこ
とのできる誤り訂正処理用シンドローム演算回路に関す
るものである。
【０００２】
【従来の技術】以下に従来の技術を示す。
【０００３】対象となるデータ列を、｛Ｄ0，Ｄ1，
Ｄ2，・・・Ｄ(n-2)，Ｄ(n-1)｝とする。これがまず、
メモリに記憶される。例えばリードソロモン符号で誤り
訂正処理を行う場合、その最小距離をｄとすればｉｎｔ
（（ｄ−１）／２）ワードまでの誤り訂正及び、ｉｎｔ
（ｄ−１）ワードまでの誤り検出が可能であるが、その
演算を実行するためには次式で表されるシンドロームＳ
iにおいて、
Ｄ2，・・・Ｄ(n-2)，Ｄ(n-1)｝とする。これがまず、
メモリに記憶される。例えばリードソロモン符号で誤り
訂正処理を行う場合、その最小距離をｄとすればｉｎｔ
（（ｄ−１）／２）ワードまでの誤り訂正及び、ｉｎｔ
（ｄ−１）ワードまでの誤り検出が可能であるが、その
演算を実行するためには次式で表されるシンドロームＳ
iにおいて、
【数３】 ｉ＝ｔ〜（ｔ＋ｄ−２）までの（ｄ−１）個のシンドロ
ームが必要である事が知られている。ここでｔは０か任
意の自然数である。
ームが必要である事が知られている。ここでｔは０か任
意の自然数である。
【０００４】これらのシンドロームの演算法として、メ
モリに記憶されたｎ個のデータをＤ(n-1)より順次１個
ずつ図２に示す多項式（ｘ−αi）による割算回路に入
力し、全データ入力後にその出力として得る方法が行わ
れている。
モリに記憶されたｎ個のデータをＤ(n-1)より順次１個
ずつ図２に示す多項式（ｘ−αi）による割算回路に入
力し、全データ入力後にその出力として得る方法が行わ
れている。
【０００５】
【発明が解決しようとする課題】誤り訂正処理時間は、
復号の訂正能力が低い場合や符号化時にはその処理中の
シンドローム演算時間が支配的となる事が知られてい
る。ここで従来の技術によればデータを１個ずつメモリ
より読み出すため、アクセスタイムの遅いメモリを使用
すると処理時間の大幅な増加を招くと言う問題点があ
る。特にデータ長の長いときなどその影響が大きい。
復号の訂正能力が低い場合や符号化時にはその処理中の
シンドローム演算時間が支配的となる事が知られてい
る。ここで従来の技術によればデータを１個ずつメモリ
より読み出すため、アクセスタイムの遅いメモリを使用
すると処理時間の大幅な増加を招くと言う問題点があ
る。特にデータ長の長いときなどその影響が大きい。
【０００６】
【課題を解決するための手段】デジタルデータの誤り訂
正装置において、αをガロア体ＧＦ（ｑm）の原始元と
し、ｋを、ｎを割り切る２以上の整数としたとき、メモ
リに入力されたｎ個の情報ワードＤ0，Ｄ1，・・・Ｄ
(n-2)，Ｄ(n-1)をｋワードごとにまとめ下記のごとくｋ
行、（ｎ／ｋ）列のマトリックスを生成し、 それぞれの行を（ｎ／ｋ）列のデータより順次、また同
一列上のデータは同時にｋ本のバスラインを通じてｋ個
の多項式（ｘ−αki）による割算回路に入力する。
正装置において、αをガロア体ＧＦ（ｑm）の原始元と
し、ｋを、ｎを割り切る２以上の整数としたとき、メモ
リに入力されたｎ個の情報ワードＤ0，Ｄ1，・・・Ｄ
(n-2)，Ｄ(n-1)をｋワードごとにまとめ下記のごとくｋ
行、（ｎ／ｋ）列のマトリックスを生成し、 それぞれの行を（ｎ／ｋ）列のデータより順次、また同
一列上のデータは同時にｋ本のバスラインを通じてｋ個
の多項式（ｘ−αki）による割算回路に入力する。
【０００７】そのｋ個の出力は以下のようになるから、 第１行：α (n-k)i Ｄ (n-k) ＋α(n-2k)iＤ(n-2k) ＋・・・＋αkiＤk ＋Ｄ0 第２行：α(n-k)iＤ(n-k+1)＋α(n-2k)iＤ(n-2k+1)＋・・・＋αkiＤ(k+1) ＋Ｄ0 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ 第ｋ行：α(n-k)iＤ(n-1) ＋α(n-2k)iＤ(n-k-1) ＋・・・＋αkiＤ(2k-1)＋Ｄ0 それぞれα0（＝１）、αi、・・・α(k-1)iの掛算器を
通した後に加算する事によりシンドロームＳiを求め
る。
通した後に加算する事によりシンドロームＳiを求め
る。
【０００８】また、ｋを、ｎを割り切らない２以上の整
数とした場合は、データの不足分にｈ個の零を用いて下
記のごとくｋ行、（（ｎ＋ｈ）／ｋ）列のマトリックス
を生成し、同様に求める。
数とした場合は、データの不足分にｈ個の零を用いて下
記のごとくｋ行、（（ｎ＋ｈ）／ｋ）列のマトリックス
を生成し、同様に求める。
【０００９】 Ｄ0 Ｄk ・・・ Ｄ(n-2} Ｄ1 Ｄ(k+1) ・・・ Ｄ(n-1) Ｄ2 Ｄ(k+2) ・・・ ０ ・ ・ ・ ・ ・ ・ ・ ・ ・ Ｄ(k-1) Ｄ(2k-1) ・・・ ０
【００１０】
【作用】上記手段により、メモリからのデータ転送レー
トを従来の１／ｋに低下させてのシンドローム演算が可
能となり、つまりはメモリからのデータ読み出し回数が
従来の１／ｋに減少するので、アクセスタイムの遅いメ
モリを用いても訂正処理時間の増加を防止することがで
きる。
トを従来の１／ｋに低下させてのシンドローム演算が可
能となり、つまりはメモリからのデータ読み出し回数が
従来の１／ｋに減少するので、アクセスタイムの遅いメ
モリを用いても訂正処理時間の増加を防止することがで
きる。
【００１１】
【実施例】以下、本発明に係る実施例について、図１を
用いて詳細に説明する。
用いて詳細に説明する。
【００１２】図１は本発明の実施例を示す誤り訂正処理
用シンドローム演算回路であって、ｋ＝３，ｎ＝１２と
した場合の一つの実施例を示す。
用シンドローム演算回路であって、ｋ＝３，ｎ＝１２と
した場合の一つの実施例を示す。
【００１３】図１において、１はデータ記憶用メモリ、
２はフリップフロップ、３はα3iの掛算器、４はαiの
掛算器、５はα2iの掛算器、６は多項式（ｘ−α3i）に
よる割算回路、７は加算器である。
２はフリップフロップ、３はα3iの掛算器、４はαiの
掛算器、５はα2iの掛算器、６は多項式（ｘ−α3i）に
よる割算回路、７は加算器である。
【００１４】まず、メモリ１に記憶された１２個の情報
ワードＤ0，Ｄ1，・・・Ｄ10，Ｄ11を３ワードごとにま
とめ、下記のごとく３は行、４列のマトリックスを生成
する。
ワードＤ0，Ｄ1，・・・Ｄ10，Ｄ11を３ワードごとにま
とめ、下記のごとく３は行、４列のマトリックスを生成
する。
【００１５】Ｄ0 Ｄ3 Ｄ6 Ｄ9 Ｄ1 Ｄ4 Ｄ7 Ｄ10 Ｄ2 Ｄ5 Ｄ8 Ｄ11 このマトリックスにおいて［Ｄ0 Ｄ3 Ｄ6 Ｄ9］を第
１行、［Ｄ1 Ｄ4 Ｄ7Ｄ10］を第２行、［Ｄ2 Ｄ5
Ｄ8 Ｄ11］を第３行とし、それぞれの行をＤ9、Ｄ10、
Ｄ11から順次１個ずつ同一列上のデータは同時に、３個
の多項式（ｘ−α3i）による割算回路６に入力する。全
データ入力後その出力は、 第１行：α9iＤ9 ＋α6iＤ6＋α3iＤ3＋Ｄ0 第２行：α9iＤ10＋α6iＤ7＋α3iＤ4＋Ｄ1 第３行：α9iＤ11＋α6iＤ8＋α3iＤ5＋Ｄ2 となる。これを、第１行はそのまま、第２行はαiの掛
算器４を通し、第３行はα2iの掛算器５を通した後に加
算すればシンドロームＳiとして Ｓi＝第３行×α2i＋第２行×αi＋第１行 ＝α11iＤ11＋α10iＤ10＋α9iＤ9＋α8iＤ8＋α7iＤ7＋α6iＤ6 ＋α5iＤ5＋α4iＤ4＋α3iＤ3＋α2iＤ2＋αiＤ1＋Ｄ0 が得られる。第１行、第２行、第３行の同一列上のデー
タはメモリ１より各１個ずつ同時に読み出されるから、
読み出し回数は１２個のデータに対して４回で済む。
１行、［Ｄ1 Ｄ4 Ｄ7Ｄ10］を第２行、［Ｄ2 Ｄ5
Ｄ8 Ｄ11］を第３行とし、それぞれの行をＤ9、Ｄ10、
Ｄ11から順次１個ずつ同一列上のデータは同時に、３個
の多項式（ｘ−α3i）による割算回路６に入力する。全
データ入力後その出力は、 第１行：α9iＤ9 ＋α6iＤ6＋α3iＤ3＋Ｄ0 第２行：α9iＤ10＋α6iＤ7＋α3iＤ4＋Ｄ1 第３行：α9iＤ11＋α6iＤ8＋α3iＤ5＋Ｄ2 となる。これを、第１行はそのまま、第２行はαiの掛
算器４を通し、第３行はα2iの掛算器５を通した後に加
算すればシンドロームＳiとして Ｓi＝第３行×α2i＋第２行×αi＋第１行 ＝α11iＤ11＋α10iＤ10＋α9iＤ9＋α8iＤ8＋α7iＤ7＋α6iＤ6 ＋α5iＤ5＋α4iＤ4＋α3iＤ3＋α2iＤ2＋αiＤ1＋Ｄ0 が得られる。第１行、第２行、第３行の同一列上のデー
タはメモリ１より各１個ずつ同時に読み出されるから、
読み出し回数は１２個のデータに対して４回で済む。
【００１６】また、この際ｎが３（＝ｋ）で割り切れな
い場合には、以下の例のように不足分に零を追加して３
行のマトリックスとなし、同様の手順で行えば良い。
い場合には、以下の例のように不足分に零を追加して３
行のマトリックスとなし、同様の手順で行えば良い。
【００１７】 Ｄ0 Ｄ3 ・・・Ｄ(n-2) Ｄ0 Ｄ3 ・・・Ｄ(n-1) Ｄ1 Ｄ4 ・・・Ｄ(n-1) Ｄ1 Ｄ4 ・・・０ Ｄ2 Ｄ5 ・・・０ Ｄ2 Ｄ5 ・・・０
【００１８】
【発明の効果】以上の説明より明らかなように、本発明
のシンドローム演算回路によれば、メモリからのデータ
転送レートを従来の１／ｋに低下させた状態におけるシ
ンドローム演算が可能となり、データ記憶用メモリのア
クセスタイムが遅い場合でも高速で動作させることがで
きるため、訂正処理時間の高速化に寄与することができ
る。
のシンドローム演算回路によれば、メモリからのデータ
転送レートを従来の１／ｋに低下させた状態におけるシ
ンドローム演算が可能となり、データ記憶用メモリのア
クセスタイムが遅い場合でも高速で動作させることがで
きるため、訂正処理時間の高速化に寄与することができ
る。
【図１】本発明に係る誤り訂正処理用シンドローム演算
回路の一実施例である。
回路の一実施例である。
【図２】シンドローム演算に使用する多項式（ｘ−
αi）による割算回路である。
αi）による割算回路である。
１ データ記憶用メモリ ２ フリップフロップ ３ α3iの掛算器 ４ αiの掛算器 ５ α2iの掛算器 ６ 多項式（ｘ−α3i）による割算回路 ７ 加算器
Claims (2)
- 【請求項１】 デジタルデータの誤り訂正のために、α
をガロア体ＧＦ（ｑ m ）（ｑ：整数，ｍ：自然数）の原
始元としたときに、メモリに入力されたｎ個の情報ワー
ドＤ 0 ，Ｄ 1 ，・・・Ｄ (n-2) ，Ｄ (n-1) から、次式で表さ
れるシンドロームＳ i を演算する誤り訂正処理用シンド
ローム演算回路において、 【数１】 ｋを、ｎを割り切る２以上の整数としたとき、前記ｎ個
の情報ワードをｋワードごとにまとめ、下記のごとくｋ
行、（ｎ／ｋ）列のマトリックスを生成し、 それぞれの行を（ｎ／ｋ）列のデータより順次、また同
一列上のデータは同時にｋ本のバスラインを通じて出力
するデータ出力手段と、 前記ｋ本のバスラインからのデータを、それぞれ多項式
（ｘ−α ki ）により割算する割算手段と、 前記マトリックスの第ｌ行（ｌ＝１〜ｋ）に対応する前
記割算手段からの出力に、α (l-1)i を掛算する掛算手段
と、 該掛算手段からのｋ個の出力を加算する加算手段と、を
有する 事を特徴とする誤り訂正処理用シンドローム演算
回路。 - 【請求項２】 デジタルデータの誤り訂正のために、α
をガロア体ＧＦ（ｑ m ）（ｑ：整数，ｍ：自然数）の原
始元としたときに、メモリに入力されたｎ個の情報ワー
ドＤ 0 ，Ｄ 1 ，・・・Ｄ (n-2) ，Ｄ (n-1) から、次式で表さ
れるシンドロームＳ i を演算する誤り訂正処理用シンド
ローム演算回路において、 【数２】 ｋを、ｎを割り切らず（ｎ＋ｈ）を割り切る２以上の整
数としたとき、前記ｎ個の情報ワードにｈ個の零を付加
した（ｎ＋ｈ）個のワードをｋワードごとにまとめ、下
記のごとくｋ行、（（ｎ＋ｈ）／ｋ）列のマトリックス
を生成し、 それぞれの行を（（ｎ＋ｈ）／ｋ）列のデータより順
次、また同一列上のデータは同時にｋ本のバスラインを
通じて出力するデータ出力手段と、 前記ｋ本のバスラインからのデータを、それぞれ多項式
（ｘ−α ki ）により割算する割算手段と、 前記マトリックスの第ｌ行（ｌ＝１〜ｋ）に対応する前
記割算手段からの出力に、α (l-1)i を掛算する掛算手段
と、 該掛算手段からのｋ個の出力を加算する加算手段と、を
有する 事を特徴とする誤り訂正処理用シンドローム演算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141537A JP2662472B2 (ja) | 1991-06-13 | 1991-06-13 | 誤り訂正処理用シンドローム演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141537A JP2662472B2 (ja) | 1991-06-13 | 1991-06-13 | 誤り訂正処理用シンドローム演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04365139A JPH04365139A (ja) | 1992-12-17 |
| JP2662472B2 true JP2662472B2 (ja) | 1997-10-15 |
Family
ID=15294277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141537A Expired - Fee Related JP2662472B2 (ja) | 1991-06-13 | 1991-06-13 | 誤り訂正処理用シンドローム演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662472B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473620A (en) * | 1993-09-21 | 1995-12-05 | Cirrus Logic, Inc. | Programmable redundancy/syndrome generator |
| EP0806839B1 (en) * | 1995-10-03 | 2002-01-30 | Matsushita Electric Industrial Co., Ltd. | Device and method for error correcting coding, and device and method for error correcting decoding |
| JP4112849B2 (ja) | 2001-11-21 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| AU2002357456A1 (en) * | 2002-10-16 | 2004-05-04 | Telefonaktiebolaget L M Ericsson (Publ) | Method and device for determining a polynomial sum |
| US7228490B2 (en) * | 2004-02-19 | 2007-06-05 | Quantum Corporation | Error correction decoder using cells with partial syndrome generation |
| JP5131379B2 (ja) * | 2011-12-09 | 2013-01-30 | 富士通株式会社 | Ｒａｉｄ装置及びガロア体の積演算処理方法 |
-
1991
- 1991-06-13 JP JP3141537A patent/JP2662472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04365139A (ja) | 1992-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |