JP3281387B2 - Ｃｒｃ／ｅｄｃチェッカシステム - Google Patents
Ｃｒｃ／ｅｄｃチェッカシステムInfo
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- JP3281387B2 JP3281387B2 JP51040696A JP51040696A JP3281387B2 JP 3281387 B2 JP3281387 B2 JP 3281387B2 JP 51040696 A JP51040696 A JP 51040696A JP 51040696 A JP51040696 A JP 51040696A JP 3281387 B2 JP3281387 B2 JP 3281387B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03—ELECTRONIC CIRCUITRY
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 本願は、以下の同時に出願された特許出願、すなわ
ち、Chris Zookにより1994年９月16日に出願され、“MU
LTIPURPOSE ERROR CORRECTION CALCULATION CIRCUIT"と
題された米国特許出願第08/306,918号、およびChris Zo
okにより1994年９月16日に出願され、“VERSATILE ERRO
R CORRECTION SYSTEM"と題された米国特許出願第08/30
7,259号に関連している。本願では、上記特許出願のす
べてが参考として援用される。
ち、Chris Zookにより1994年９月16日に出願され、“MU
LTIPURPOSE ERROR CORRECTION CALCULATION CIRCUIT"と
題された米国特許出願第08/306,918号、およびChris Zo
okにより1994年９月16日に出願され、“VERSATILE ERRO
R CORRECTION SYSTEM"と題された米国特許出願第08/30
7,259号に関連している。本願では、上記特許出願のす
べてが参考として援用される。
背 景 1.発明の分野 本発明は、CRCチェッキング機能を利用する誤り訂正
システムを含むがそれには限定されない、誤り訂正シス
テムに関する。
システムを含むがそれには限定されない、誤り訂正シス
テムに関する。
2.関連する技術および他の考察 ディスクドライブのような情報記憶装置は、一般に誤
り訂正能力を有している。この装置からトランスデュー
スされた情報は、典型的には、バイトのかたちでバッフ
ァに格納される。格納された情報は、通常、バイトから
構成される複数のブロックにフォーマットされる。例え
ばCDディスクドライブの場合、バッファは、複数のセク
タ（コンピュータデータを処理するとき）または複数の
フレーム（ディジタルオーディオデータを処理すると
き）を含んでいる。ここでは、これらを包括的に「ブロ
ック」と称する。
り訂正能力を有している。この装置からトランスデュー
スされた情報は、典型的には、バイトのかたちでバッフ
ァに格納される。格納された情報は、通常、バイトから
構成される複数のブロックにフォーマットされる。例え
ばCDディスクドライブの場合、バッファは、複数のセク
タ（コンピュータデータを処理するとき）または複数の
フレーム（ディジタルオーディオデータを処理すると
き）を含んでいる。ここでは、これらを包括的に「ブロ
ック」と称する。
誤り訂正能力によれば、それぞれのセクタは、典型的
には、複数のCRCまたはEDCチェックバイトを有する。図
２は、それぞれが26バイトから構成される86のカラムに
グループ分けされたブロックを図示している。ブロック
内では、バイトから構成されるカラムはそれぞれ、１個
のカラムコードワードを備えており、各カラムの最後の
２バイトは、カラムコードワードのECC部分を構成して
おり、各カラムの残りの部分（つまり、最初の24バイ
ト）は、カラムコードワードのデータ部分を構成してい
る。例えば、バイト0000、0086、0172、…1978は、カラ
ムコードワードCW0のデータ部を含んでおり、バイト000
1、0087、0173、…1979は、カラムコードワードCW1のデ
ータ部を含んでいる。以下も同様である。図２に図示さ
れているように、それぞれのブロックの最後の４つのデ
ータバイト（例えば、バイト2060、2061、2062、2063）
は、誤り訂正情報を含んでいるので、EDCバイトまたはC
RCバイトとして知られている。あるフォーマットでは、
CRCバイトは、必ずしもブロックのデータ部分の最後の
数バイトではない。例えば、図２のブロックを完全には
満たさないデータフォーマットでは、CRCバイトをデー
タの最後に続けて配置し、その後に、それらのブロック
が満たされるまでゼロバイトで埋め込まれたCRCバイト
を置くこともできる。
には、複数のCRCまたはEDCチェックバイトを有する。図
２は、それぞれが26バイトから構成される86のカラムに
グループ分けされたブロックを図示している。ブロック
内では、バイトから構成されるカラムはそれぞれ、１個
のカラムコードワードを備えており、各カラムの最後の
２バイトは、カラムコードワードのECC部分を構成して
おり、各カラムの残りの部分（つまり、最初の24バイ
ト）は、カラムコードワードのデータ部分を構成してい
る。例えば、バイト0000、0086、0172、…1978は、カラ
ムコードワードCW0のデータ部を含んでおり、バイト000
1、0087、0173、…1979は、カラムコードワードCW1のデ
ータ部を含んでいる。以下も同様である。図２に図示さ
れているように、それぞれのブロックの最後の４つのデ
ータバイト（例えば、バイト2060、2061、2062、2063）
は、誤り訂正情報を含んでいるので、EDCバイトまたはC
RCバイトとして知られている。あるフォーマットでは、
CRCバイトは、必ずしもブロックのデータ部分の最後の
数バイトではない。例えば、図２のブロックを完全には
満たさないデータフォーマットでは、CRCバイトをデー
タの最後に続けて配置し、その後に、それらのブロック
が満たされるまでゼロバイトで埋め込まれたCRCバイト
を置くこともできる。
誤り訂正多項式の演算以外では、CRCまたはEDCチェッ
クバイトが、付加的なチェック手段を提供する。一般
に、CRCバイトは、データバイト（または、場合によっ
てはビット）をバイト値（またはビット値）で表された
データの多項式Ｄ（ｘ）の係数として扱い、Ｄ（ｘ）x
n-kmodG（ｘ）を計算することによって発生される。こ
こで、ｋはデータシンボルの個数であり、ｎ−ｋはCRC
シンボルの個数であり、Ｇ（ｘ）はCRC発生器多項式で
ある。コンパクトディスク（CD）ドライブの場合、CRC
発生器は、ビット値で表される。
クバイトが、付加的なチェック手段を提供する。一般
に、CRCバイトは、データバイト（または、場合によっ
てはビット）をバイト値（またはビット値）で表された
データの多項式Ｄ（ｘ）の係数として扱い、Ｄ（ｘ）x
n-kmodG（ｘ）を計算することによって発生される。こ
こで、ｋはデータシンボルの個数であり、ｎ−ｋはCRC
シンボルの個数であり、Ｇ（ｘ）はCRC発生器多項式で
ある。コンパクトディスク（CD）ドライブの場合、CRC
発生器は、ビット値で表される。
従来より、CRCまたはEDCバイトを用いるバッファのチ
ェックは、そのバッファが訂正された後におこなわれて
いる。具体的には、誤り訂正フェーズのあいだ、バッフ
ァのバイトは、コードワードとしてアクセスされ、誤り
訂正多項式を用いて処理される。誤り多項式によるコー
ドワードに対する処理の結果、誤りを含んでいるコード
ワードのバイトを指定する誤りポインタが、それらのポ
インタにより位置の特定されたバイトの訂正に用いられ
る誤りパターンと共に発生される。誤りポインタおよび
誤りパターンによる発生の後、バッファにおけるバイト
が、ポインタにより指定されたバイトを訂正する目的で
アクセスされる。
ェックは、そのバッファが訂正された後におこなわれて
いる。具体的には、誤り訂正フェーズのあいだ、バッフ
ァのバイトは、コードワードとしてアクセスされ、誤り
訂正多項式を用いて処理される。誤り多項式によるコー
ドワードに対する処理の結果、誤りを含んでいるコード
ワードのバイトを指定する誤りポインタが、それらのポ
インタにより位置の特定されたバイトの訂正に用いられ
る誤りパターンと共に発生される。誤りポインタおよび
誤りパターンによる発生の後、バッファにおけるバイト
が、ポインタにより指定されたバイトを訂正する目的で
アクセスされる。
ポインタにより指定されたバイトの訂正に引き続い
て、特にCRCまたはEDCチェックを目的として、バッファ
が再びアクセスされる。CRCまたはEDCチェックのあい
だ、バッファにおけるすべてのバイトから構成される多
項式（CRCバイトを含む）は、CRC発生器多項式により除
算される。もしその剰余がゼロであれば、ブロックが正
確に訂正されたことが確認される。
て、特にCRCまたはEDCチェックを目的として、バッファ
が再びアクセスされる。CRCまたはEDCチェックのあい
だ、バッファにおけるすべてのバイトから構成される多
項式（CRCバイトを含む）は、CRC発生器多項式により除
算される。もしその剰余がゼロであれば、ブロックが正
確に訂正されたことが確認される。
CRCまたはEDC機能は、データの完全性を確認するに当
たっての付加的なレベルを提供できるという利点を有し
てはいるものの、CRC/EDCチェックのためにはバッファ
に対して特別なアクセスが必要になるので、全体的な動
作速度が低下してしまう。
たっての付加的なレベルを提供できるという利点を有し
てはいるものの、CRC/EDCチェックのためにはバッファ
に対して特別なアクセスが必要になるので、全体的な動
作速度が低下してしまう。
要 旨 EDC/CRCチェッカは、訂正パスのあいだに１ブロック
のデータが訂正されているあいだに、EDC/CRCチェック
をおこなうことによって、ブロック訂正に引き続いてED
C/CRCを目的としてバッファにアクセスすることを不要
にする。訂正パスのあいだ、EDC/CRCの和が累算され
る。この和は、そのブロックのパスが完了した後、もし
そのブロックにおけるEDC/CRCバイトによりそのブロッ
クが訂正されたことが確認されれば、ゼロになる。ブロ
ックの一回の訂正パスのあいだに、訂正されていない、
最も最近のコードワードのバイトは、累算された和に加
算される。最も最近のコードワードのバイトとバイト同
期関係にある以前のコードワードのバイトは、（必要で
あれば）訂正され、かつ（訂正がおこなわれる時には）
以前のコードワードのバイトを訂正するのに用いられた
誤りパターンを含む誤りパターン係数もまた、累算され
た和に加算される。ここで説明される実施形態では、ブ
ロックは、複数のコードワードカラムを有するものとし
て概念づけられ、バイト同期関係は、訂正されていない
バイトが累算されるときには、次の以前のコードワード
の対応するバイトに対して訂正がおこなわれるようにす
るものである。
のデータが訂正されているあいだに、EDC/CRCチェック
をおこなうことによって、ブロック訂正に引き続いてED
C/CRCを目的としてバッファにアクセスすることを不要
にする。訂正パスのあいだ、EDC/CRCの和が累算され
る。この和は、そのブロックのパスが完了した後、もし
そのブロックにおけるEDC/CRCバイトによりそのブロッ
クが訂正されたことが確認されれば、ゼロになる。ブロ
ックの一回の訂正パスのあいだに、訂正されていない、
最も最近のコードワードのバイトは、累算された和に加
算される。最も最近のコードワードのバイトとバイト同
期関係にある以前のコードワードのバイトは、（必要で
あれば）訂正され、かつ（訂正がおこなわれる時には）
以前のコードワードのバイトを訂正するのに用いられた
誤りパターンを含む誤りパターン係数もまた、累算され
た和に加算される。ここで説明される実施形態では、ブ
ロックは、複数のコードワードカラムを有するものとし
て概念づけられ、バイト同期関係は、訂正されていない
バイトが累算されるときには、次の以前のコードワード
の対応するバイトに対して訂正がおこなわれるようにす
るものである。
よって、本発明のEDC/CRCチェッカは、最も最近のコ
ードワードCWnに対するシンドローム発生に用いられて
いるブロックバイトに対するCRCチェックをおこなうの
と同時に、以前のコードワード（例えば、CWn-1）の対
応して位置づけられたバイトに対しても訂正がおこなわ
れうるようにする。以前のコードワードの対応するバイ
トに対して訂正がおこなわれているとき、以前のコード
ワードの対応するバイトに対する誤りパターン係数もま
た、累算された和に加算される。なぜなら、対応するそ
のようなバイトは、訂正されていない状態で、それ以前
に和に加算されていたからである。実際には、誤りパタ
ーン係数は、誤りパターンの定数の倍数である。その定
数の倍数の値は、実現されるバイト位置同期関係に依存
している。
ードワードCWnに対するシンドローム発生に用いられて
いるブロックバイトに対するCRCチェックをおこなうの
と同時に、以前のコードワード（例えば、CWn-1）の対
応して位置づけられたバイトに対しても訂正がおこなわ
れうるようにする。以前のコードワードの対応するバイ
トに対して訂正がおこなわれているとき、以前のコード
ワードの対応するバイトに対する誤りパターン係数もま
た、累算された和に加算される。なぜなら、対応するそ
のようなバイトは、訂正されていない状態で、それ以前
に和に加算されていたからである。実際には、誤りパタ
ーン係数は、誤りパターンの定数の倍数である。その定
数の倍数の値は、実現されるバイト位置同期関係に依存
している。
本発明のEDC/CRCチェッカは、バッファに対して別個
にアクセスすることを必要とせずにEDC/CRCチェックを
おこなうことができるという利点を有する。さらに、本
発明は、ブロックを完全には満たさず、CRCバイトをデ
ータの最後に続けて配置し、その後に、それらのブロッ
クが満たされるまでゼロバイトで埋め込まれたCRCバイ
トを置くことができるデータフォーマットともコンパチ
ブルである。
にアクセスすることを必要とせずにEDC/CRCチェックを
おこなうことができるという利点を有する。さらに、本
発明は、ブロックを完全には満たさず、CRCバイトをデ
ータの最後に続けて配置し、その後に、それらのブロッ
クが満たされるまでゼロバイトで埋め込まれたCRCバイ
トを置くことができるデータフォーマットともコンパチ
ブルである。
図面の簡単な説明 本発明の上記目的、特徴および利点、ならびにその他
の目的、特徴および利点は、添付の図面に図示されてい
る好ましい実施態様の、以下に述べるより詳細な説明か
ら明らかになるであろう。なお、全図面を通して、参照
番号は同一の部分を指すものとする。また、図面は必ず
しも実際の縮尺に則ったものではなく、本発明の原理を
図示するさいに強調されているところもある。
の目的、特徴および利点は、添付の図面に図示されてい
る好ましい実施態様の、以下に述べるより詳細な説明か
ら明らかになるであろう。なお、全図面を通して、参照
番号は同一の部分を指すものとする。また、図面は必ず
しも実際の縮尺に則ったものではなく、本発明の原理を
図示するさいに強調されているところもある。
図１は、本発明によるEDC/CRCチェッカを用いる誤り
訂正システムの一例の模式的ブロック図である。
訂正システムの一例の模式的ブロック図である。
図２は、バッファに格納されているデータの１セクタ
を図示しており、セクタは、複数のロウおよびカラムを
なして格納されるものと概念づけられている。
を図示しており、セクタは、複数のロウおよびカラムを
なして格納されるものと概念づけられている。
図3Aは、本発明のある実施形態によるEDC/CRCチェッ
カ回路を示す模式図である。
カ回路を示す模式図である。
図3Bは、データバイトと誤りパターンとが本質的に同
時アクセス可能である、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。
時アクセス可能である、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。
図4Aは、２つのコードワード（例えば２つのカラム）
が一度に処理されうる、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。
が一度に処理されうる、本発明のある実施形態によるED
C/CRCチェッカ回路を示す模式図である。
図4Bは、図4Aの回路と等価である、EDC/CRCチェッカ
回路を示す模式図である。
回路を示す模式図である。
図4Cは、２つのコードワード（例えば２つのカラム）
が一度に処理可能であり、かつ、データバイトおよび誤
りパターンが本質的に同時アクセス可能である、本発明
のある実施形態によるEDC/CRCチェッカ回路を示す模式
図である。
が一度に処理可能であり、かつ、データバイトおよび誤
りパターンが本質的に同時アクセス可能である、本発明
のある実施形態によるEDC/CRCチェッカ回路を示す模式
図である。
図５は、２つのインタリーブされたブロックに分割さ
れるものと概念づけられたバッファを図示しており、そ
れぞれのブロックは、複数のロウおよびカラムをなして
組織されるものと概念づけられたバイトを有している。
れるものと概念づけられたバッファを図示しており、そ
れぞれのブロックは、複数のロウおよびカラムをなして
組織されるものと概念づけられたバイトを有している。
図６は、EDC/CRCチェッキング演算に伴う各ステップ
を図示するフローチャートである。
を図示するフローチャートである。
図７は、図4Aのチェッカのチップ指向のインプリメン
テーションを示す模式的ブロック図である。
テーションを示す模式的ブロック図である。
図面の詳細な説明 図１は、システムコントローラ10を介してバッファ
（破線15によって概略的に示される）と通信する誤り訂
正システムを示す。バッファは、その中に例えば図２に
示すような複数のブロックを格納している。図１の誤り
訂正システムは、さらに発生器、つまり発生部20（例え
ば、シンドローム発生用）、計算器、つまり計算部30
（例えば、誤りパターン計算用）、訂正器、つまり訂正
部60、およびEDCチェッカ部70を含む。図１の誤り訂正
システムの動作の全体は、コントローラ10により、例え
ばバスCBUS上に運ばれる制御信号およびその他の信号を
用いることによって管理される。
（破線15によって概略的に示される）と通信する誤り訂
正システムを示す。バッファは、その中に例えば図２に
示すような複数のブロックを格納している。図１の誤り
訂正システムは、さらに発生器、つまり発生部20（例え
ば、シンドローム発生用）、計算器、つまり計算部30
（例えば、誤りパターン計算用）、訂正器、つまり訂正
部60、およびEDCチェッカ部70を含む。図１の誤り訂正
システムの動作の全体は、コントローラ10により、例え
ばバスCBUS上に運ばれる制御信号およびその他の信号を
用いることによって管理される。
図１に示されているように、EDC/CRCチェッカ70は、
訂正器60からのラインERR上の誤りパターン、およびラ
インGDAT上のバッファデータを受け取るように接続され
ている。システムコントローラ10は、コントロールバス
CBUSを用いて、EDC/CRCチェッカ70の動作全般を、訂正
器60およびバッファへのアクセスと共に、管理する。シ
ステムコントローラの動作および訂正の一例は、ここで
参考として援用される。1994年９月16日に出願されたCh
ris Zookによる「多目的誤り訂正システム（VERSATILE
ERROR CORRECTION SYSTEM）」と題された米国特許願第0
8/307,259号を参照すれば理解されるコンパクトディス
ク（CD）のディスクドライブのコンテクストで理解され
る。しかし、本発明の原理はそのような例に限定される
ものではなく、EDC/CRCチェッキング全般に広く適用可
能であることは理解されたい。
訂正器60からのラインERR上の誤りパターン、およびラ
インGDAT上のバッファデータを受け取るように接続され
ている。システムコントローラ10は、コントロールバス
CBUSを用いて、EDC/CRCチェッカ70の動作全般を、訂正
器60およびバッファへのアクセスと共に、管理する。シ
ステムコントローラの動作および訂正の一例は、ここで
参考として援用される。1994年９月16日に出願されたCh
ris Zookによる「多目的誤り訂正システム（VERSATILE
ERROR CORRECTION SYSTEM）」と題された米国特許願第0
8/307,259号を参照すれば理解されるコンパクトディス
ク（CD）のディスクドライブのコンテクストで理解され
る。しかし、本発明の原理はそのような例に限定される
ものではなく、EDC/CRCチェッキング全般に広く適用可
能であることは理解されたい。
以下にさらに詳しく説明するように、システムコント
ローラ10の管理の下に、EDC/CRCチェッカ70は、訂正器6
0と協調して、バイトが訂正されるバッファの同じパス
のあいだに訂正の正確さのEDC/CRCベリファイをおこな
うように効果的に動作する。
ローラ10の管理の下に、EDC/CRCチェッカ70は、訂正器6
0と協調して、バイトが訂正されるバッファの同じパス
のあいだに訂正の正確さのEDC/CRCベリファイをおこな
うように効果的に動作する。
図3Aは、データ（図２のバッファに格納されている）
を操作し、本発明の原理を説明するのに適したEDC/CRC
チェッカの機能模式図である。図3Aのチェッカ70は、累
算レジスタ702のかたちのメモリを特徴としている。累
算レジスタ702は、レジスタフィードスイッチすなわちM
UX704によりフィードされる。このMUX704は、最終的に
はシステムコントローラ10に接続される選択ライン705
により動作される。レジスタフィードMUX704は、３つの
選択可能な信号源に接続されている。すなわち、加算器
706、ロウ乗算器708およびカラム乗算器710である。ロ
ウ乗算器708は、加算器712に接続されるている。レジス
タ702の内容の一残余の、または累算された和−は、レ
ジスタ出力ライン714上で利用可能である。レジスタ出
力ライン714は、カラム乗算器710と、加算器712と、加
算器706とに接続されている。
を操作し、本発明の原理を説明するのに適したEDC/CRC
チェッカの機能模式図である。図3Aのチェッカ70は、累
算レジスタ702のかたちのメモリを特徴としている。累
算レジスタ702は、レジスタフィードスイッチすなわちM
UX704によりフィードされる。このMUX704は、最終的に
はシステムコントローラ10に接続される選択ライン705
により動作される。レジスタフィードMUX704は、３つの
選択可能な信号源に接続されている。すなわち、加算器
706、ロウ乗算器708およびカラム乗算器710である。ロ
ウ乗算器708は、加算器712に接続されるている。レジス
タ702の内容の一残余の、または累算された和−は、レ
ジスタ出力ライン714上で利用可能である。レジスタ出
力ライン714は、カラム乗算器710と、加算器712と、加
算器706とに接続されている。
バッファからの訂正されていないデータバイトは、ラ
インGDAT上でANDゲート715の第１端子に与えられる。AN
Dゲート715の第２端子は、システムコントローラ10から
信号NOT_LAST_COLを受け取る。チェッカ70が和を取る目
的でバッファから依然としてデータバイトを得ているあ
いだに、信号NOT_LAST_COLは、バッファからの訂正され
ていないデータバイトを、ANDゲート715を通して効率よ
くゲートし、加算器712に与える。
インGDAT上でANDゲート715の第１端子に与えられる。AN
Dゲート715の第２端子は、システムコントローラ10から
信号NOT_LAST_COLを受け取る。チェッカ70が和を取る目
的でバッファから依然としてデータバイトを得ているあ
いだに、信号NOT_LAST_COLは、バッファからの訂正され
ていないデータバイトを、ANDゲート715を通して効率よ
くゲートし、加算器712に与える。
加算器712は、レジスタ702に累算された和（ライン71
4上で利用可能である）と、バッファからの訂正されて
いないデータバイト（ラインGDAT上で与えられる）とを
加算する。加算器712によりつくられた和は、ロウ乗算
器708に入力として与えられる。前述したように、ロウ
乗算器708からの出力は、MUX704に与えられる選択可能
な入力の１つである。
4上で利用可能である）と、バッファからの訂正されて
いないデータバイト（ラインGDAT上で与えられる）とを
加算する。加算器712によりつくられた和は、ロウ乗算
器708に入力として与えられる。前述したように、ロウ
乗算器708からの出力は、MUX704に与えられる選択可能
な入力の１つである。
訂正器60からの誤りパターンを運ぶラインERRは、乗
算器716に接続されている。現在のコードワードと以前
のコードワードとの間のバイト同期オフセット（例え
ば、カラムオフセット）に対応可能とするために、乗算
器716は、定数x8modG（ｘ）により乗算して、誤りパタ
ーン係数を発生する。乗算器716により発生された積
（誤りパターン係数）は、加算器706の第１入力端子に
与えられる。加算器706の第２入力端子は、上述したよ
うに、レジスタ出力ライン714に接続されている。
算器716に接続されている。現在のコードワードと以前
のコードワードとの間のバイト同期オフセット（例え
ば、カラムオフセット）に対応可能とするために、乗算
器716は、定数x8modG（ｘ）により乗算して、誤りパタ
ーン係数を発生する。乗算器716により発生された積
（誤りパターン係数）は、加算器706の第１入力端子に
与えられる。加算器706の第２入力端子は、上述したよ
うに、レジスタ出力ライン714に接続されている。
図3Aにおいて、ロウ乗算器708のための乗算定数は、
ｘ８・86modG（ｘ）である。この定数は、次のロウへと
進めるはたらきをする（すなわち、バッファにおいて86
バイトだけ進める。ここで、１バイトは８ビットであ
る）。カラム乗算器710のための乗算定数は、ｘ
−（86・24−１）・８modG（ｘ）である。この定数は、
あるカラムコードワードのデータ部分の最後のバイトか
ら、次のカラムコードワードの先頭へと移動するはたら
きをする（すなわち、バッファにおいて2063バイトだけ
後退する。ここで、１バイトは、８ビットである）。
ｘ８・86modG（ｘ）である。この定数は、次のロウへと
進めるはたらきをする（すなわち、バッファにおいて86
バイトだけ進める。ここで、１バイトは８ビットであ
る）。カラム乗算器710のための乗算定数は、ｘ
−（86・24−１）・８modG（ｘ）である。この定数は、
あるカラムコードワードのデータ部分の最後のバイトか
ら、次のカラムコードワードの先頭へと移動するはたら
きをする（すなわち、バッファにおいて2063バイトだけ
後退する。ここで、１バイトは、８ビットである）。
図3Aに図示されている例では、訂正されていないデー
タ（ラインGDAT上にある）の１バイトと、ブロックのバ
イト位置同期の取られた別のバイトとは、ただちに共に
利用可能となるのではなく、チェッカに対してシーケン
シャルに（まず誤りパターンが、次いでデータバイト
が）与えられるという前提を含む。一方、図3Bの実施形
態は、訂正されていないデータバイトと、誤りパターン
とが同時にアクセス可能である、チェック70'を示して
いる。図3Bの実施形態では、加算器706は除かれてお
り、MUX704は２入力スイッチになっており、乗算器716
の出力は、第３の入力として加算器712に与えられる。
タ（ラインGDAT上にある）の１バイトと、ブロックのバ
イト位置同期の取られた別のバイトとは、ただちに共に
利用可能となるのではなく、チェッカに対してシーケン
シャルに（まず誤りパターンが、次いでデータバイト
が）与えられるという前提を含む。一方、図3Bの実施形
態は、訂正されていないデータバイトと、誤りパターン
とが同時にアクセス可能である、チェック70'を示して
いる。図3Bの実施形態では、加算器706は除かれてお
り、MUX704は２入力スイッチになっており、乗算器716
の出力は、第３の入力として加算器712に与えられる。
図4Aは、パフォーマンス上の理由からある種の実施形
態では望ましいこともあるものである、２つのコードワ
ード（例えば、一度に２つのカラム）を処理するように
構成されたチェッカ70″を示している。図4Aの実施形態
は、例えば、バッファが２つのインタリーブされたブロ
ックを含むものとして概念づけられており、バッファの
２つのコードワードが一度に操作される時に利用可能で
ある。例えば、図５は、２つのインタリーブされたブロ
ック（偶数ブロックおよび奇数ブロック）を示してい
る。ここで、１ブロックのそれぞれのカラムにおけるバ
イトは、カラムコードワードを構成している。すなわ
ち、0000、0043、0086、…、0989として表現されたバイ
トは、偶数ブロックの第１のカラムコードワードのデー
タ部分を形成しており、バイト0001、0044、0087、…09
90は、偶数ブロックの第２のカラムコードワードのデー
タ部分を形成している。以下も、偶数ブロックおよび奇
数ブロックのそれぞれにおける合計43のカラムコードワ
ードについて同様である。また、図５に示すように、各
ブロックの最後の２バイト（具体的には1030、1031と表
現されたバイト）は、EDCまたはCRCバイトである。
態では望ましいこともあるものである、２つのコードワ
ード（例えば、一度に２つのカラム）を処理するように
構成されたチェッカ70″を示している。図4Aの実施形態
は、例えば、バッファが２つのインタリーブされたブロ
ックを含むものとして概念づけられており、バッファの
２つのコードワードが一度に操作される時に利用可能で
ある。例えば、図５は、２つのインタリーブされたブロ
ック（偶数ブロックおよび奇数ブロック）を示してい
る。ここで、１ブロックのそれぞれのカラムにおけるバ
イトは、カラムコードワードを構成している。すなわ
ち、0000、0043、0086、…、0989として表現されたバイ
トは、偶数ブロックの第１のカラムコードワードのデー
タ部分を形成しており、バイト0001、0044、0087、…09
90は、偶数ブロックの第２のカラムコードワードのデー
タ部分を形成している。以下も、偶数ブロックおよび奇
数ブロックのそれぞれにおける合計43のカラムコードワ
ードについて同様である。また、図５に示すように、各
ブロックの最後の２バイト（具体的には1030、1031と表
現されたバイト）は、EDCまたはCRCバイトである。
図4Aのチェッカ70″は、累算レジスタ702″を備えて
いる。レジスタ702″へのフィードは、選択信号705″に
より支配される、スイッチつまりMUX704″により制御さ
れる。チェッカ70″は、４つの入力信号を受け取る。す
なわち、より低いオーダーのデータ入力信号DATLと、よ
り低いオーダーの誤りパターン入力信号ERRLと、より高
いオーダーのデータ入力信号DATHと、より高いオーダー
の誤りパターン入力信号ERRHとの４つである。図５のイ
ンタリーブされたブロックのシナリオを参照すれば、例
えば、より低いオーダーの入力は、偶数ブロックに対応
し、より高いオーダーの入力は奇数ブロックに対応して
いてもよい。すなわち、DATLは、偶数ブロックからのカ
ラムコードワードCWevenNの選択されたバイトに対する
訂正されていないデータであり、ERRLは、カラムコード
ワードCWevenNの選択されたバイトと所定のバイト同期
関係にある（カラムコードワードCWevenN-1における）
バイトに対する誤りパターンであってもよい。DATHは、
奇数ブロックからのカラムコードワードCWoddNの選択さ
れたバイトに対する訂正されていないデータであり、ER
RHは、カラムコードワードCWoddNの選択されたバイトと
同期関係にある（カラムコードワードCWoddN-1におけ
る）バイトに対する誤りパターンであってもよい。
いる。レジスタ702″へのフィードは、選択信号705″に
より支配される、スイッチつまりMUX704″により制御さ
れる。チェッカ70″は、４つの入力信号を受け取る。す
なわち、より低いオーダーのデータ入力信号DATLと、よ
り低いオーダーの誤りパターン入力信号ERRLと、より高
いオーダーのデータ入力信号DATHと、より高いオーダー
の誤りパターン入力信号ERRHとの４つである。図５のイ
ンタリーブされたブロックのシナリオを参照すれば、例
えば、より低いオーダーの入力は、偶数ブロックに対応
し、より高いオーダーの入力は奇数ブロックに対応して
いてもよい。すなわち、DATLは、偶数ブロックからのカ
ラムコードワードCWevenNの選択されたバイトに対する
訂正されていないデータであり、ERRLは、カラムコード
ワードCWevenNの選択されたバイトと所定のバイト同期
関係にある（カラムコードワードCWevenN-1における）
バイトに対する誤りパターンであってもよい。DATHは、
奇数ブロックからのカラムコードワードCWoddNの選択さ
れたバイトに対する訂正されていないデータであり、ER
RHは、カラムコードワードCWoddNの選択されたバイトと
同期関係にある（カラムコードワードCWoddN-1におけ
る）バイトに対する誤りパターンであってもよい。
チェッカ70″は、さらに５つの乗算器を備えている。
すなわち、カラム乗算器710″と、ロウ乗算器708″と、
それぞれラインDATH、ERRLおよびERRH上に設けられた乗
算器750、760および770の５つである。乗算器708、71
0、750、760および770に対する乗算定数は、表Ｉにより
与えられる。
すなわち、カラム乗算器710″と、ロウ乗算器708″と、
それぞれラインDATH、ERRLおよびERRH上に設けられた乗
算器750、760および770の５つである。乗算器708、71
0、750、760および770に対する乗算定数は、表Ｉにより
与えられる。
乗算器750、760、770の出力は、スイッチつまりMUX78
0のそれぞれの入力端子に接続されている。MUX780の出
力端子は、加算器790の第１入力端子に接続されてい
る。加算器790の第２入力端子は、レジスタ702″の出力
ライン714″に接続されている。加算器790の出力端子
は、MUX704″の第１入力端子に接続されており、MUX70
4″の他の２つの入力端子は、乗算器708″および710″
の出力端子に接続されている。図3Aの実施形態の場合と
同様に、ラインDATLは、信号NOT_LAST_COLがオンである
限りそれを通してデータバイトをゲートするためにその
上に接続されたANDゲート715″を有している。
0のそれぞれの入力端子に接続されている。MUX780の出
力端子は、加算器790の第１入力端子に接続されてい
る。加算器790の第２入力端子は、レジスタ702″の出力
ライン714″に接続されている。加算器790の出力端子
は、MUX704″の第１入力端子に接続されており、MUX70
4″の他の２つの入力端子は、乗算器708″および710″
の出力端子に接続されている。図3Aの実施形態の場合と
同様に、ラインDATLは、信号NOT_LAST_COLがオンである
限りそれを通してデータバイトをゲートするためにその
上に接続されたANDゲート715″を有している。
図4Bは、図4Aの回路70″と本質的には等価であるチェ
ッカ回路70″’を示している。図4Bのチェッカ回路7
0″’は、いくつかの点で図4Aの回路70″と異なる。第
１の相違は、16ビット値に変換される信号DATL16、DAT
H16、ERRH16およびERRL16のフォーマットを伴う。具体
的には、ERRH16は、ERRHと、８つのゼロビットとを連結
することにより得られる16ビット値である。ここで、ER
RHは、高いオーダーの位置にある。ERRL16は、ERRLと、
８つのゼロビットとを連結することにより得られる16ビ
ット値である。ここで、ERRLは、低いオーダーの位置に
ある。DATH16およびDATL16は、それぞれERRH16およびER
RL16と同様に形成される。連結以前の誤りおよびデータ
バイトは、それぞれ８ビット長であり、CRC多項式は16
ビット長であるので、ERRの乗算、すなわちDATにX8を乗
ずることは、単に下位８ビットを上位８ビットにシフト
することであり、また（以下に述べるように）図4Bの乗
算器765の使用を、図4Aの乗算器750、760、770よりもむ
しろ容易にする。
ッカ回路70″’を示している。図4Bのチェッカ回路7
0″’は、いくつかの点で図4Aの回路70″と異なる。第
１の相違は、16ビット値に変換される信号DATL16、DAT
H16、ERRH16およびERRL16のフォーマットを伴う。具体
的には、ERRH16は、ERRHと、８つのゼロビットとを連結
することにより得られる16ビット値である。ここで、ER
RHは、高いオーダーの位置にある。ERRL16は、ERRLと、
８つのゼロビットとを連結することにより得られる16ビ
ット値である。ここで、ERRLは、低いオーダーの位置に
ある。DATH16およびDATL16は、それぞれERRH16およびER
RL16と同様に形成される。連結以前の誤りおよびデータ
バイトは、それぞれ８ビット長であり、CRC多項式は16
ビット長であるので、ERRの乗算、すなわちDATにX8を乗
ずることは、単に下位８ビットを上位８ビットにシフト
することであり、また（以下に述べるように）図4Bの乗
算器765の使用を、図4Aの乗算器750、760、770よりもむ
しろ容易にする。
図4Bと図4Aとの間の第２の相違は、ラインERRH16およ
びERRI16がMUX767をフィードしており、MUX767は乗算器
765をフィードしている点である。乗算器765の乗算定数
は、x16modG（ｘ）である。乗算器765およびDATH16はと
もに、MUX780″’に接続されている。MUX780″’の出力
は、加算器790″’に接続されている。
びERRI16がMUX767をフィードしており、MUX767は乗算器
765をフィードしている点である。乗算器765の乗算定数
は、x16modG（ｘ）である。乗算器765およびDATH16はと
もに、MUX780″’に接続されている。MUX780″’の出力
は、加算器790″’に接続されている。
図７は、２つの16ビット多項式を用いて２つのチェッ
クをおこなうための２つのCRC/EDC回路を設けている、
図4Bのチップ指向のインプリメンテーションを示してい
る。図７のチェッカ70″’は、一対の前置乗算器チップ
730（０）、730（１）と、一対の累算レジスタ732
（０）、732（１）と、EDC比較器734とを備えている。
チェッカ70″’では、両回路共に、（それぞれ前置乗算
器730（０）、730（１）を介して）、同一のデータの後
続する同一の誤りパターンを受け取る。
クをおこなうための２つのCRC/EDC回路を設けている、
図4Bのチップ指向のインプリメンテーションを示してい
る。図７のチェッカ70″’は、一対の前置乗算器チップ
730（０）、730（１）と、一対の累算レジスタ732
（０）、732（１）と、EDC比較器734とを備えている。
チェッカ70″’では、両回路共に、（それぞれ前置乗算
器730（０）、730（１）を介して）、同一のデータの後
続する同一の誤りパターンを受け取る。
図７において、前置乗算器730（０）は多項式x16＋x
15＋x2＋１を用い、前置乗算器730（１）は、多項式x16
＋x2＋ｘ＋１を用いる。例えば、図4Bに示されているそ
れぞれの乗算器について、図７のそれぞれの前置乗算器
730は、それ自身のXOR論理ゲートのセットを有してい
る。前置乗算器730の乗算器用の論理ゲートセットの構
成は、特定の乗算器への入力信号を、その乗算器固有の
16×16の２進行列で乗算し（例えば、複数のロウおよび
カラムをペアにし、その内積をとり）、16ビットの出力
信号を得ることと等価である。信号DATL16、DATH16、ER
RH16およびERRL16について既に述べたように、乗算以前
に、入力信号（例えば、DATLのような８ビット入力ベク
トル）は、その一端または他端が８つのゼロで埋め込ま
れて、その乗算用の16ビットベクトルをつくる（例え
ば、ベクトルDATL16を生じる）。
15＋x2＋１を用い、前置乗算器730（１）は、多項式x16
＋x2＋ｘ＋１を用いる。例えば、図4Bに示されているそ
れぞれの乗算器について、図７のそれぞれの前置乗算器
730は、それ自身のXOR論理ゲートのセットを有してい
る。前置乗算器730の乗算器用の論理ゲートセットの構
成は、特定の乗算器への入力信号を、その乗算器固有の
16×16の２進行列で乗算し（例えば、複数のロウおよび
カラムをペアにし、その内積をとり）、16ビットの出力
信号を得ることと等価である。信号DATL16、DATH16、ER
RH16およびERRL16について既に述べたように、乗算以前
に、入力信号（例えば、DATLのような８ビット入力ベク
トル）は、その一端または他端が８つのゼロで埋め込ま
れて、その乗算用の16ビットベクトルをつくる（例え
ば、ベクトルDATL16を生じる）。
それぞれの乗算器の出力ベクトルのビットは、入力ベ
クトルのビットの線形結合であるので、行列乗算、すな
わち［０］＝［Ｉ］［Ｔ］Ｋにより得られる。ここで、
［Ｉ］および［０］は、その右側にビット０をもつ入力
および出力ロウベクトルであり、［Ｔ］は、xmodG
（ｘ）で乗算するための行列である。
クトルのビットの線形結合であるので、行列乗算、すな
わち［０］＝［Ｉ］［Ｔ］Ｋにより得られる。ここで、
［Ｉ］および［０］は、その右側にビット０をもつ入力
および出力ロウベクトルであり、［Ｔ］は、xmodG
（ｘ）で乗算するための行列である。
前置乗算器730（０）については、乗算器765の乗算を
説明する16×16の２進行列は表２に与えられている。ロ
ウ乗算器708″用の行列は、表３に与えられている。カ
ラム乗算器710″用の行列は、表４に与えられている。
前置乗算器730（１）については、乗算器765の乗算を説
明する16×16の２進行列は表５に与えられている。ロウ
乗算器708″用の行列は、表６に与えられている。カラ
ム乗算器710″用の行列は、表７に与えられている。
説明する16×16の２進行列は表２に与えられている。ロ
ウ乗算器708″用の行列は、表３に与えられている。カ
ラム乗算器710″用の行列は、表４に与えられている。
前置乗算器730（１）については、乗算器765の乗算を説
明する16×16の２進行列は表５に与えられている。ロウ
乗算器708″用の行列は、表６に与えられている。カラ
ム乗算器710″用の行列は、表７に与えられている。
上記乗算の例としては、 ERRH・X24modG1（ｘ）＝ERRH・X8・X16modG1（ｘ）＝ERRH16・X16modG1（ｘ） ［Ｉ］＝［E0E1E2...E70000000］ 出力のBIT0は、E0＋E2＋E3＋E4＋E5＋E6＋E7である。
図3Aと同様に、図4Aおよび図4Bに図示の例において
も、訂正されていないデータ（ラインGDAT上）の２バイ
トと、そのブロックの別のバイト位置同期のとられたバ
イト用の２つの誤りパターンとは、ただちに共に利用可
能となるのではなく、チェッカ70″にシーケンシャル
（まず誤りパターンが、次いでデータバイトが）与えら
れることを前提として含む。図4Cの実施形態が、図4Aの
実施形態と異なるのは、図4Cのチェッカ70″’が、本質
的に同時に利用可能となるデータバイトおよび誤りパタ
ーンのペアを処理する点である。図4Cの実施形態のロウ
およびカラム乗算器の定数は、図4Aの実施形態の場合と
同じである。
も、訂正されていないデータ（ラインGDAT上）の２バイ
トと、そのブロックの別のバイト位置同期のとられたバ
イト用の２つの誤りパターンとは、ただちに共に利用可
能となるのではなく、チェッカ70″にシーケンシャル
（まず誤りパターンが、次いでデータバイトが）与えら
れることを前提として含む。図4Cの実施形態が、図4Aの
実施形態と異なるのは、図4Cのチェッカ70″’が、本質
的に同時に利用可能となるデータバイトおよび誤りパタ
ーンのペアを処理する点である。図4Cの実施形態のロウ
およびカラム乗算器の定数は、図4Aの実施形態の場合と
同じである。
図4Cの実施形態では、チェッカ70′は、カラム乗算
器710′またはロウ乗算器708′により（２入力MUX7
50′を介して）フィードされるレジスタ702′を備
えている。レジスタ出力ライン714′は、加算器790
′の第１入力端子に接続されている。加算器790′
のその他４つの入力端子は、それぞれラインDATL、DA
TH、ERRLおよびERRHに接続されている。ラインDATH、ER
RLおよびERRHは、それぞれ、その上に接続された乗算器
750′、760′および770′を有している。加算器7
90′の出力端子は、ロウ乗算器708′の入力端子に
与えられる。ANDゲート715′は、ラインDATLおよびDA
TH上に設けられている。
器710′またはロウ乗算器708′により（２入力MUX7
50′を介して）フィードされるレジスタ702′を備
えている。レジスタ出力ライン714′は、加算器790
′の第１入力端子に接続されている。加算器790′
のその他４つの入力端子は、それぞれラインDATL、DA
TH、ERRLおよびERRHに接続されている。ラインDATH、ER
RLおよびERRHは、それぞれ、その上に接続された乗算器
750′、760′および770′を有している。加算器7
90′の出力端子は、ロウ乗算器708′の入力端子に
与えられる。ANDゲート715′は、ラインDATLおよびDA
TH上に設けられている。
動作 例えば図２を参照して既に述べたように、本発明のセ
クタは、86のカラムから構成されるブロックを含んでい
る。ここで、そのブロックのそれぞれのカラムにおける
バイトが１コードワードを構成している。CRC/EDCチェ
ックを目的として、コードワードのデータ部分のみが利
用される。したがって、以下で用いられる「コードワー
ド」は、そうではないと特に断らない限り、コードワー
ドのデータ部分のみを意味するものとする（つまり、コ
ードワードのECC部分を除くものとする）。例えば、000
0、0086、0172、…1978と表現されたバイトは、第１の
カラムコードワードのデータ部を形成しており、バイト
0001、0087、0173、…1979は、第２のコードワードのデ
ータ部を形成している。以下も、ブロックの合計86のコ
ードワードのすべてについて同様である。また、図１に
示されているように、それぞれのブロックの最後の４つ
のデータバイト（具体的には、例えばバイト2060、206
1、2062、2063と表されたバイト）は、EDCバイトまたは
CRCバイトである。
クタは、86のカラムから構成されるブロックを含んでい
る。ここで、そのブロックのそれぞれのカラムにおける
バイトが１コードワードを構成している。CRC/EDCチェ
ックを目的として、コードワードのデータ部分のみが利
用される。したがって、以下で用いられる「コードワー
ド」は、そうではないと特に断らない限り、コードワー
ドのデータ部分のみを意味するものとする（つまり、コ
ードワードのECC部分を除くものとする）。例えば、000
0、0086、0172、…1978と表現されたバイトは、第１の
カラムコードワードのデータ部を形成しており、バイト
0001、0087、0173、…1979は、第２のコードワードのデ
ータ部を形成している。以下も、ブロックの合計86のコ
ードワードのすべてについて同様である。また、図１に
示されているように、それぞれのブロックの最後の４つ
のデータバイト（具体的には、例えばバイト2060、206
1、2062、2063と表されたバイト）は、EDCバイトまたは
CRCバイトである。
システムコントローラによるEDC/CRCチェッカ70の管
理に伴う各ステップは、図７に示されている。ステップ
S2において、カウンタ値ROWCOUNTおよびCOLCOUNTは、累
算レジスタ702における値（REGSUM）と共に、ゼロに初
期化される。また、最後のカラムフラグ（LASTCOL）
は、FALSEに初期化される。初期化ステップS2に続い
て、偶数番のステップS4〜S22を含むループが実行され
る。
理に伴う各ステップは、図７に示されている。ステップ
S2において、カウンタ値ROWCOUNTおよびCOLCOUNTは、累
算レジスタ702における値（REGSUM）と共に、ゼロに初
期化される。また、最後のカラムフラグ（LASTCOL）
は、FALSEに初期化される。初期化ステップS2に続い
て、偶数番のステップS4〜S22を含むループが実行され
る。
このループのはじめ（ステップS4）に、ROWCOUNTおよ
びCOLCOUNTの現在の値により参照されるバイトと同期の
とられたバイト関係にある、バッファ内のバイトについ
て訂正がなされているかどうかが判定される。ここで説
明されている実施形態では、バイト同期関係とは、訂正
が以前のコードワードに対して（つまり、以前のコード
ワード、すなわち［COLCOUNT−1,ROWCOUNT］のバイトRO
WCOUNTについて）おこなわれるようにするものであるの
で、バッファ内の第１のカラムコードワードに対するル
ープを実行するときには、何の訂正も実行されない。
びCOLCOUNTの現在の値により参照されるバイトと同期の
とられたバイト関係にある、バッファ内のバイトについ
て訂正がなされているかどうかが判定される。ここで説
明されている実施形態では、バイト同期関係とは、訂正
が以前のコードワードに対して（つまり、以前のコード
ワード、すなわち［COLCOUNT−1,ROWCOUNT］のバイトRO
WCOUNTについて）おこなわれるようにするものであるの
で、バッファ内の第１のカラムコードワードに対するル
ープを実行するときには、何の訂正も実行されない。
具体的には、ここで説明されている実施形態では、バ
イト位置同期とは、ステップS2において、ブロックのバ
イト（COLCOUNT−1,ROWCOUNT）に対する誤りパターンが
存在するかどうかが判定されるようにするものである。
前述したように、ステップ1608の判定は、ブロックの第
１のコードワードを処理する時には、否定になる。しか
し、後続するカラムコードワードの処理のあいだの判定
は、以下を代表として説明される。図１のバイト0001が
ROWCOUNTおよびCOLCOUNTの現在の値によりアクセスされ
るとき、誤りパターンの発生に関する判定が、バイト00
00についてなされる。図１のバイト0087がROWCOUNTおよ
びCOLCOUNTの現在の値により示されるとき、誤りパター
ンの発生に関する判定は、バイト0086についてなされ
る。以下も同様である。なお、本発明はこのような特定
のバイト同期関係に限定されないことは理解されたい。
なぜなら、その他のオフセット（例えば、さまざまに異
なる度合いのカラムオフセット）が、システム全体のそ
の他の考察に基づいて適当である範囲内で用いられうる
からである。
イト位置同期とは、ステップS2において、ブロックのバ
イト（COLCOUNT−1,ROWCOUNT）に対する誤りパターンが
存在するかどうかが判定されるようにするものである。
前述したように、ステップ1608の判定は、ブロックの第
１のコードワードを処理する時には、否定になる。しか
し、後続するカラムコードワードの処理のあいだの判定
は、以下を代表として説明される。図１のバイト0001が
ROWCOUNTおよびCOLCOUNTの現在の値によりアクセスされ
るとき、誤りパターンの発生に関する判定が、バイト00
00についてなされる。図１のバイト0087がROWCOUNTおよ
びCOLCOUNTの現在の値により示されるとき、誤りパター
ンの発生に関する判定は、バイト0086についてなされ
る。以下も同様である。なお、本発明はこのような特定
のバイト同期関係に限定されないことは理解されたい。
なぜなら、その他のオフセット（例えば、さまざまに異
なる度合いのカラムオフセット）が、システム全体のそ
の他の考察に基づいて適当である範囲内で用いられうる
からである。
第１のコードワード以外のコードワードに対応するル
ープの実行については、以前のコードワードの対応する
バイトが訂正を必要とすることがある。訂正が必要とさ
れるとき、ステップS6において、同期のとられたバイト
（例えば、以前のコードワードの同期のとられたバイ
ト）に対する誤りパターン係数が、レジスタ702に加算
される。この誤りパターン係数は、誤りパターン（Ｅ
（ｘ）、信号ERRにより運ばれる）を、乗算器716を用い
て乗算器定数（x8modG（ｘ））で乗算することにより得
られる。換言すれば、ステップS6では、レジスタ702
は、REGSUM＋Ｅ（ｘ）x8modG（ｘ）を得る。同期のとら
れたバイトが、そのブロックの最も最近にアクセスされ
たバイトから１カラムだけ（つまり、１バイトすなわち
８ビットだけ）オフセットされるという事実が、同期の
とられたバイトに対する誤りパターンはx8modG（ｘ）に
より乗算されねばならない理由となる。この同じループ
を実行するあいだ、ステップS6で利用された誤りパター
ンは、また、バッファ内のブロックにおけるデータバイ
トを訂正するためにも用いられる。
ープの実行については、以前のコードワードの対応する
バイトが訂正を必要とすることがある。訂正が必要とさ
れるとき、ステップS6において、同期のとられたバイト
（例えば、以前のコードワードの同期のとられたバイ
ト）に対する誤りパターン係数が、レジスタ702に加算
される。この誤りパターン係数は、誤りパターン（Ｅ
（ｘ）、信号ERRにより運ばれる）を、乗算器716を用い
て乗算器定数（x8modG（ｘ））で乗算することにより得
られる。換言すれば、ステップS6では、レジスタ702
は、REGSUM＋Ｅ（ｘ）x8modG（ｘ）を得る。同期のとら
れたバイトが、そのブロックの最も最近にアクセスされ
たバイトから１カラムだけ（つまり、１バイトすなわち
８ビットだけ）オフセットされるという事実が、同期の
とられたバイトに対する誤りパターンはx8modG（ｘ）に
より乗算されねばならない理由となる。この同じループ
を実行するあいだ、ステップS6で利用された誤りパター
ンは、また、バッファ内のブロックにおけるデータバイ
トを訂正するためにも用いられる。
ステップS8では、バッファからの訂正されていないデ
ータバイトがすべて、既にレジスタ702に加算されたか
どうか（つまり、COLCOUNTがバッファにおけるコードワ
ードの個数を超えたかどうか）が判定される。この判定
は、フラグLASTCOLの値をチェックすることによりなさ
れる。もしバッファからの訂正されていないデータバイ
トがすべて加算されていないのなら、実行は、ステップ
S10に続く。そうでなければ、実行は、ステップS12に続
く。
ータバイトがすべて、既にレジスタ702に加算されたか
どうか（つまり、COLCOUNTがバッファにおけるコードワ
ードの個数を超えたかどうか）が判定される。この判定
は、フラグLASTCOLの値をチェックすることによりなさ
れる。もしバッファからの訂正されていないデータバイ
トがすべて加算されていないのなら、実行は、ステップ
S10に続く。そうでなければ、実行は、ステップS12に続
く。
ステップS10では、チェッカ70は、ブロックからの次
の訂正されていないデータバイトを得る。具体的には、
ステップS10において、ブロックからの次の訂正されて
いないデータバイトは、データバイト（COLCOUNT、ROWC
OUNT）となる。このループを最初に実行するとき、得ら
れる最初のバイトは、バイト0000となる。このループを
引き続いて連続的に繰り返し実行するために、ステップ
S10では、ブロックのさらなるバイトがECCカラムコード
ワードの順番でアクセスされる（例えば、バイト0086、
0172、…、1978、0001、0087、…1979、0002、…206
3）。ステップS10では、ステップS10で得られたバイト
は、（ラインGDAT上で）で与えられ、レジスタ702に累
算された和（REGSUM）に（加算器712により）加算され
る。加算器712の和は、今度はロウ乗算器708のロウ進み
乗算定数ｘ86・８modG（ｘ）およびレジスタ702に格納
されている積により乗算される。よって、ステップS10
では、次の訂正されていないデータバイト係数Ｄ（ｘ）
ｘ86・６modG（ｘ）が、レジスタ702内の値（REGSUM）
に加算される。
の訂正されていないデータバイトを得る。具体的には、
ステップS10において、ブロックからの次の訂正されて
いないデータバイトは、データバイト（COLCOUNT、ROWC
OUNT）となる。このループを最初に実行するとき、得ら
れる最初のバイトは、バイト0000となる。このループを
引き続いて連続的に繰り返し実行するために、ステップ
S10では、ブロックのさらなるバイトがECCカラムコード
ワードの順番でアクセスされる（例えば、バイト0086、
0172、…、1978、0001、0087、…1979、0002、…206
3）。ステップS10では、ステップS10で得られたバイト
は、（ラインGDAT上で）で与えられ、レジスタ702に累
算された和（REGSUM）に（加算器712により）加算され
る。加算器712の和は、今度はロウ乗算器708のロウ進み
乗算定数ｘ86・８modG（ｘ）およびレジスタ702に格納
されている積により乗算される。よって、ステップS10
では、次の訂正されていないデータバイト係数Ｄ（ｘ）
ｘ86・６modG（ｘ）が、レジスタ702内の値（REGSUM）
に加算される。
ステップS12は、ブロックからの訂正されていないデ
ータバイトがすべてレジスタ702に加算されており（例
えば、ステップ710と同様に）、最後のコードワードに
対する誤りパターン係数の処理のみがおこなわれている
時に実行される。ステップS12では、レジスタ702の内容
は、ロウ乗算器708の乗算定数ｘ86・６modG（ｘ）によ
り乗算される。
ータバイトがすべてレジスタ702に加算されており（例
えば、ステップ710と同様に）、最後のコードワードに
対する誤りパターン係数の処理のみがおこなわれている
時に実行される。ステップS12では、レジスタ702の内容
は、ロウ乗算器708の乗算定数ｘ86・６modG（ｘ）によ
り乗算される。
ステップS10またはS12を実行した後、ステップS14で
は、ROWCOUNTの値は１だけインクリメントされる。も
し、ステップS16で判定されるときに、ROWCOUNTのイン
クリメントされた値が24に等しくないのなら、ステップ
S4に始まるループが、現在のコードワードの次のバイト
について実行される。しかし、もしROWCOUNTのインクリ
メントされた値が24に等しいのなら、ステップS18が実
行される。ROWCOUNTの値は、24を超えることを許されな
い。なぜなら、それぞれのカラムコードワードには24の
データバイトしかないからである。
は、ROWCOUNTの値は１だけインクリメントされる。も
し、ステップS16で判定されるときに、ROWCOUNTのイン
クリメントされた値が24に等しくないのなら、ステップ
S4に始まるループが、現在のコードワードの次のバイト
について実行される。しかし、もしROWCOUNTのインクリ
メントされた値が24に等しいのなら、ステップS18が実
行される。ROWCOUNTの値は、24を超えることを許されな
い。なぜなら、それぞれのカラムコードワードには24の
データバイトしかないからである。
ステップS18では、新しいカラムへの進みを考慮し
て、カラム乗算器710は、レジスタ702の内容を、カラム
調整定数ｘ−（86・24−１）・８modG（ｘ）で乗算する
はたらきをする。
て、カラム乗算器710は、レジスタ702の内容を、カラム
調整定数ｘ−（86・24−１）・８modG（ｘ）で乗算する
はたらきをする。
ステップS18の後、ステップS20では、ROWCOUNTはゼロ
にリセットされ、COLCOUNTは１だけインクリメントされ
る。ステップS22は、フラグLASTCOLがセットされている
かどうかをチェックする。もしフラグLASTCOLがセット
されていないのなら、（ステップS24で）COLCOUNTの値
が最後のカラムの数を超えた（例えば、COLCOUNTが86で
ある）かどうかチェックされる。もしブロックの最後の
カラム（例えば、最後のコードワード）が超えられてい
ないのなら、実行は、ステップS2に戻り、ブロックの新
しいコードワードの最初のバイトについて継続する。そ
うでなければ、フラグLASTCOLは、ステップS2に戻って
ブロックの最後のコードワードに対する何らかの誤りパ
ターンを処理する以前に、ステップS26でTRUEにセット
される。
にリセットされ、COLCOUNTは１だけインクリメントされ
る。ステップS22は、フラグLASTCOLがセットされている
かどうかをチェックする。もしフラグLASTCOLがセット
されていないのなら、（ステップS24で）COLCOUNTの値
が最後のカラムの数を超えた（例えば、COLCOUNTが86で
ある）かどうかチェックされる。もしブロックの最後の
カラム（例えば、最後のコードワード）が超えられてい
ないのなら、実行は、ステップS2に戻り、ブロックの新
しいコードワードの最初のバイトについて継続する。そ
うでなければ、フラグLASTCOLは、ステップS2に戻って
ブロックの最後のコードワードに対する何らかの誤りパ
ターンを処理する以前に、ステップS26でTRUEにセット
される。
ブロックの最後のコードワードに対する誤りパターン
係数（がもしあれば、それ）がレジスタ702に加算され
た後、フラグLASTCOLを（ステップS22で）TRUEにセット
することによって、実行は、ステップS28にジャンプす
る。ステップS28では、レジスタ702における値（つま
り、値REGSUM）がゼロであるかどうかが判定される。ル
ープがすべて終了した後のレジスタ702における値は、
バッファにおける全バイト（CRCバイトを含む）から構
成される多項式をCRC発生器の多項式で除算したときの
剰余である。レジスタ702の値がゼロであることは、訂
正器60によりおこなわれた誤り訂正が正確であることを
確証する。
係数（がもしあれば、それ）がレジスタ702に加算され
た後、フラグLASTCOLを（ステップS22で）TRUEにセット
することによって、実行は、ステップS28にジャンプす
る。ステップS28では、レジスタ702における値（つま
り、値REGSUM）がゼロであるかどうかが判定される。ル
ープがすべて終了した後のレジスタ702における値は、
バッファにおける全バイト（CRCバイトを含む）から構
成される多項式をCRC発生器の多項式で除算したときの
剰余である。レジスタ702の値がゼロであることは、訂
正器60によりおこなわれた誤り訂正が正確であることを
確証する。
よって、レジスタ702にブロックの誤ったままになる
可能性のある（つまり、訂正されていない）データバイ
トを加算することは、レジスタ702にブロックの位置的
に同期のとられたバイトに対する誤りパターン係数（が
あれば、それ）を加算することと、時間的に合わせられ
ていることがわかる。
可能性のある（つまり、訂正されていない）データバイ
トを加算することは、レジスタ702にブロックの位置的
に同期のとられたバイトに対する誤りパターン係数（が
あれば、それ）を加算することと、時間的に合わせられ
ていることがわかる。
図3Bのチェッカ70'、図4Aのチェッカ70″、図4Bのチ
ェッカ70″’および図4Cのチェッカ70′の動作は、図
７に伴う各ステップについて既に述べた議論を参照すれ
ば理解される。図4A、図4Bおよび図4Cでは、２つのコー
ドワードが一度に操作される。図７の実施形態では、図
６の各ステップが、２つの構成要素であるチェッカ回路
70″’のそれぞれについて実行される。ここで、各構成
要素をなすチェッカ回路は、同一のデータを受け取る
が、２つの16ビット多項式の互いに異なる１つずつを用
いて動作する。最後に、両チェッカ回路は、ブロックを
訂正可能とするためには、結果的にゼロとならなければ
ならない。
ェッカ70″’および図4Cのチェッカ70′の動作は、図
７に伴う各ステップについて既に述べた議論を参照すれ
ば理解される。図4A、図4Bおよび図4Cでは、２つのコー
ドワードが一度に操作される。図７の実施形態では、図
６の各ステップが、２つの構成要素であるチェッカ回路
70″’のそれぞれについて実行される。ここで、各構成
要素をなすチェッカ回路は、同一のデータを受け取る
が、２つの16ビット多項式の互いに異なる１つずつを用
いて動作する。最後に、両チェッカ回路は、ブロックを
訂正可能とするためには、結果的にゼロとならなければ
ならない。
よって、以上の説明から明らかなように、本発明によ
れば、CRC/EDCチェックは、データバイトの訂正が実行
されるバッファを通る同一のパスの間におこなわれる。
本発明の方法は、バッファにおけるバイトにシーケンシ
ャルにアクセスすることと、バッファの第１の選択され
たバイトを累算された和に（例えば、ステップS10で）
加算することとを伴う。ここで、アクセスされるバイト
は、もしその訂正が必要とされるのなら、まだ訂正を受
けてはいない。このパスが第１の選択されたバイトを指
しているあいだに、そのブロックの第２のバイトが、第
２のバイトに対する誤りパターンを用いて訂正される。
ここで、第１の選択されたバイトと第２の選択されたバ
イトとの間には、バイト位置同期関係がなりたち、ま
た、第２のバイトは、訂正されていない状態で、累算さ
れた和に既に加算されている。第２のバイトに対する誤
りパターン係数は、累算された和に（例えは、ステップ
S6で）加算される。それに引き続いて、ただし同一のパ
スの間に、第１のバイトに対する誤りパターン係数が、
累算された和に加算される。
れば、CRC/EDCチェックは、データバイトの訂正が実行
されるバッファを通る同一のパスの間におこなわれる。
本発明の方法は、バッファにおけるバイトにシーケンシ
ャルにアクセスすることと、バッファの第１の選択され
たバイトを累算された和に（例えば、ステップS10で）
加算することとを伴う。ここで、アクセスされるバイト
は、もしその訂正が必要とされるのなら、まだ訂正を受
けてはいない。このパスが第１の選択されたバイトを指
しているあいだに、そのブロックの第２のバイトが、第
２のバイトに対する誤りパターンを用いて訂正される。
ここで、第１の選択されたバイトと第２の選択されたバ
イトとの間には、バイト位置同期関係がなりたち、ま
た、第２のバイトは、訂正されていない状態で、累算さ
れた和に既に加算されている。第２のバイトに対する誤
りパターン係数は、累算された和に（例えは、ステップ
S6で）加算される。それに引き続いて、ただし同一のパ
スの間に、第１のバイトに対する誤りパターン係数が、
累算された和に加算される。
以上に本発明を、その好ましい実施形態に言及しなが
ら具体的に示し、説明してきたが、その形式および詳細
については、本発明の精神および範囲から離れることな
く、さまざまな改変がその中になされうることは、当業
者には理解できるであろう。例えば、望みとあれば、２
つよりも多くのインタリーブに適応させることも可能で
ある。
ら具体的に示し、説明してきたが、その形式および詳細
については、本発明の精神および範囲から離れることな
く、さまざまな改変がその中になされうることは、当業
者には理解できるであろう。例えば、望みとあれば、２
つよりも多くのインタリーブに適応させることも可能で
ある。
独占所有権、すなわち特権を請求する本発明の実施形
態は、以下のように規定される。
態は、以下のように規定される。
フロントページの続き (73)特許権者 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅ ｎｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏ ｒｎｉａ 94538，Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭63−255876（ＪＰ，Ａ) 特開 昭63−257966（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00
Claims (25)
- 【請求項１】バッファ内にブロックの形態で格納された
情報のバイトをチェックするシステムであって、 該バッファの訂正アクセスのあいだに、該ブロックの指
定されたバイトを訂正するのに用いられる誤りパターン
を出力する訂正ユニットと、 該バッファの該訂正アクセスのあいだに、該ブロックの
該バイトに対して処理をおこない、該ブロックが訂正さ
れたことを確認するためにCRC/EDC情報を用いるCRC/EDC
チェッカと、 を備え、 該CRC/EDCチェッカが該ブロックの該バイトの和をとる
ように動作し、 該訂正アクセスのあいだ、訂正されているバイトと、和
のとられているバイトとの間にバイト位置同期関係がな
りたつ、システム。 - 【請求項２】前記訂正パスのあいだ、前記チェッカが、
前記ブロックからの選択されたバイトを前記和に加算し
た後、該選択されたバイトが該選択されたバイトに対す
る誤り値を用いて訂正されているあいだに、該和に対し
て、該選択されたバイトに対する該誤り値を含む係数を
も加算する、請求項１に記載のシステム。 - 【請求項３】前記訂正パスのあいだ、前記チェッカが、
前記バッファからの選択されたバイトを前記和に加算し
た後、該選択されたバイトが該選択されたバイトに対す
る誤り値を用いて訂正されているあいだに、該和に対し
て、該選択されたバイトに対する該誤り値を含む係数を
も加算する、請求項２に記載のシステム。 - 【請求項４】バッファにおけるバイトの訂正ユニットに
よる訂正と同期して、該バッファにおける情報のバイト
をチェックするCRC/EDCチェッカシステムであって、 和が累算されるメモリ装置と、 該メモリに累算された該和に対して （１）該訂正ユニットによりまだ訂正されていない、該
バッファの１バイト、および （２）該和に既に加算された１バイトに対する誤りパタ
ーン を加算する加算器と、 を備え、 該和に加算された該バイトが、該誤りパターンが加算さ
れている該バイトとバイト位置同期関係を有している、
CRC/EDCチェッカシステム。 - 【請求項５】前記バッファが、複数のカラムおよびロウ
を含むものと概念づけられ、該バッファに加算される前
記バイトと、前記誤りパターンが加算される前記バイト
とが同一のロウにある、請求項４に記載のCRC/EDCチェ
ッカシステム。 - 【請求項６】前記誤りパターンが、前記累算された和に
加算される誤りパターン係数に含まれており、該誤りパ
ターン係数が、さらに定数の倍数を含んでいる、請求項
４に記載のCRC/EDCチェッカシステム。 - 【請求項７】前記定数の倍数の値が、前記バイト位置同
期関係に依存している、請求項６に記載のCRC/EDCチェ
ッカシステム。 - 【請求項８】バッファに格納されている情報のバイトを
チェックする方法であって、 該バッファ内の第１の選択されたバイトにアクセスし、
該第１の選択されたバイトを累算された和に加算するス
テップと、 該バッファ内の第２の選択されたバイトに対する誤りパ
ターンを用いて、該バッファにおける該第２の選択され
たバイトを訂正するステップと、 該第２の選択されたバイトに対する誤りパターンを、該
累算された和に加算するステップと、 を含み、 該第１の選択されたバイトと、該第２の選択されたバイ
トとの間にバイト位置同期関係がなりたつ、方法。 - 【請求項９】前記バッファが、複数のカラムおよびロウ
を含むものと概念づけられ、前記第１の選択されたバイ
トと、前記第２の選択されたバイトとが、同一のロウに
ある、請求項８に記載の方法。 - 【請求項１０】前記誤りパターンが、前記累算された和
に加算される誤りパターン係数に含まれており、該誤り
パターン係数が、さらに定数の倍数を含んでいる、請求
項８に記載の方法。 - 【請求項１１】前記定数の倍数の値が、前記バイト位置
同期関係に依存している、請求項10に記載の方法。 - 【請求項１２】バッファに格納されている情報のバイト
をチェックする方法であって、 バッファ内のバイトにシーケンシャルにアクセスするス
テップと、 該バッファの第１の選択されたバイトを累算された和に
加算するステップであって、該アクセスされたバイト
は、もしその訂正が必要とされるのなら、まだ訂正を受
けてはいない、ステップと、 該バッファ内の第２の選択されたバイトに対する誤りパ
ターンを用いて、該第２の選択されたバイトを訂正する
ステップと、 該第２の選択されたバイトに対する該誤りパターンを、
該累算された和に加算するステップと、 を含み、 該第１の選択されたバイトと、該第２の選択されたバイ
トとの間にバイト位置同期関係がなりたつ、方法。 - 【請求項１３】前記バッファが、複数のカラムおよびロ
ウを含むものと概念づけられ、該バッファに加算される
前記バイトと、前記誤りパターンが加算される前記バイ
トとが、同一のロウにある、請求項12に記載の方法。 - 【請求項１４】前記誤りパターンが、前記累算された和
に加算される誤りパターン係数に含まれており、該誤り
パターン係数が、さらに定数の倍数を含んでいる、請求
項12に記載の方法。 - 【請求項１５】前記定数の倍数の値が、前記バイト位置
同期関係に依存している、請求項14に記載の方法。 - 【請求項１６】バッファ内にブロックフォーマットで格
納された情報のバイトを、該バッファの１パスのあいだ
にチェックする方法であって、 該１パスのあいだに第１の選択されたバイトを累算され
た和に加算するステップと、 該累算された和に対して、該第１の選択されたバイトに
対する誤りパターンを加算する、後続はするが該同一パ
ス内のステップと、 該第１の選択されたバイトが該累算された和に加算され
た後、該誤りパターンを用いて該第１の選択されたバイ
トを訂正するステップと、 を含み、 該誤りパターンが、該累算された和に加算される誤りパ
ターン係数に含まれており、該誤りパターン係数が、さ
らに定数の倍数を含んでおり、 該定数の倍数の値が、該バイト位置同期関係に依存して
いる、方法。 - 【請求項１７】バッファ内にブロックフォーマットで格
納された情報のバイトをチェックする方法であって、 該バッファ内のバイトに該ブロックを通して一回のパス
アクセスでシーケンシャルにアクセスするステップと、 アクセスされる時に、第１のバイトを累算された和に加
算するステップであって、該第１のバイトは、もしその
訂正が必要とされるのなら、まだ訂正を受けてはいな
い、ステップと、 該ブロックの第２のバイトに対する誤りパターンを用い
て、該第２のバイトを訂正するステップであって、該第
２のバイトが、訂正されていないままで、該累算された
和に既に加算されている、ステップと、 該第２のバイトに対する該誤りパターンを、該累算され
た和に加算した後、該同一のパスのあいだに、 第３のバイトを該累算された和に加算し、 該第１のバイトに対する誤りパターンを用いて該第１の
バイトを訂正し、かつ 該第１のバイトに対する該誤りパターンを該累算された
和に加算する、ステップと、 を含み、 該第１の選択されたバイトと、該第２の選択されたバイ
トとの間にバイト位置同期関係がなりたつ、方法。 - 【請求項１８】前記バッファが、複数のカラムおよびロ
ウを含むものと概念づけられ、前記第１の選択されたバ
イトと、前記第２の選択されたバイトとが、同一のロウ
にある、請求項17に記載の方法。 - 【請求項１９】前記誤りパターンが、前記累算された和
に加算される誤りパターン係数に含まれており、該誤り
パターン係数が、さらに定数の倍数を含んでいる、請求
項17に記載の方法。 - 【請求項２０】前記定数の倍数の値が、前記バイト位置
同期関係に依存している、請求項19に記載の方法。 - 【請求項２１】前記ブロックを通した前記単一パスアク
セスが完了したとき、もし該ブロックが正しく訂正され
ていれば、前記累算された和がゼロである、請求項17に
記載の方法。 - 【請求項２２】バッファにおけるデータブロック内のバ
イトについてEDC/CRCチェックをおこなう方法であっ
て、 該ブロック内の訂正されていないデータバイトにシーケ
ンシャルにアクセスし、それぞれの訂正されていないデ
ータバイトを、該バイトにアクセスしたときに、累算さ
れた和に加算するステップと、 訂正されていないデータバイトがアクセスされるとき
に、該ブロック内の位置に関連するデータバイトが、利
用可能な誤りパターンを有しているかどうかを判定する
ステップであって、該位置に関連するデータバイトは、
該累算された和に既に加算されている、ステップと、も
し利用可能な誤りパターンが存在するのなら、 該位置に関連するデータバイトに対する該利用可能な誤
りパターンを、該累算された和に加算する、ステップ
と、 該ブロック内の訂正されていないデータバイトにシーケ
ンシャルにアクセスするあいだに、該位置に関連するデ
ータバイトを訂正するステップと、 を含み、 該位置に関連するデータバイトが、該アクセスされた訂
正されていないデータバイトとバイト同期の取られた関
係にある、方法。 - 【請求項２３】バッファにおけるデータブロック内のバ
イトについてEDC/CRCチェックをおこなう方法におい
て、該バイトがコードワードに組織される、方法であっ
て、 該ブロック内の最も最近のコードワードに対する訂正さ
れていないデータバイトを累算された和にシーケンシャ
ルに加算するステップと、 該最も最近のコードワードに対する訂正されていないデ
ータバイトがアクセスされるときに、以前のコードワー
ドにおける対応するデータバイトが、利用可能な誤りパ
ターンを有しているかどうかを判定するステップであっ
て、該以前のコードワードの該対応するデータバイト
は、該累算された和に既に加算されている、ステップ
と、もし利用可能な誤りパターンが存在するのなら、 該以前のコードワードの該対応するデータバイトに対す
る該利用可能な誤りパターンを、該累算された和に加算
するステップと、 を含む方法。 - 【請求項２４】前記最も最近のコードワードの訂正され
ていないデータバイトが、前記累算された和に加算され
ていくあいだに、前記以前のコードワードの前記対応す
るデータバイトを訂正するステップ をさらに含んでいる、請求項23に記載の方法。 - 【請求項２５】前記以前のコードワードの前記対応する
データバイトが、前記累算された和に加算されていく前
記最も最近のコードワードの前記データバイトとバイト
同期の取られた関係にある、請求項23に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/306,917 US5592498A (en) | 1994-09-16 | 1994-09-16 | CRC/EDC checker system |
| US306,917 | 1994-09-16 | ||
| PCT/US1995/011988 WO1996008874A1 (en) | 1994-09-16 | 1995-09-15 | Crc/edc checker system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10508988A JPH10508988A (ja) | 1998-09-02 |
| JP3281387B2 true JP3281387B2 (ja) | 2002-05-13 |
Family
ID=23187456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51040696A Expired - Lifetime JP3281387B2 (ja) | 1994-09-16 | 1995-09-15 | Ｃｒｃ／ｅｄｃチェッカシステム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5592498A (ja) |
| EP (1) | EP0781471B1 (ja) |
| JP (1) | JP3281387B2 (ja) |
| KR (1) | KR970706656A (ja) |
| CN (1) | CN1113474C (ja) |
| DE (1) | DE69524430T2 (ja) |
| WO (1) | WO1996008874A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6012839A (en) * | 1995-06-30 | 2000-01-11 | Quantum Corporation | Method and apparatus to protect data within a disk drive buffer |
| US6048090A (en) * | 1997-04-23 | 2000-04-11 | Cirrus Logic, Inc. | Error correction and concurrent verification of a product code |
| US5920578A (en) * | 1997-04-23 | 1999-07-06 | Cirrus Logic, Inc. | Method and apparatus for efficiently processing a multi-dimensional code |
| US5974580A (en) * | 1997-07-23 | 1999-10-26 | Cirrus Logic, Inc. | Concurrent row/column syndrome generator for a product code |
| US5996105A (en) * | 1997-11-14 | 1999-11-30 | Cirrus Logic, Inc. | ECC system employing a data buffer for storing codeword data and a syndrome buffer for storing error syndromes |
| US6052815A (en) * | 1997-11-14 | 2000-04-18 | Cirrus Logic, Inc. | ECC system for generating a CRC syndrome over randomized data in a computer storage device |
| US5991911A (en) * | 1997-11-14 | 1999-11-23 | Cirrus Logic, Inc. | Concurrent generation of ECC error syndromes and CRC validation syndromes in a DVD storage device |
| US6128760A (en) * | 1998-10-13 | 2000-10-03 | Lsi Logic Corporation | Method and apparatus for calculating a CRC remainder |
| JP3527873B2 (ja) * | 1999-09-03 | 2004-05-17 | 松下電器産業株式会社 | 誤り訂正装置 |
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