JP2810397B2 - 誤り訂正装置 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誤り訂正装置に関し、特にその処理速度の高
速化に関するものである。
速化に関するものである。
従来、プログラム制御形式の誤り訂正装置において、
プログラムのジヤンプ（処理の移行）の判断及びこれに
伴うプログラムカウンタの変更はある判定結果がでる毎
に、その度実行されている。
プログラムのジヤンプ（処理の移行）の判断及びこれに
伴うプログラムカウンタの変更はある判定結果がでる毎
に、その度実行されている。
従来の処理の過程をリードソロモン符号のシンドロー
ム判定を例として説明する。リードソロモン符号は巡回
型の多元ブローク符号であり、近年様々な分野に応用さ
れ広く知られる様になった。
ム判定を例として説明する。リードソロモン符号は巡回
型の多元ブローク符号であり、近年様々な分野に応用さ
れ広く知られる様になった。
今、符号長（ｎ）、情報シンボル（ｋ）個、検査シン
ボル（ｎ−ｋ）個からなるリードソロモン符号につい
て、その復号法を説明する。但し、上記各シンボルは
（ｍ）個の２進ビツトつまり2m個の元を有する有限体で
あるガロア体GF（2m）の元である。
ボル（ｎ−ｋ）個からなるリードソロモン符号につい
て、その復号法を説明する。但し、上記各シンボルは
（ｍ）個の２進ビツトつまり2m個の元を有する有限体で
あるガロア体GF（2m）の元である。
そして、この場合（ｔ）重エラー訂正リードソロモン
符号の生成多項式ｇ（ｘ）は、（α）をガロア体GF
（2m）の原始元として次の（１）式または（２）式のよ
うに表わされる。
符号の生成多項式ｇ（ｘ）は、（α）をガロア体GF
（2m）の原始元として次の（１）式または（２）式のよ
うに表わされる。
g(x)＝（ｘ＋α）（ｘ＋α２） …（ｘ＋α2t） ……（１） g(x)＝（ｘ＋α０）（ｘ＋α） …（ｘ＋α2t-1） ……（２） また、送信符号語をC(x)、受信符号語をR(x)で表わ
し、且つエラー多項式をE(x)とすると、これらの間には
次のような関係が成立する。
し、且つエラー多項式をE(x)とすると、これらの間には
次のような関係が成立する。
R(x)＝C(x)＋E(x) ……（３） この場合、多項式の係数はガロア体GF（2m）に含まれ
ており、エラー多項式E(x)はエラーロケーシヨンおよび
値（大きさ）に対応する項だけを含んでいる。
ており、エラー多項式E(x)はエラーロケーシヨンおよび
値（大きさ）に対応する項だけを含んでいる。
従って、位置xjにおけるエラー値をYjとすると となり、該（４）式でΣはエラーのすべての位置にわた
る総和を意味している。
る総和を意味している。
ここで、シンドロームSiを Si＝Ｒ（αｉ）〔但しｉ＝0,1…2t−１〕 ……（５） の如く定義したとすると、上記（３）式より Si＝Ｃ（αｉ）＋Ｅ（αｉ） となる。
この場合、C(x)はg(x)で常に割り切れるので Ｃ（αｉ）＝０ であるから Si＝Ｅ（αｉ） となる。そこで、上記（４）式より と表わすことができる。但し、αｊ＝Xjとおいたもの
で、Xjはαｊにおけるエラーロケーシヨンを表わしてい
る。
で、Xjはαｊにおけるエラーロケーシヨンを表わしてい
る。
ここで、エラーロケーシヨン多項式σ(x)はエラー数
をｅとして と定義される。
をｅとして と定義される。
また、（７）式のσ１〜σｅはシンドロームS1との間
で次のように関係付けられる。
で次のように関係付けられる。
S1+e＋σ1Si+e-1＋…σe-1Si+1＋σeSi ……（８） つまり、以上のようなリードソロモン符号の復号手順
は （Ｉ）（５）式によりシンドロームSiを計算する。
は （Ｉ）（５）式によりシンドロームSiを計算する。
（II）（８）式によりエラーロケーシヨン多項式の係数
σ１〜σｅを計算する。
σ１〜σｅを計算する。
（III）（７）式によりエラーロケーシヨン多項式の根X
jを求める。
jを求める。
（IV）（６）式によりエラー値Yjを求め、（４）式によ
りエラー多項式を求める。
りエラー多項式を求める。
（Ｖ）（３）式によりエラー訂正を行う。
なる（Ｉ）〜（Ｖ）の手順に帰着せしめられる。
次に、以上のような復号手順によるエラー訂正の具体
例として、１ブロツクデータに４個の検査シンボルを用
いた場合について説明する。
例として、１ブロツクデータに４個の検査シンボルを用
いた場合について説明する。
すなわち、この場合の生成多項式g(x)は g(x)＝（ｘ＋１）（ｘ＋α） （ｘ＋α２）（ｘ＋α３） となり、２重エラーまでの訂正が可能となるものであ
る。
る。
今、実際に誤り訂正を行う場合を考えると、想定され
るエラーの数ｅはｅ＝0,e＝1,e＝2,e≧３の場合が考え
られる。ｅ＝０の場合には受信符号語が正しいのである
から、誤り訂正処理は行わない。またｅ≧３の場合も訂
正能力を越えているわけであるから、エラーフラグを立
てること以外の誤り訂正処理は行わない。即ち、実際に
はｅ＝１の場合とｅ＝２の場合に誤り訂正処理を行うこ
とになる。
るエラーの数ｅはｅ＝0,e＝1,e＝2,e≧３の場合が考え
られる。ｅ＝０の場合には受信符号語が正しいのである
から、誤り訂正処理は行わない。またｅ≧３の場合も訂
正能力を越えているわけであるから、エラーフラグを立
てること以外の誤り訂正処理は行わない。即ち、実際に
はｅ＝１の場合とｅ＝２の場合に誤り訂正処理を行うこ
とになる。
誤り訂正処理としては、上述の復号手順（Ｉ），（I
I）に対応して概略次の様な手順をふむ。
I）に対応して概略次の様な手順をふむ。
（ａ）シンドロームS0〜S3を計算する。
（ｂ）シンドロームS0〜S3を検査し、S0＝S1＝S2＝S3＝
０の場合は、ｅ＝０と判断して誤り訂正処理を終了す
る。更に、シンドロームS0〜S3のうち、いずれか１つの
値のみが０の場合はｅ≠１であり、いずれか２つ以上の
値が０の場合にはｅ≧３であることが（６）式から明か
らである。
０の場合は、ｅ＝０と判断して誤り訂正処理を終了す
る。更に、シンドロームS0〜S3のうち、いずれか１つの
値のみが０の場合はｅ≠１であり、いずれか２つ以上の
値が０の場合にはｅ≧３であることが（６）式から明か
らである。
（ｃ）（８）式をｅ＝1,e＝２について書き直すと、ｅ
＝１の場合には となる。また、ｅ＝２の場合には となる。
＝１の場合には となる。また、ｅ＝２の場合には となる。
ここで、実際の復号器がｅ＝１の場合から動作を始め
るものとすると、先ず連立方程式（９）を満足する解σ
１を求めなければならない。そして、この解が存在しな
ければ、復号器は次にｅ＝２の場合について連立方程式
（10）を満足する解σ1,σ２を求めなければならない。
なお、ここでも解が得られない場合はｅ≧３とみなすこ
とになる。
るものとすると、先ず連立方程式（９）を満足する解σ
１を求めなければならない。そして、この解が存在しな
ければ、復号器は次にｅ＝２の場合について連立方程式
（10）を満足する解σ1,σ２を求めなければならない。
なお、ここでも解が得られない場合はｅ≧３とみなすこ
とになる。
（９）式の解σ１は として求め、（10）式の解σ1,σ２は として求める。
これらの手順において各ステツプで様々な式の値の判
定を行い、判定結果に従って処理過程を表すプログラム
の流れを変える必要がある。
定を行い、判定結果に従って処理過程を表すプログラム
の流れを変える必要がある。
例えば、前記（ｂ）のステツプに於いてシンドローム
S0〜S3の値によってエラーの数ｅは第１表の様に判定で
きる。
S0〜S3の値によってエラーの数ｅは第１表の様に判定で
きる。
また、これらの判定に従う処理の流れを第３図のフロ
ーチヤートに示す。第３図中「ｅ≧３」で示すステツプ
は、エラー数が３以上であると判断し、訂正能力オーバ
ーの処理ルーチンへ移行することを示す。「ｅ≧２」で
示すステツプは、エラー数が２以上であると判断し、２
訂正の処理ルーチンへ移行することを示す。更に「ｅ≧
１」で示すステツプは、エラー数が１以上であると判断
し、１訂正の処理ルーチンへ移行することを示す。
ーチヤートに示す。第３図中「ｅ≧３」で示すステツプ
は、エラー数が３以上であると判断し、訂正能力オーバ
ーの処理ルーチンへ移行することを示す。「ｅ≧２」で
示すステツプは、エラー数が２以上であると判断し、２
訂正の処理ルーチンへ移行することを示す。更に「ｅ≧
１」で示すステツプは、エラー数が１以上であると判断
し、１訂正の処理ルーチンへ移行することを示す。
また、上述の如くプログラムの流れを変える、即ち、
プログラムのジヤンプを行う例として、上述（ｃ）のス
テツプに於いてエラーロケーシヨン多項式の係数σ1,σ
２を計算する際、その分母（S1 2＋S0S2）及び分子（S0S
3＋S1S2），（S1S3＋S2 2）が０であるか否か判定し、こ
れらの判定結果に従いプログラムジヤンプを行うことが
考えられる。即ち、上記分母（S1 2＋S0S2）が０の場合
には、訂正能力オーバーの処理ルーチンへ移行させ、分
子（S0S3＋S1S2），（S1S3＋S2 2）のいずれかが０の場
合には１訂正の処理ルーチンへ移行させるものである。
プログラムのジヤンプを行う例として、上述（ｃ）のス
テツプに於いてエラーロケーシヨン多項式の係数σ1,σ
２を計算する際、その分母（S1 2＋S0S2）及び分子（S0S
3＋S1S2），（S1S3＋S2 2）が０であるか否か判定し、こ
れらの判定結果に従いプログラムジヤンプを行うことが
考えられる。即ち、上記分母（S1 2＋S0S2）が０の場合
には、訂正能力オーバーの処理ルーチンへ移行させ、分
子（S0S3＋S1S2），（S1S3＋S2 2）のいずれかが０の場
合には１訂正の処理ルーチンへ移行させるものである。
しかしながら、上記従来例では例えば第３図のフロー
チヤート中“Y"の場合にプログラムをジヤンプさせると
すると「ｅ≧２」で示すステツプを介して２訂正ルーチ
ンへ行くまでには１又は２回のジヤンプを必要とし、
「ｅ＝０」で示すステツプを介してノーエラールーチン
ヘ行くまでに４回程度のプログラムジヤンプを必要とす
る。しかも、これらのプログラムの記述にはかなりのプ
ログラムステツプ領域を費やすことが第３図より明らか
である。
チヤート中“Y"の場合にプログラムをジヤンプさせると
すると「ｅ≧２」で示すステツプを介して２訂正ルーチ
ンへ行くまでには１又は２回のジヤンプを必要とし、
「ｅ＝０」で示すステツプを介してノーエラールーチン
ヘ行くまでに４回程度のプログラムジヤンプを必要とす
る。しかも、これらのプログラムの記述にはかなりのプ
ログラムステツプ領域を費やすことが第３図より明らか
である。
また、前述したエラーロケーシヨン多項式の係数σ1,
σ２を演算する過程に於いても同様に、（S1 2＋S
0S2），（S0S3＋S1S2），（S1S3＋S2 2）が夫々０である
か否かを判定するステツプを順次行った場合に於いても
同様にプログラムのステツプ領域が大きくなる。
σ２を演算する過程に於いても同様に、（S1 2＋S
0S2），（S0S3＋S1S2），（S1S3＋S2 2）が夫々０である
か否かを判定するステツプを順次行った場合に於いても
同様にプログラムのステツプ領域が大きくなる。
この様にプログラムステツプ領域が大きくなり、プロ
グラムジヤンプの機会が増えると、このプログラムの実
行に時間がかかり、高速の処理が行えない。そのため、
高ビツトレートの受信符号を処理することが困難であっ
た。
グラムジヤンプの機会が増えると、このプログラムの実
行に時間がかかり、高速の処理が行えない。そのため、
高ビツトレートの受信符号を処理することが困難であっ
た。
かかる背景下に於いて、本発明にあっては誤り訂正符
号を含む受信符号の誤りを訂正する装置において、複数
種の誤り訂正処理を有する処理プログラム中、該複数種
の処理のいずれかへの処理の移行を判断する基準となる
複数の判定符号を前記受信符号に基き順次形成する第１
の手段と、該複数の判定符号を同時に出力する第２の手
段と、該同時出力された複数の判定符号に従い前記プロ
グラム中の処理の移行を実行する第３の手段とを備える
構成とした。
号を含む受信符号の誤りを訂正する装置において、複数
種の誤り訂正処理を有する処理プログラム中、該複数種
の処理のいずれかへの処理の移行を判断する基準となる
複数の判定符号を前記受信符号に基き順次形成する第１
の手段と、該複数の判定符号を同時に出力する第２の手
段と、該同時出力された複数の判定符号に従い前記プロ
グラム中の処理の移行を実行する第３の手段とを備える
構成とした。
上述の如く構成することにより、処理プログラム中の
処理の移行回数を少なくすることができ、プログラムス
テツプ領域を小さくでき、高速処理が実現できる。
処理の移行回数を少なくすることができ、プログラムス
テツプ領域を小さくでき、高速処理が実現できる。
以下、本発明の実施例について説明する。
第１図は本発明の一実施例としての誤り訂正装置の要
部をなすプログラム処理回路の構成を示す図である。
部をなすプログラム処理回路の構成を示す図である。
図中、１は受信符号語の入力端であり、伝送路で発生
した誤りを含んだ符号語列が入力される。シンドローム
計算回路2a,2b,2c,2dは夫々シンドロームS0,S1,S2,S3を
（６）式に従って演算する回路である。処理はあらかじ
め記述されたプログラムに従って行われるが、その一部
を記すと、まず、S0のゲートを開いてデータバスDBにシ
ンドロームS0を出力し、これを一時記憶回路（REG）３
が一時記憶する。次に、S0＝０のチエツクのためプログ
ラムメモリより値０をデータバス（DB）に出力し、これ
をREG4が一時記憶する。
した誤りを含んだ符号語列が入力される。シンドローム
計算回路2a,2b,2c,2dは夫々シンドロームS0,S1,S2,S3を
（６）式に従って演算する回路である。処理はあらかじ
め記述されたプログラムに従って行われるが、その一部
を記すと、まず、S0のゲートを開いてデータバスDBにシ
ンドロームS0を出力し、これを一時記憶回路（REG）３
が一時記憶する。次に、S0＝０のチエツクのためプログ
ラムメモリより値０をデータバス（DB）に出力し、これ
をREG4が一時記憶する。
この時、第１の手段を構成する算術演算ユニツト（AL
U）８ではREG3の出力と、REG4の出力を比較し、その比
較結果を１ビツトデータとして出力する。即ち、シンド
ロームS0が０の時にALU8は「０」、シンドロームS0が０
以外の時にALU8は「１」を出力する。このALU8の出力は
シフトレジスタ５に１ビツトデータとして入力されるこ
とになる。
U）８ではREG3の出力と、REG4の出力を比較し、その比
較結果を１ビツトデータとして出力する。即ち、シンド
ロームS0が０の時にALU8は「０」、シンドロームS0が０
以外の時にALU8は「１」を出力する。このALU8の出力は
シフトレジスタ５に１ビツトデータとして入力されるこ
とになる。
上述の如き処理をシンドロームS1,S2,S3について繰り
返すことにより、第２の手段を構成するシフトレジスタ
５に各シンドロームS0〜S3が０であるか否かを示すデー
タ（判定符号）は４つ記憶されており、４ビツトデータ
とされている。
返すことにより、第２の手段を構成するシフトレジスタ
５に各シンドロームS0〜S3が０であるか否かを示すデー
タ（判定符号）は４つ記憶されており、４ビツトデータ
とされている。
ここで、第１表の判定結果を上記ALU8の出力である１
ビツトデータとして表現し、移行しようとするルーチン
をエラー数に対応づけて「０」，「１」，「２」，
「３」で表現した場合の対応を第２表に示す。
ビツトデータとして表現し、移行しようとするルーチン
をエラー数に対応づけて「０」，「１」，「２」，
「３」で表現した場合の対応を第２表に示す。
比較器６に第２表のルーチン「０」に対応する４ビツ
トパターン「0000」をデータバスDBより入力する。この
時、プログラムカウンタ７には、ルーチン「０」を実行
するためのプログラムのジヤンプ先のアドレス（ｋビツ
ト）がデータバスDBから入力される。ここで、比較器６
ではシフトレジスタ５の出力と「0000」とを比較し、一
致する時、プログラムカウンタを上記ジヤンプ先アドレ
スデータでプリセツトする。これに伴い不図示の処理部
によりルーチン「０」の処理が実行される。
トパターン「0000」をデータバスDBより入力する。この
時、プログラムカウンタ７には、ルーチン「０」を実行
するためのプログラムのジヤンプ先のアドレス（ｋビツ
ト）がデータバスDBから入力される。ここで、比較器６
ではシフトレジスタ５の出力と「0000」とを比較し、一
致する時、プログラムカウンタを上記ジヤンプ先アドレ
スデータでプリセツトする。これに伴い不図示の処理部
によりルーチン「０」の処理が実行される。
次に、比較器６にルーチン「１」に対応する４ビツト
パターン「1111」をデータバスDBより入力し、同様にシ
フトレジスタ５の出力が「1111」である場合にはプログ
ラムカウンタ７はルーチン「１」に対応するジヤンプ先
アドレスのデータにてプリセツトされる。
パターン「1111」をデータバスDBより入力し、同様にシ
フトレジスタ５の出力が「1111」である場合にはプログ
ラムカウンタ７はルーチン「１」に対応するジヤンプ先
アドレスのデータにてプリセツトされる。
更に、比較器６にルーチン「２」に対応する４ビツト
パターン「0111」及び「1011」を順次入力し、シフトレ
ジスタ５の出力と一致した場合には、ルーチン「２」に
対応するジヤンプ先アドレスのデータでプリセツトす
る。
パターン「0111」及び「1011」を順次入力し、シフトレ
ジスタ５の出力と一致した場合には、ルーチン「２」に
対応するジヤンプ先アドレスのデータでプリセツトす
る。
従って、それ以外のデータがシフトレジスタ５に記憶
されている場合はルーチン「３」に移る様にプリセツト
を行わなければプログラムは自動的にルーチン「３」に
移る様に設計されている。
されている場合はルーチン「３」に移る様にプリセツト
を行わなければプログラムは自動的にルーチン「３」に
移る様に設計されている。
上述の如く構成することにより、プログラムの流れを
変えるジヤンプの回数を減少することができ、全体とし
て誤り訂正処理速度の高速化、プログラム領域の減少が
実現できる。
変えるジヤンプの回数を減少することができ、全体とし
て誤り訂正処理速度の高速化、プログラム領域の減少が
実現できる。
第２図は本発明の他の実施例としての誤り訂正装置の
要部をなすプログラム処理回路の構成を示す図であり、
図中第１図と同様の構成要素については同一番号を付し
説明は省略する。
要部をなすプログラム処理回路の構成を示す図であり、
図中第１図と同様の構成要素については同一番号を付し
説明は省略する。
第２図に示した実施例の構成に於いてはシフトレジス
タ５の出力する４ビツトデータはジヤンプアドレステー
ブル９に与えられる。ジヤンプアドレステーブル９はデ
ータバスDBからの制御信号（CONT）に応答して、上記４
ビツトデータに対応する各ルーチン（第２表参照）のジ
ヤンプ先アドレスを示すデータを出力する。上記、制御
信号CONTはプログラムカウンタ７にも入力されており、
該制御信号CONTに応答してテーブル９からのアドレスデ
ータでプログラムカウンタ７がプリセツトされる。
タ５の出力する４ビツトデータはジヤンプアドレステー
ブル９に与えられる。ジヤンプアドレステーブル９はデ
ータバスDBからの制御信号（CONT）に応答して、上記４
ビツトデータに対応する各ルーチン（第２表参照）のジ
ヤンプ先アドレスを示すデータを出力する。上記、制御
信号CONTはプログラムカウンタ７にも入力されており、
該制御信号CONTに応答してテーブル９からのアドレスデ
ータでプログラムカウンタ７がプリセツトされる。
本実施例に於いても、第１図の実施例と同様の効果が
得られるのは明らかであろう。更に、本実施例に於いて
は上述の第１図の実施例に於いて比較器６の４回の比較
動作を唯一つのステツプで実行でき、更に処理の高速化
が図れる。
得られるのは明らかであろう。更に、本実施例に於いて
は上述の第１図の実施例に於いて比較器６の４回の比較
動作を唯一つのステツプで実行でき、更に処理の高速化
が図れる。
上述の実施例はシンドロームS0,S1,S2,S3が０である
か否かの判定結果を判定符号とし、同時に出力すること
により処理の高速化を実現したが、前述したエラーロケ
ーシヨン多項式の係数σ1,σ２の分子，分母が０である
か否かの判定結果を判定符号として本発明を適用しても
同様の効果が得られる。
か否かの判定結果を判定符号とし、同時に出力すること
により処理の高速化を実現したが、前述したエラーロケ
ーシヨン多項式の係数σ1,σ２の分子，分母が０である
か否かの判定結果を判定符号として本発明を適用しても
同様の効果が得られる。
例えば、第２図に示す構成をそのまま利用して、REG3
に（S1 2＋S0S2），（S0S3＋S1S2），（S1S3＋S2 2）を順
次記憶させ、REG4には０を記憶させることで、シフトレ
ジスタ５にはこれらのデータが０であるか否かを示す１
ビツトの判別符号が順次入力される。そして、これらの
データをジヤンプアドレステーブルに制御信号CONTと共
に供給することにより所望のルーチンへプログラムが移
行する。
に（S1 2＋S0S2），（S0S3＋S1S2），（S1S3＋S2 2）を順
次記憶させ、REG4には０を記憶させることで、シフトレ
ジスタ５にはこれらのデータが０であるか否かを示す１
ビツトの判別符号が順次入力される。そして、これらの
データをジヤンプアドレステーブルに制御信号CONTと共
に供給することにより所望のルーチンへプログラムが移
行する。
尚、上述の実施例は２訂正リードソロモン符号を例に
とって説明したが、本発明は他の誤り訂正符号により誤
り訂正装置に適用して同様の効果が得られる。
とって説明したが、本発明は他の誤り訂正符号により誤
り訂正装置に適用して同様の効果が得られる。
以上説明した様に、本発明によれば処理の高速化、更
にはプログラム領域を小さくできる誤り訂正装置が得ら
れるものである。
にはプログラム領域を小さくできる誤り訂正装置が得ら
れるものである。
第１図は本発明の一実施例としての誤り訂正装置の要部
をなすプログラム処理回路の構成を示す図、 第２図は本発明の他の実施例としての誤り訂正装置の要
部をなすプログラム処理回路の構成を示す図、 第３図は従来の誤り訂正処理に於ける処理の移行動作を
説明するためのフローチヤートである。 図中、１は受信符号の入力端、2a,2b,2c,2dはシンドロ
ーム演算回路、3,4は一時記憶回路、５はシフトレジス
タ、６は比較器、７はプログラムカウンタ、８は算術演
算ユニツト、９はジヤンプアドレステーブル、DBはデー
タバスである。
をなすプログラム処理回路の構成を示す図、 第２図は本発明の他の実施例としての誤り訂正装置の要
部をなすプログラム処理回路の構成を示す図、 第３図は従来の誤り訂正処理に於ける処理の移行動作を
説明するためのフローチヤートである。 図中、１は受信符号の入力端、2a,2b,2c,2dはシンドロ
ーム演算回路、3,4は一時記憶回路、５はシフトレジス
タ、６は比較器、７はプログラムカウンタ、８は算術演
算ユニツト、９はジヤンプアドレステーブル、DBはデー
タバスである。
フロントページの続き (56)参考文献 特開 昭62−272727（ＪＰ，Ａ) 特開 昭62−250723（ＪＰ，Ａ) 特開 昭62−60320（ＪＰ，Ａ) 特開 昭61−54721（ＪＰ，Ａ) 特開 昭54−32240（ＪＰ，Ａ) 特開 昭52−83045（ＪＰ，Ａ) 米国特許5155734（ＵＳ，Ａ) 米国特許4958349（ＵＳ，Ａ) ＩＢＭ Ｔ．Ｄ．Ｂ，Ｖｏｌ．３，Ｎ ｏ．６，Ｎｏｖ．1960，Ｐ．23−26 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (4)
- 【請求項１】誤り訂正符号を含む受信符号の誤りを訂正
する装置であって、複数種の誤り訂正処理を有する処理
プログラム中、該複数種の処理のいずれかへの処理の移
行を判断する基準となる複数の判定符号を前記受信符号
に基き順次形成する第１の手段と、該複数の判定符号を
同時に出力する第２の手段と、該同時出力された複数の
判定符号に従い前記プログラム中の処理の移行を実行す
る第３の手段とを備える誤り訂正装置。 - 【請求項２】前記複数種の処理は１訂正処理及び２訂正
処理を含み、前記第１の手段は複数のシンドロームを演
算する手段を含むことを特徴とする特許請求の範囲第
（１）項記載の誤り訂正装置。 - 【請求項３】前記複数の判定符号は前記複数のシンドロ
ームが夫々０であるか否かを示す符号であることを特徴
とする特許請求の範囲第（２）項記載の誤り訂正装置。 - 【請求項４】前記第１の手段は前記複数のシンドローム
を用いてエラーロケーシヨン多項式の複数の係数を演算
する手段を含み、前記複数の判定符号は前記複数の係数
の分子，分母が０であるか否かを示す符号であることを
特徴とする特許請求の範囲第（２）項記載の誤り訂正装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036924A JP2810397B2 (ja) | 1989-02-16 | 1989-02-16 | 誤り訂正装置 |
| US07/477,424 US5155734A (en) | 1989-02-16 | 1990-02-09 | Error correcting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036924A JP2810397B2 (ja) | 1989-02-16 | 1989-02-16 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215231A JPH02215231A (ja) | 1990-08-28 |
| JP2810397B2 true JP2810397B2 (ja) | 1998-10-15 |
Family
ID=12483310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036924A Expired - Fee Related JP2810397B2 (ja) | 1989-02-16 | 1989-02-16 | 誤り訂正装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155734A (ja) |
| JP (1) | JP2810397B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289473A (en) * | 1993-01-28 | 1994-02-22 | At&T Bell Laboratories | Method for determining byte error rate |
| US5588010A (en) * | 1994-07-29 | 1996-12-24 | International Business Machines Corporation | Parallel architecture error correction and conversion system |
| JPH1117557A (ja) * | 1997-05-01 | 1999-01-22 | Mitsubishi Electric Corp | 誤り訂正方法及び誤り訂正装置 |
| US6460157B1 (en) * | 1999-11-30 | 2002-10-01 | International Business Machines Corporation | Method system and program products for error correction code conversion |
| JP4891704B2 (ja) * | 2006-08-28 | 2012-03-07 | 株式会社東芝 | 半導体記憶装置 |
| JP5259343B2 (ja) * | 2008-10-31 | 2013-08-07 | 株式会社東芝 | メモリ装置 |
| JP5422974B2 (ja) | 2008-11-18 | 2014-02-19 | 富士通株式会社 | 誤り判定回路及び共有メモリシステム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3685014A (en) * | 1970-10-09 | 1972-08-15 | Ibm | Automatic double error detection and correction device |
| US4107652A (en) * | 1975-12-27 | 1978-08-15 | Fujitsu Limited | Error correcting and controlling system |
| US4142174A (en) * | 1977-08-15 | 1979-02-27 | International Business Machines Corporation | High speed decoding of Reed-Solomon codes |
| NL8105799A (nl) * | 1981-12-23 | 1983-07-18 | Philips Nv | Stelsel voor het overdragen van een televisiebeeldinformatie middels een beeldbloksgewijze tegen fouten beschermende kode, beeldvormer met inrichting voor het genereren van zo een bloksgewijs beschermende kode, en weergeeftoestel voor het onder dekodering van de kode weergeven van het televisiebeeld. |
| US4567594A (en) * | 1983-06-07 | 1986-01-28 | Burroughs Corporation | Reed-Solomon error detecting and correcting system employing pipelined processors |
| JPS603732A (ja) * | 1983-06-21 | 1985-01-10 | Honda Motor Co Ltd | 入出力装置の異常検出方法 |
| JPH0619721B2 (ja) * | 1984-07-20 | 1994-03-16 | パイオニア株式会社 | 符号誤り訂正方法 |
| DE3729882A1 (de) * | 1987-09-05 | 1989-03-23 | Bosch Gmbh Robert | Verfahren und anordnung zur messung der qualitaet von digitalen signalen |
| US4958349A (en) * | 1988-11-01 | 1990-09-18 | Ford Aerospace Corporation | High data rate BCH decoder |
-
1989
- 1989-02-16 JP JP1036924A patent/JP2810397B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-09 US US07/477,424 patent/US5155734A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭ Ｔ．Ｄ．Ｂ，Ｖｏｌ．３，Ｎｏ．６，Ｎｏｖ．１９６０，Ｐ．２３−２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5155734A (en) | 1992-10-13 |
| JPH02215231A (ja) | 1990-08-28 |
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Legal Events
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