JP3126973B2 - 誤り訂正処理装置 - Google Patents
誤り訂正処理装置Info
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- JP3126973B2 JP3126973B2 JP01312742A JP31274289A JP3126973B2 JP 3126973 B2 JP3126973 B2 JP 3126973B2 JP 01312742 A JP01312742 A JP 01312742A JP 31274289 A JP31274289 A JP 31274289A JP 3126973 B2 JP3126973 B2 JP 3126973B2
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Description
〔概要〕 誤り訂正処理装置に関し、 ユークリッド互除での処理時間を短くして誤り訂正処
理の処理速度を向上できる誤り訂正処理装置を提供する
ことを目的とし、 所定の被除多項式を除多項式で割り算し、該除多項式
をさらに剰余で割り算して剰余の次数がある条件を満た
すまで繰り返すユークリッド互除の処理過程を含んでリ
ードソロモン符号の誤り訂正処理を行う誤り訂正処理装
置において、それぞれの行に１つ多項式を記憶するとと
もに、それぞれの行に異なるクロックが与えられるよう
設けられた２行の記憶手段と、該記憶手段に記憶された
多項式の被除多項式と除多項式の役割を切り換えて、該
多項式の係数を出力する交換手段と、該係数に基づいて
ユークリッド互除のための割り算を１多項式毎に行う演
算手段と、該１多項式毎の割り算を１回行う毎に前記役
割を切り換えるように指令し、剰余の次数がある条件を
満たすまでこの指令を繰り返す演算指令手段と、を設け
るように構成する。 〔産業上の利用分野〕 本発明は、誤り訂正処理装置に係り、詳しくは、ディ
ジタル信号の誤り訂正処理で、リードソロモン符号を用
いる際のユークリッド互除を行う誤り訂正処理装置に関
する。 ディジタル伝送・記録システムでは、伝送あるいは記
録しようとするｋビットの情報にｍビットの誤り検査ビ
ットあるいは誤り訂正ビットを付加し、（ｋ＋ｍ）ビッ
トの符号語を構成して伝送あるいは記録を行う。 伝送あるいは記録・再生の過程で誤りが発生した場合
には、復号時に誤り検出ビットを利用して元の情報を推
定する。ある符号語に誤りが生じた場合、それが他のど
の符号語にも一致しなければ誤りが生じたことが分かる
し、さらにそれが他の符号語の誤りの結果とも一致しな
ければ訂正も可能となる。 ディジタル信号の誤りには、誤りの発生する割合が平
均しているランダム誤りと、誤りが部分的に集中して発
生するバースト誤りがあり、例えば磁気記録の場合、媒
体ノイズや背景ノイズのようなランダムノイズにより発
生する誤りはランダム誤りとなり、媒体磁性層の欠陥や
ちりの混入などで発生するドロップアウトはバースト誤
りとなる。なお、一般の伝送システムに比べてバースト
誤りが多いのが磁気記録の特徴である。バースト誤りへ
の対応には２つの考え方がある。その一つはバースト誤
りをランダム誤り化して処理する方法であり、他の１つ
は個々のビットを対象にしているものに対して、あるま
とまり（ブロック）の中で処理をしようという考え方で
ある。 このような考えのもとに構成する符号はブロック符号
と呼ばれ、ブロック符号には鎖状符号（積符号）、リー
ドソロモン符号、隣接符号などがあり、いずれも、例え
ば磁気記録システムの中に適用されている。 ところで、リードソロモン符号の誤り訂正処理におい
ては、ユークリッド互除という処理過程が必要である。
このため、アルゴリズムが提供され、ソフトウエアによ
り実現されているが、データ量が多いために処理に時間
がかかり、誤り訂正処理速度が低下するので、この時間
を短縮する必要がある。 〔従来の技術〕 従来の誤り訂正処理装置では、ユークリッド互除を第
５図に示すようなアルゴリズムによってソフトウエアで
実現している。 ここで、ユークリッド互除は多項式の割り算の繰り返
しであり、次のように示される。すなわち、ユークリッ
ド互除とは、ある多項式をA(X)、B(X)とすると、 A(X)÷B(X)＝Q0(X)余R0(X) B(X)÷R0(X)＝Q1(X)余R1(X) R0(X)÷R1(X)＝Q2(X)余R2(X) という多項式の割り算を、ある条件を満たすまで繰り返
すものである。 なお、光ディスク誤り訂正の場合、 A(X)＝X16 B(X)＝S15X15＋S14X14＋……＋S1X＋S0 と決められており、割り算は余りの次数が７次以下にな
るまで繰り返される。 第５図に示すユークリッド互除アルゴリズムによる基
本方程式の解を求めるフローチャートでは、P1（ステッ
プを示す。以下、同様）で各値の初期設定を行い、P2、
P3では図示の演算を行い、P4でNOのときはP2に戻り、P6
で誤り位置多項式σ(Z)および誤り数値多項式η(Z)を求
める。なお、図中の〔 〕は除算の商、δはU1(Z)の
最大次数の係数を表す。 〔発明が解決しようとする課題〕 しかしながら、このような従来の誤り訂正処理装置に
あっては、第５図のフローチャートで示すアルゴリズム
を実行する際に、この割り算を１係数毎に行っているた
め、１回の割り算の結果を得るのに除多項式の次数と、
除多項式と被除多項式の次数の差とに比例するステップ
数が必要となる。また、誤りの数が多くなると、ユーク
リッド互除での割り算の回数が増える。 したがって、誤りの数が多くなると、割り算の数と、
その割り算にかかるステップ数の分に応じて処理時間が
長くなり、誤り訂正速度が低下するといった問題点があ
った。 そこで本発明は、ユークリッド互除での処理時間を短
くして、誤り訂正処理の処理速度を向上できる誤り訂正
処理装置を提供することを目的としている。 〔課題を解決するための手段〕 本発明による誤り訂正処理装置は上記目的達成のた
め、所定の被除多項式を除多項式で割り算し、該除多項
式をさらに剰余で割り算して剰余の次数がある条件を満
たすまで繰り返すユークリッド互除の処理過程を含んで
リードソロモン符号の誤り訂正処理を行う誤り訂正処理
装置において、それぞれの行に１つ多項式を記憶すると
ともに、それぞれの行に異なるクロックが与えられるよ
う設けられた２行の記憶手段と、該記憶手段に記憶され
た多項式の被除多項式と除多項式の役割を切り換えて、
該多項式の係数を出力する交換手段と、該係数に基づい
てユークリッド互除のための割り算を１多項式毎に行う
演算手段と、該１多項式毎の割り算を１回行う毎に前記
役割を切り換えるように指令し、剰余の次数がある条件
を満たすまでこの指令を繰り返す演算指令手段と、を設
けている。 〔作用〕 本発明では、被除多項式と除多項式の割り算を１回行
う毎に各多項式の係数が交換手段により切り換えられ、
除多項式の係数を可変としながらユークリッド互除のた
めの割り算が繰り返される。 したがって、割り算が１多項式毎に行われることにな
り、割り算の回数が少なくなってユークリッド互除での
処理時間が短くなる。 〔原理説明〕 第１、２図は本発明の原理説明図である。 第１図において、（１−１）〜（１−ｎ）、（２−
１）〜｛２−（ｎ＋１）｝は何れもフリップフロップ回
路であり、剰余（被除多項式でもある）および除多項式
の各係数をそれぞれ記憶する記憶手段に相当するもの、
３、４は有限体の演算回路で、２入力の乗算および除算
をするもの、５は２入力のエクスクルーシブオア（EO
R）回路で、有限体の減算回路に相当するものである。
演算回路３、４およびEOR回路５は演算手段を構成して
いる。なお、第１図は原理説明図であるため、説明の都
合上、交換手段および演算指令手段は図示を省略してい
る。 以上の構成において、 被除多項式:A(X)＝X8＋X7＋X5＋X2＋１ 除多項式 :B(X)＝X6＋X3＋X2＋１ の割り算を行う場合を第２図（ａ）〜（ｄ）を参照して
説明する。 まず、第２図（ａ）に示すように、フリップフロップ
回路（１−１）〜（１−６）の状態を初めに“0"を、ま
た、フリップフロップ回路（２−１）〜（２−７）に除
多項式の係数を右端が高次の係数となるように設定して
おき、フリップフロップ回路（１−１）〜（１−６）の
左端から被除多項式を高次の項の係数から順に入れる
と、第２図（ａ）に示すようになる。なお、図示の煩雑
さを避けるため、第２図（ａ）には各部の部材番号を明
示するが、第２図（ｂ）〜（ｄ）ではこれを省略する。 第２図（ａ）の状態から演算回路３、４により被除多
項式を除多項式で割り算する演算について各係数毎に演
算を行い、係数を右へ１つだけシフトすると、その結果
は第２図（ｂ）に示すようになる。各係数結果がフリッ
プフロップ回路（１−１）〜（１−６）に表されてい
る。すなわち、剰余が自動的に演算回路３、４に送られ
る係数を有する多項式となり、これが次回の割り算で被
除多項式となって、さらにフリップフロップ回路（２−
１）（２−７）に入れられた除多項式で割り算されるこ
ととなる。次いで、同様にして２回目の割り算を行う
と、第２図（ｃ）に示すようになり、さらに３回目の割
り算の結果は第２図（ｄ）のように示される。 以上の処理を筆算による演算と比べてみる。筆算で割
り算を行うと、別表１に示すようになる。そして、各段
階の剰余は別表１に示すように第２図（ａ）〜（ｄ）の
状態にそれぞれ対応したものとなる。このとき、フリッ
プフロップ回路（１−１）〜（１−６）内の数字は各係
数に対応している。したがって、本発明ではユークリッ
ド互除での割り算が１多項式毎に行われることとなり、
従来に比べ割り算の回数を格段に少なくすることがで
き、ユークリッド互除の処理の処理時間を短くして、誤
り訂正処理の処理速度を向上させることができる。ま
た、このような効果は誤りの数が多くなり、データ量が
多くなったような場合に、特に顕著なものとなる。 〔実施例〕 以下、本発明の実施例を説明する。 第３、４図は本発明に係る誤り訂正処理装置の一実施
例を示す図である。第３図は誤り訂正処理装置における
ユークリッド互除装置の構成を示すもので、第１図に示
したものと同一構成部分には同一の符号を付している。
図中、６、７はセレクタ（交換手段に相当）で、フリッ
プフロップ回路（１−１）〜（１−ｎ）およびフリップ
フロップ回路（２−１）〜｛２−（ｎ＋１）｝に記憶さ
れた各多項式の係数を切り換えてEOR回路５および演算
回路３にそれぞれ出力するもの、８、９はカウンタ（演
算指令手段に相当）で、２つの多項式の割り算を１回行
う毎に各多項式の係数を切り換えるようにセレクタ６、
７に指令し、剰余の次数がある条件を満たすまで（本実
施例では次数が「７」以下となるまで）この指令を繰り
返すように剰余の次数の管理を行うものである。clock
1,clock2はフリップフロップ回路（１−１）〜（１−
ｎ）およびフリップフロップ回路（２−１）〜｛２−
（ｎ＋１）｝をシフト動作させるときのタイミングクロ
ックである。 以上の構成において、 被除多項式:A(X)＝x16 除多項式:B(X)＝S15x15＋S14x14＋……＋S1x＋S0 についてユークリッド互除を行う場合を第４図（ａ）〜
（ｆ）を参照して説明する。 まず、フリップフロップ回路（１−１）〜（１−ｎ）
に被除多項式を、フリップフロップ回路（２−１）〜
｛２−（ｎ＋１）｝に除多項式を第１図の場合と同様に
高次の項の係数から順にセットする。この状態は第４図
（ａ）のように示される。なお、図示の煩雑さを避ける
ため本発明の原理説明の場合と同様に、第４図（ａ）に
は各部の部材番号を明示するが、第４図（ｂ）〜（ｆ）
ではこれを省略する。 次いで、被除多項式のフリップフロップ回路（１−
１）〜（１−ｎ）の方に〔２つの多項式の次数の差＋
１〕回のクロック（clock1に対応）を与えるとともに、
セレクタ６、７を第４図（ａ）で太線で示すように切り
換えて係数S0〜S15を演算回路３および演算回路４に送
るとともに、clock1のタイミングに同期してA(X)÷B(X)
の割り算を行い、フリップフロップ回路（１−１）〜
（１−ｎ）に次の式で示す剰余多項式R0(X)を生成す
る。 R0(X)＝r014x14＋r013x13＋…＋r01x＋r00 但し、r014〜r00は剰余多項式の係数 なお、カウンタ８は剰余多項式の次数を記憶するもの
で、１つの多項式の割り算の際に１つ、また右シフト１
回につき１つだけ値をダウンさせる。一方、カウンタ９
は右シフトする際に何回シフトしたのかを記憶してい
る。したがって、第４図（ａ）の状態ではカウンタ８の
値が〔15〕、カウンタ９の値が
理の処理速度を向上できる誤り訂正処理装置を提供する
ことを目的とし、 所定の被除多項式を除多項式で割り算し、該除多項式
をさらに剰余で割り算して剰余の次数がある条件を満た
すまで繰り返すユークリッド互除の処理過程を含んでリ
ードソロモン符号の誤り訂正処理を行う誤り訂正処理装
置において、それぞれの行に１つ多項式を記憶するとと
もに、それぞれの行に異なるクロックが与えられるよう
設けられた２行の記憶手段と、該記憶手段に記憶された
多項式の被除多項式と除多項式の役割を切り換えて、該
多項式の係数を出力する交換手段と、該係数に基づいて
ユークリッド互除のための割り算を１多項式毎に行う演
算手段と、該１多項式毎の割り算を１回行う毎に前記役
割を切り換えるように指令し、剰余の次数がある条件を
満たすまでこの指令を繰り返す演算指令手段と、を設け
るように構成する。 〔産業上の利用分野〕 本発明は、誤り訂正処理装置に係り、詳しくは、ディ
ジタル信号の誤り訂正処理で、リードソロモン符号を用
いる際のユークリッド互除を行う誤り訂正処理装置に関
する。 ディジタル伝送・記録システムでは、伝送あるいは記
録しようとするｋビットの情報にｍビットの誤り検査ビ
ットあるいは誤り訂正ビットを付加し、（ｋ＋ｍ）ビッ
トの符号語を構成して伝送あるいは記録を行う。 伝送あるいは記録・再生の過程で誤りが発生した場合
には、復号時に誤り検出ビットを利用して元の情報を推
定する。ある符号語に誤りが生じた場合、それが他のど
の符号語にも一致しなければ誤りが生じたことが分かる
し、さらにそれが他の符号語の誤りの結果とも一致しな
ければ訂正も可能となる。 ディジタル信号の誤りには、誤りの発生する割合が平
均しているランダム誤りと、誤りが部分的に集中して発
生するバースト誤りがあり、例えば磁気記録の場合、媒
体ノイズや背景ノイズのようなランダムノイズにより発
生する誤りはランダム誤りとなり、媒体磁性層の欠陥や
ちりの混入などで発生するドロップアウトはバースト誤
りとなる。なお、一般の伝送システムに比べてバースト
誤りが多いのが磁気記録の特徴である。バースト誤りへ
の対応には２つの考え方がある。その一つはバースト誤
りをランダム誤り化して処理する方法であり、他の１つ
は個々のビットを対象にしているものに対して、あるま
とまり（ブロック）の中で処理をしようという考え方で
ある。 このような考えのもとに構成する符号はブロック符号
と呼ばれ、ブロック符号には鎖状符号（積符号）、リー
ドソロモン符号、隣接符号などがあり、いずれも、例え
ば磁気記録システムの中に適用されている。 ところで、リードソロモン符号の誤り訂正処理におい
ては、ユークリッド互除という処理過程が必要である。
このため、アルゴリズムが提供され、ソフトウエアによ
り実現されているが、データ量が多いために処理に時間
がかかり、誤り訂正処理速度が低下するので、この時間
を短縮する必要がある。 〔従来の技術〕 従来の誤り訂正処理装置では、ユークリッド互除を第
５図に示すようなアルゴリズムによってソフトウエアで
実現している。 ここで、ユークリッド互除は多項式の割り算の繰り返
しであり、次のように示される。すなわち、ユークリッ
ド互除とは、ある多項式をA(X)、B(X)とすると、 A(X)÷B(X)＝Q0(X)余R0(X) B(X)÷R0(X)＝Q1(X)余R1(X) R0(X)÷R1(X)＝Q2(X)余R2(X) という多項式の割り算を、ある条件を満たすまで繰り返
すものである。 なお、光ディスク誤り訂正の場合、 A(X)＝X16 B(X)＝S15X15＋S14X14＋……＋S1X＋S0 と決められており、割り算は余りの次数が７次以下にな
るまで繰り返される。 第５図に示すユークリッド互除アルゴリズムによる基
本方程式の解を求めるフローチャートでは、P1（ステッ
プを示す。以下、同様）で各値の初期設定を行い、P2、
P3では図示の演算を行い、P4でNOのときはP2に戻り、P6
で誤り位置多項式σ(Z)および誤り数値多項式η(Z)を求
める。なお、図中の〔 〕は除算の商、δはU1(Z)の
最大次数の係数を表す。 〔発明が解決しようとする課題〕 しかしながら、このような従来の誤り訂正処理装置に
あっては、第５図のフローチャートで示すアルゴリズム
を実行する際に、この割り算を１係数毎に行っているた
め、１回の割り算の結果を得るのに除多項式の次数と、
除多項式と被除多項式の次数の差とに比例するステップ
数が必要となる。また、誤りの数が多くなると、ユーク
リッド互除での割り算の回数が増える。 したがって、誤りの数が多くなると、割り算の数と、
その割り算にかかるステップ数の分に応じて処理時間が
長くなり、誤り訂正速度が低下するといった問題点があ
った。 そこで本発明は、ユークリッド互除での処理時間を短
くして、誤り訂正処理の処理速度を向上できる誤り訂正
処理装置を提供することを目的としている。 〔課題を解決するための手段〕 本発明による誤り訂正処理装置は上記目的達成のた
め、所定の被除多項式を除多項式で割り算し、該除多項
式をさらに剰余で割り算して剰余の次数がある条件を満
たすまで繰り返すユークリッド互除の処理過程を含んで
リードソロモン符号の誤り訂正処理を行う誤り訂正処理
装置において、それぞれの行に１つ多項式を記憶すると
ともに、それぞれの行に異なるクロックが与えられるよ
う設けられた２行の記憶手段と、該記憶手段に記憶され
た多項式の被除多項式と除多項式の役割を切り換えて、
該多項式の係数を出力する交換手段と、該係数に基づい
てユークリッド互除のための割り算を１多項式毎に行う
演算手段と、該１多項式毎の割り算を１回行う毎に前記
役割を切り換えるように指令し、剰余の次数がある条件
を満たすまでこの指令を繰り返す演算指令手段と、を設
けている。 〔作用〕 本発明では、被除多項式と除多項式の割り算を１回行
う毎に各多項式の係数が交換手段により切り換えられ、
除多項式の係数を可変としながらユークリッド互除のた
めの割り算が繰り返される。 したがって、割り算が１多項式毎に行われることにな
り、割り算の回数が少なくなってユークリッド互除での
処理時間が短くなる。 〔原理説明〕 第１、２図は本発明の原理説明図である。 第１図において、（１−１）〜（１−ｎ）、（２−
１）〜｛２−（ｎ＋１）｝は何れもフリップフロップ回
路であり、剰余（被除多項式でもある）および除多項式
の各係数をそれぞれ記憶する記憶手段に相当するもの、
３、４は有限体の演算回路で、２入力の乗算および除算
をするもの、５は２入力のエクスクルーシブオア（EO
R）回路で、有限体の減算回路に相当するものである。
演算回路３、４およびEOR回路５は演算手段を構成して
いる。なお、第１図は原理説明図であるため、説明の都
合上、交換手段および演算指令手段は図示を省略してい
る。 以上の構成において、 被除多項式:A(X)＝X8＋X7＋X5＋X2＋１ 除多項式 :B(X)＝X6＋X3＋X2＋１ の割り算を行う場合を第２図（ａ）〜（ｄ）を参照して
説明する。 まず、第２図（ａ）に示すように、フリップフロップ
回路（１−１）〜（１−６）の状態を初めに“0"を、ま
た、フリップフロップ回路（２−１）〜（２−７）に除
多項式の係数を右端が高次の係数となるように設定して
おき、フリップフロップ回路（１−１）〜（１−６）の
左端から被除多項式を高次の項の係数から順に入れる
と、第２図（ａ）に示すようになる。なお、図示の煩雑
さを避けるため、第２図（ａ）には各部の部材番号を明
示するが、第２図（ｂ）〜（ｄ）ではこれを省略する。 第２図（ａ）の状態から演算回路３、４により被除多
項式を除多項式で割り算する演算について各係数毎に演
算を行い、係数を右へ１つだけシフトすると、その結果
は第２図（ｂ）に示すようになる。各係数結果がフリッ
プフロップ回路（１−１）〜（１−６）に表されてい
る。すなわち、剰余が自動的に演算回路３、４に送られ
る係数を有する多項式となり、これが次回の割り算で被
除多項式となって、さらにフリップフロップ回路（２−
１）（２−７）に入れられた除多項式で割り算されるこ
ととなる。次いで、同様にして２回目の割り算を行う
と、第２図（ｃ）に示すようになり、さらに３回目の割
り算の結果は第２図（ｄ）のように示される。 以上の処理を筆算による演算と比べてみる。筆算で割
り算を行うと、別表１に示すようになる。そして、各段
階の剰余は別表１に示すように第２図（ａ）〜（ｄ）の
状態にそれぞれ対応したものとなる。このとき、フリッ
プフロップ回路（１−１）〜（１−６）内の数字は各係
数に対応している。したがって、本発明ではユークリッ
ド互除での割り算が１多項式毎に行われることとなり、
従来に比べ割り算の回数を格段に少なくすることがで
き、ユークリッド互除の処理の処理時間を短くして、誤
り訂正処理の処理速度を向上させることができる。ま
た、このような効果は誤りの数が多くなり、データ量が
多くなったような場合に、特に顕著なものとなる。 〔実施例〕 以下、本発明の実施例を説明する。 第３、４図は本発明に係る誤り訂正処理装置の一実施
例を示す図である。第３図は誤り訂正処理装置における
ユークリッド互除装置の構成を示すもので、第１図に示
したものと同一構成部分には同一の符号を付している。
図中、６、７はセレクタ（交換手段に相当）で、フリッ
プフロップ回路（１−１）〜（１−ｎ）およびフリップ
フロップ回路（２−１）〜｛２−（ｎ＋１）｝に記憶さ
れた各多項式の係数を切り換えてEOR回路５および演算
回路３にそれぞれ出力するもの、８、９はカウンタ（演
算指令手段に相当）で、２つの多項式の割り算を１回行
う毎に各多項式の係数を切り換えるようにセレクタ６、
７に指令し、剰余の次数がある条件を満たすまで（本実
施例では次数が「７」以下となるまで）この指令を繰り
返すように剰余の次数の管理を行うものである。clock
1,clock2はフリップフロップ回路（１−１）〜（１−
ｎ）およびフリップフロップ回路（２−１）〜｛２−
（ｎ＋１）｝をシフト動作させるときのタイミングクロ
ックである。 以上の構成において、 被除多項式:A(X)＝x16 除多項式:B(X)＝S15x15＋S14x14＋……＋S1x＋S0 についてユークリッド互除を行う場合を第４図（ａ）〜
（ｆ）を参照して説明する。 まず、フリップフロップ回路（１−１）〜（１−ｎ）
に被除多項式を、フリップフロップ回路（２−１）〜
｛２−（ｎ＋１）｝に除多項式を第１図の場合と同様に
高次の項の係数から順にセットする。この状態は第４図
（ａ）のように示される。なお、図示の煩雑さを避ける
ため本発明の原理説明の場合と同様に、第４図（ａ）に
は各部の部材番号を明示するが、第４図（ｂ）〜（ｆ）
ではこれを省略する。 次いで、被除多項式のフリップフロップ回路（１−
１）〜（１−ｎ）の方に〔２つの多項式の次数の差＋
１〕回のクロック（clock1に対応）を与えるとともに、
セレクタ６、７を第４図（ａ）で太線で示すように切り
換えて係数S0〜S15を演算回路３および演算回路４に送
るとともに、clock1のタイミングに同期してA(X)÷B(X)
の割り算を行い、フリップフロップ回路（１−１）〜
（１−ｎ）に次の式で示す剰余多項式R0(X)を生成す
る。 R0(X)＝r014x14＋r013x13＋…＋r01x＋r00 但し、r014〜r00は剰余多項式の係数 なお、カウンタ８は剰余多項式の次数を記憶するもの
で、１つの多項式の割り算の際に１つ、また右シフト１
回につき１つだけ値をダウンさせる。一方、カウンタ９
は右シフトする際に何回シフトしたのかを記憶してい
る。したがって、第４図（ａ）の状態ではカウンタ８の
値が〔15〕、カウンタ９の値が
〔０〕となっている。 次いで、第４図（ｂ）に示すように、セレクタ６、７
のセレクタおよびクロックを切り換えて割り算を行う
が、この場合剰余多項式の最高次数（図中では一番右側
のフリップフロップ回路）が“0"のときは、最高次が
“0"でなくなるまで右にシフトした後切り換える。以
後、これを剰余多項式の次数、すなわち、カウンタ８の
値が７次以下になるまで繰り返していく。 ここで、剰余多項式の次数は除多項式の次数より一次
以上小さい。したがって、多項式の割り算をし、剰余多
項式を求めるまでに最小２クロックかかる。そのため、
第４図（ｂ）では剰余多項式の次数degR0(X)＝14で終了
条件を満たしていないため、セレクタ６、７を切り換え
てclock2に２クロック与える。ところが、割り算の結
果、剰余多項式の次数が除多項式の次数より２次以上小
さくなった場合、次の割り算を完結するためには、次数
の差の分だけ余分にクロックを与える（割り算を行う）
必要がある。これは、すなわち上で述べた剰余多項式の
最高次係数が“0"の場合であるから、右シフトする際に
何回シフトしたかを別のカウンタ９に記憶することと
し、次の割り算では〔カウンタ９の値＋２〕回クロック
を与えるようにする。なお、右シフトは単に剰余多項式
側のフリップフロップ回路にクロックを与えることによ
り実行できる。フィードバック量が“0"であるためであ
る。したがって、カウンタ８は１つの多項式の割り算の
際に１つ、また右シフト１回につき１つ値をダウンす
る。その結果、値が“7"以下になったら条件が満たされ
たと判断してダウンカウンタを終了する。なお、本実施
例において、多項式の次数および終了条件は可変であ
る。 以上の動作の様子は、引き続き第４図（ｃ）以下に示
される。すなわち、第４図（ｃ）ではB(X)÷R0（ｘ）の
余り、R1(X)が、 R1(X)＝r111x11＋r110x10＋……＋r11x＋r10 となり、剰余次数はdegR1(X)＝13となる。そして、最高
次数は０なのでclock2に１クロック与えてシフトし、第
４図（ｄ）の状態に移り、ここでも同様にシフトさせ
る。次いで、第４図（ｅ）のシフト状態では最高次数≠
“0"なので、再び割り算を開始し、〔２＋カウンタ９の
値（＝２）〕クロックをclock〕に与える。次いで、第
４図（ｆ）に移り、R0(X)÷R1(X)の余りR2(X)は、 R2(X)＝r210x10＋r29x9＋……＋r21x＋r20 となる。以後、カウンタ８の値が“7"以下になるまでこ
のような演算を繰り返してユークリッド互除を行う。し
たがって、本実施例では、本発明の原理説明の項で述べ
たのと同様の効果を得ることができる。 なお、本発明の適用は上記各例に述べた態様に限定さ
れるものではなく、２つの多項式の最大公約多項式を求
めるためのユークリッド互除装置にも全て適用できる。 〔発明の効果〕 本発明によれば、割り算を１多項式毎に行ってユーク
リッド互除での処理時間を短くすることができ、誤り訂
正処理の処理速度を向上させることができる。
のセレクタおよびクロックを切り換えて割り算を行う
が、この場合剰余多項式の最高次数（図中では一番右側
のフリップフロップ回路）が“0"のときは、最高次が
“0"でなくなるまで右にシフトした後切り換える。以
後、これを剰余多項式の次数、すなわち、カウンタ８の
値が７次以下になるまで繰り返していく。 ここで、剰余多項式の次数は除多項式の次数より一次
以上小さい。したがって、多項式の割り算をし、剰余多
項式を求めるまでに最小２クロックかかる。そのため、
第４図（ｂ）では剰余多項式の次数degR0(X)＝14で終了
条件を満たしていないため、セレクタ６、７を切り換え
てclock2に２クロック与える。ところが、割り算の結
果、剰余多項式の次数が除多項式の次数より２次以上小
さくなった場合、次の割り算を完結するためには、次数
の差の分だけ余分にクロックを与える（割り算を行う）
必要がある。これは、すなわち上で述べた剰余多項式の
最高次係数が“0"の場合であるから、右シフトする際に
何回シフトしたかを別のカウンタ９に記憶することと
し、次の割り算では〔カウンタ９の値＋２〕回クロック
を与えるようにする。なお、右シフトは単に剰余多項式
側のフリップフロップ回路にクロックを与えることによ
り実行できる。フィードバック量が“0"であるためであ
る。したがって、カウンタ８は１つの多項式の割り算の
際に１つ、また右シフト１回につき１つ値をダウンす
る。その結果、値が“7"以下になったら条件が満たされ
たと判断してダウンカウンタを終了する。なお、本実施
例において、多項式の次数および終了条件は可変であ
る。 以上の動作の様子は、引き続き第４図（ｃ）以下に示
される。すなわち、第４図（ｃ）ではB(X)÷R0（ｘ）の
余り、R1(X)が、 R1(X)＝r111x11＋r110x10＋……＋r11x＋r10 となり、剰余次数はdegR1(X)＝13となる。そして、最高
次数は０なのでclock2に１クロック与えてシフトし、第
４図（ｄ）の状態に移り、ここでも同様にシフトさせ
る。次いで、第４図（ｅ）のシフト状態では最高次数≠
“0"なので、再び割り算を開始し、〔２＋カウンタ９の
値（＝２）〕クロックをclock〕に与える。次いで、第
４図（ｆ）に移り、R0(X)÷R1(X)の余りR2(X)は、 R2(X)＝r210x10＋r29x9＋……＋r21x＋r20 となる。以後、カウンタ８の値が“7"以下になるまでこ
のような演算を繰り返してユークリッド互除を行う。し
たがって、本実施例では、本発明の原理説明の項で述べ
たのと同様の効果を得ることができる。 なお、本発明の適用は上記各例に述べた態様に限定さ
れるものではなく、２つの多項式の最大公約多項式を求
めるためのユークリッド互除装置にも全て適用できる。 〔発明の効果〕 本発明によれば、割り算を１多項式毎に行ってユーク
リッド互除での処理時間を短くすることができ、誤り訂
正処理の処理速度を向上させることができる。
第１、２図は本発明の原理を説明する図であり、 第１図はその構成図、 第２図（ａ）〜（ｄ）はその動作を説明する図、 第３、４図は本発明に係る誤り訂正処理装置の一実施例
を示す図であり、 第３図はその構成図、 第４図（ａ）〜（ｆ）はその動作を説明する図、 第５図は従来のユークリッド互除を行うフローチャート
である。 １−１〜１−ｎ……フリップフロップ回路（記憶手
段）、 ２−１｛２−（ｎ＋１）｝……フリップフロップ回路
（記憶手段）、 ３、４……演算回路（演算手段）、 ５……EOR回路（演算手段）、 ６、７……セレクタ（交換手段）、 ８、９……カウンタ（演算指令手段）。
を示す図であり、 第３図はその構成図、 第４図（ａ）〜（ｆ）はその動作を説明する図、 第５図は従来のユークリッド互除を行うフローチャート
である。 １−１〜１−ｎ……フリップフロップ回路（記憶手
段）、 ２−１｛２−（ｎ＋１）｝……フリップフロップ回路
（記憶手段）、 ３、４……演算回路（演算手段）、 ５……EOR回路（演算手段）、 ６、７……セレクタ（交換手段）、 ８、９……カウンタ（演算指令手段）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−276825（ＪＰ，Ａ) 特開 昭63−316525（ＪＰ，Ａ) 特開 昭63−167527（ＪＰ，Ａ) 米国特許4873688（ＵＳ，Ａ) 米国特許4162480（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330
Claims (1)
- 【請求項１】所定の被除多項式を除多項式で割り算し、 該除多項式をさらに剰余で割り算して剰余の次数がある
条件を満たすまで繰り返すユークリッド互除の処理過程
を含んでリードソロモン符号の誤り訂正処理を行う誤り
訂正処理装置において、 それぞれの行に１つ多項式を記憶するとともに、それぞ
れの行に異なるクロックが与えられるよう設けられた２
行の記憶手段と、 該記憶手段に記憶された多項式の被除多項式と除多項式
の役割を切り換えて、該多項式の係数を出力する交換手
段と、 該係数に基づいてユークリッド互除のための割り算を１
多項式毎に行う演算手段と、 該１多項式毎の割り算を１回行う毎に前記役割を切り換
えるように指令し、剰余の次数がある条件を満たすまで
この指令を繰り返す演算指令手段と、を設けたことを特
徴とする誤り訂正処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01312742A JP3126973B2 (ja) | 1989-11-30 | 1989-11-30 | 誤り訂正処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01312742A JP3126973B2 (ja) | 1989-11-30 | 1989-11-30 | 誤り訂正処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03172027A JPH03172027A (ja) | 1991-07-25 |
| JP3126973B2 true JP3126973B2 (ja) | 2001-01-22 |
Family
ID=18032873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01312742A Expired - Fee Related JP3126973B2 (ja) | 1989-11-30 | 1989-11-30 | 誤り訂正処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126973B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735648U (ja) * | 1993-12-16 | 1995-07-04 | 株式会社河合楽器製作所 | 防音ボックス |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1241429B (it) * | 1990-03-01 | 1994-01-17 | Sip | Circuito elettronico per la generazione di codici per la rilevazione di errori in segnali numerici |
| US5504758A (en) * | 1992-04-28 | 1996-04-02 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting apparatus |
| EP0911983A4 (en) * | 1996-06-27 | 2000-09-27 | Matsushita Electric Ind Co Ltd | REED-SOLOMON ERROR CORRECTING CIRCUIT AND EUCLIDIAN MUTUAL DIVISION METHOD AND DEVICE |
-
1989
- 1989-11-30 JP JP01312742A patent/JP3126973B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735648U (ja) * | 1993-12-16 | 1995-07-04 | 株式会社河合楽器製作所 | 防音ボックス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03172027A (ja) | 1991-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |