JP2797570B2 - ユークリッドの互除回路 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 C₁誤り訂正符号のエンコーダの説明 C₂誤り訂正符号のデコーダの全体構成の説明（第９
図） C₃ユークリッドの互除法を用いた従来の誤り位置多項
式の導出回路の説明（第10図、第11図） C₄従来の改善された誤り位置多項式の導出回路の説明
（第12図、第13図） Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段 Ｆ 作用 Ｇ 実施例 G₁一実施例で使用する互除ユニットの説明（第14図〜
第18図） G₂一実施例の誤り位置多項式の導出回路の説明（第１
図、第２図） G₃互除ユニットのより具体的な構成の説明（第３図、
第４図） G₄互除ユニットの他の例の説明（第５図、第６図） G₅本発明の他の実施例の説明（第７図、第８図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、例えば誤り訂正符号のデコーダに適用して
好適なユークリッドの互除回路に関する。

Ｂ 発明の概要 本発明は、例えば誤り訂正符号のデコーダに適用して
好適なユークリッドの互除回路に関し、第１の入力多項
式を因子に含む多項式を第２の入力多項式で除したとき
の商及び剰余を求めると共にその商及び第３の入力多項
式よりそれまでの全体の商を求め、その剰余、それら第
１の入力多項式又は第２の入力多項式及びその全体の商
を夫々第１の出力多項式、第２の出力多項式及び第３の
出力多項式となす互除ユニットを複数個縦続接続し、そ
れら複数の互除ユニットにおいて夫々その商を求める除
算手段を共用し、それら複数の互除ユニットにおいて夫
々その商を求めるタイミングを異ならしめることによ
り、比較的回路規模の大きな除算手段の数を１個にして
全体の回路規模を小型化できる様にしたものである。

Ｃ 従来の技術 C₁誤り訂正符号のエンコーダの説明 音声信号や映像信号等をデジタル信号の形式で記録再
生するデジタル処理技術が広く普及しつつある。このデ
ジタル信号処理技術における重要な技術は誤り訂正符号
の符号化及び復号化の技術である。誤り訂正符号には広
義のBCH符号、Goppa符号等があり本発明はこれらの誤り
訂正符号にも適用できるものであるが、本明細書におい
てはBCH符号の特別な場合であるReed−Solomon符号のみ
を扱う。

Reed−solomon符号では有限体GF（2^m）（ｍは１以上
の整数）の元を各シンボルに対応させている。また、そ
の有限体GF（2^m）の既約生成多項式をＧ（Ｘ）としてＧ
（Ｘ）＝０の根をαとすると、その有限体GF（2^m）の各
元即ち各シンボルはαのべき乗で表現することができ
る。更に、このαのべき乗α^ｉ（ｉは整数）はベクトル
表現ではｍビットの２進数で表現することができ、デジ
タル信号処理においてはこのベクトル表現が便利であ
る。

Reed−Solomon符号の符号化を行なうには先ず上述の
αを用いて次の様なパリティ・チェック・マトリックス
Ｈを定義する。

この場合、ｎは符号長、ｔは訂正可能なシンボルの数
を示し、原情報を（ｎ−2t）個のシンボルu₀〜
u_n-2t-1、パリティ情報を2t個のシンボルp₀〜p_2t-1で表
現すると、送信符号語ｆは次の様にｎ個のシンボルを要
素とするベクトルで表現できる。尚、〔‥‥〕^ｔは転置
行列を示す。

ｆ＝〔pop₁‥‥p_2t-1u₀u₁‥‥u_n-2t-1〕^ｔ ‥‥（2A） そして、エンコーダは Hf＝０ ‥‥（３） が成立する様にパリティ情報のシンボルp₀〜p_2t-1を決
定する。また、送信符号語ｆを多項式表現でｆ（Ｘ）と
すると、 ｆ（Ｘ）＝p₀＋p₁X＋‥‥＋p_2t-1Xg^2t-1 ＋u₀X^2t＋‥‥＋u_n-2t-1X^n-1 ‥‥（2B） となり、この式（2B）の変数Ｘにα，α²,‥‥，α^2tを
順次代入することにより式（３）は次の様に表現するこ
とができる。

ｆ（α）＝0,f（α^２）＝0,‥‥,f（α^2t）＝０ ‥‥（４） C₂誤り訂正符号のデコーダの全体構成の説明（第９図） 送信符号語ｆに対して伝送誤りをｅとすると、受信符
号語ｒはベクトル表現では ｒ＝ｆ＋ｅ ‥‥（5A） となり、この式（5A）を多項式表現すると ｒ（Ｘ）＝ｆ（Ｘ）＋ｅ（Ｘ） ＝r₀＋r₁X＋‥‥＋r_n-1X^n-1 ‥‥（5B） となる。Reed−Solomon符号では、符号長をｎ、パリテ
ィ情報のシンボルの数を2tとすると、伝送誤りｅの中の
０以外の誤りシンボルの数がｔ個以下の場合に誤り訂正
を行なうことができる。

第９図は誤り訂正符号のデコーダの全体構成を示し、
この第９図において、（１）はシンドローム発生回路で
あり、このシンドローム発生回路（１）は式（１）のパ
リティ・チェック・マトリックスＨと受信符号語ｒとを
乗算することによりシンドロームＳを生成する。このシ
ンドロームＳはベクトル表現では Ｓ＝〔S₁S₂‥‥S_2t〕^ｔ ‥‥（6A） となり、多項式表現では Ｓ（Ｘ）＝S₁＋S₂X＋S₃X²＋‥‥＋S_2tX^2t-1 ‥‥（6B） となる。そして、Ｓ＝Hrを各要素を用いて表現すると次
の様になる。

この式（7A）をまとめると、 となるが、伝送誤りｅの多項式表現をｅ（Ｘ）＝e₀X＋e
₁X²＋‥‥＋e_n-1X^n-1として、式（４）のエンコーダに
おける条件を用いると、式（7B）は次の様に表現するこ
とができる。

S_j＝ｅ（α^ｊ）（ｊ＝1,2,‥‥2t） ‥‥（7C） 第９図において、（２）は誤り位置多項式の導出回路
を示し、この誤り位置多項式の導出回路（２）はそのシ
ンドローム多項式Ｓ（Ｘ）（実際にはＳ（ｘ）の各係
数）より誤り位置多項式σ（Ｘ）の各係数及び誤り評価
多項式ω（Ｘ）の各係数を計算して、これら各係数を誤
り位置の検出回路（３）及び誤りパターンの算出回路
（４）に供給する。

この場合、受信符号語ｒの先頭からｊ番目の位置に誤
りが生じたときに（即ちe_j≠０のときに）、α^ｊを誤り
位置と呼ぶことにする。そして、伝送誤りｅの非零の要
素の数をν個（ν≦ｔ）として、これらν個の非零の要
素（誤りシンボル）の誤り位置をX_i、誤りパターンをY_i
（ｉ＝1,2,‥‥ν）とすると、ν個の誤りシンボルは夫
々（X_i,Y_i）によって表現されると共に、式（7C）を次
の様に表現することができる。

式（7D）は2t個の方程式を示し、未知数は（X_i,Y_i）
の２ν個（２ν≦2t）であるからこれら未知数（X_i,Y
i）は一意的に求めることができる。しかしながら、式
（7D）を充足する未知数（X_i,Y_i）（ｉ＝1,2,‥‥，
ν）を容易に求めるために、次の様に誤り位置多項式σ
（Ｘ）及び誤り評価多項式ω（Ｘ）を導入する。

ω（Ｘ）＝Ｓ（Ｘ）・σ（Ｘ）（modX^2t）‥‥（９） 式（８）よりσ（X_i ^-1）＝０（ｉ＝1,2,‥‥，ν）が
成立するので、この誤り位置多項式σ（Ｘ）の係数σ_ｉ
が求められれば、α^-j（ｊ＝0,1,‥‥ｎ−１）を順次σ
（Ｘ）に代入してσ（α^-j）＝０となるときのα^-jを全
数サーチすることにより、誤り位置X_i（ｉ＝1,2,‥‥，
ν）を検出することができる。

一方、誤り位置X_iに対する誤りパターンをY_iとする
と、誤り評価多項式ω（Ｘ）を用いて誤りパターンY_iは
次の様に算出できることが知られている。

後述の如く、誤り位置多項式σ（Ｘ）及び誤り評価多
項式ω（Ｘ）はユークリッドの互除法によってシンドロ
ーム多項式Ｓ（Ｘ）より導出することができる。そし
て、第９図における誤り位置の検出回路（３）は誤り位
置多項式σ（Ｘ）より誤り位置X_iを検出し、その誤り位
置の所でハイレベル“1"となるデジタル信号を生成して
アンドゲート群（５）の夫々の一方の入力端子に供給す
る。また、誤りパターンの算出回路（４）が式（10）を
用いて算出した誤りパターンY_iのベクトル表現であるｍ
ビットの２進数を夫々の誤り位置の所でアンドゲート群
（５）の夫々の他方の入力端子に供給すると、アンドゲ
ート群（５）からは伝送誤り多項式ｅ（Ｘ）の各係数の
ベクトル表現が時系列的に生成される。そして、受信符
号語の多項式ｒ（ｘ）の各係数を遅延回路（７）にて所
定時間で遅延させてなる係数のベクトル表現とその伝送
誤り多項式ｅ（Ｘ）の各係数ベクトル表現とをmod2の加
算器群（６）で加算することにより、誤りが訂正された
送信符号語の多項式ｆ（Ｘ）の各係数のベクトル表現が
求められる。これはmod2では加算と減算とは同一の演算
であることを利用している。

C₃ユークリッドの互除法を用いた従来の誤り位置多項式
の導出回路の説明（第10図、第11図） ２つの多項式r_-1（Ｘ）,r₀（Ｘ）が与えられ、deg
（次数）r₀≦degr_-1であるとすれば、ユークリッドの互
除法では次の様な除算を繰返し実行する。

そして、最後に割り切れた非零のr_j（ｘ）がr
_-1（Ｘ）とr₀（Ｘ）との最大公約多項式（Greatest Com
mon Devisor:GCD）になる。

また、このユーキリッドの互除法に基づいて次の定理
が導かれる。即ち、２つの多項式r_-1（Ｘ）,r₀（Ｘ）が
与えられ、degr₀≦degr_-1且つGCDがｈ（Ｘ）であるとす
ると、 Ｕ（Ｘ）・r_-1（Ｘ）＋Ｖ（Ｘ）・r₀（Ｘ）＝ｈ
（Ｘ） ‥‥（12） を充足するＸ（Ｘ）,V（Ｘ）が存在し、degu,degVは共
にdegr_-1より小さい。Ｕ（Ｘ）及びＶ（Ｘ）を求めるに
は U_-1（Ｘ）＝0,U₀（Ｘ）＝１ ‥‥（13A） V_-1（Ｘ）＝1,V₀（Ｘ）＝０ ‥‥（13B） と定義して、式（11A）〜（11Z）に現われる商q_i（ｉ＝
1,2,‥‥,j＋１）を用いて次の式よりU_i（Ｘ）,V
_I（Ｘ）を計算する。

U_i（Ｘ）＝q_i（Ｘ）・U_i-1（Ｘ）＋U_i-2（Ｘ） ‥‥（14A） V_i（Ｘ）＝q_i（Ｘ）・V_i-1（Ｘ）＋V_i-2（Ｘ） ‥‥（14B） この場合、（−１）^j+1V_j（Ｘ）がＵ（Ｘ）となり、
（−１）^jU_i（Ｘ）がＶ（Ｘ）となる。

式（11A）〜（11Z）及び式（14A），（14B）のユーク
リッドの互除法を適用すると、シンドローム多項式Ｓ
（Ｘ）（式（6B））より第11図に示すステップ（100）
〜（105）のアルゴリズムによって誤り位置多項式σ
（Ｘ）、誤り評価多項式ω（Ｘ）が求められることが知
られている。

ステップ（100） 誤り訂正できるシンボルの数の上限をｔとした場合、
r_-1（Ｘ）及びr₀（Ｘ）を夫々X^2t及びＳ（Ｘ）として、
U_-1（Ｘ）及びU₀（Ｘ）を夫々０及び１に設定する。

ステップ（101） ステップ数ｉを１に設定する。

ステップ（102） r_i-2（Ｘ）をr_i-1（Ｘ）で除した商をq_i（Ｘ）とし
て、式（11Y）でｊをｉに置換えた式及び式（14A）より
r_i（Ｘ）及びU_i（Ｘ）を算出する。即ち、 r_i（Ｘ）＝r_i-2（Ｘ）−q_i（Ｘ）r_i-1（Ｘ） ‥‥（15A） U_i（Ｘ）＝U_i-2（Ｘ）＋q_i（Ｘ）U_i-1（Ｘ） ‥‥（15B） ステップ（103） r_i（Ｘ）の次数が（ｔ−１）次以下になったかどうか
を調べる。degr_i（Ｘ）≦ｔ−１のときにはステップ（1
05）に移り、degr_i（Ｘ）＞ｔ−１のときにはステップ
（104）に移る。

ステップ（104） ステップ数ｉを１だけ増分してステップ（102）に戻
る。

ステップ（105） U_i（Ｘ）のδ倍が誤り位置多項式σ（Ｘ）となり、r_i
（Ｘ）の（−１）^ｉδ倍が誤り評価多項式ω（Ｘ）とな
る。

δはσ_０（式（８）の０次の係数）を１とするための
定数であり、実際の計算ではσ（X_i）＝０となるX_iのみ
が問題となるためδ＝１とすることができる。また、有
限体GF（2^m）上では加算と減算とは同一であるため、
（−１）^ｉも１とすることができる。

第10図は第11図のアルゴリズムを実行するための仮想
的な回路（従来の誤り位置多項式の導出回路（２）の具
体的な構成）を示し、この第10図において、（8A）〜
（8Z）は夫々全体として同一構成の互除ユニット、（9
A）〜（9Z）は夫々第11図のステップ（102）におけるq_i
（Ｘ）及びr_i（Ｘ）を決算する主計算ユニット、（10
A）〜（10Z）は夫々U_i（Ｘ）を計算する副計算ユニット
である。また、先頭の互除ユニット（8A）に関数r
_i（Ｘ）,U_i（Ｘ）の初期値r_-1（Ｘ）＝X^2t,r₀（Ｘ）＝
Ｓ（Ｘ）,U_-1（Ｘ）,U₀（Ｘ）を供給すると、これらの
関数は互除ユニットを１つ通過する毎に次第に（r
₀（Ｘ）,r₁（Ｘ）,U₀（Ｘ）,U₁（Ｘ）），（r₁（Ｘ）,r
₂（Ｘ）,U₁（Ｘ）,U₂（Ｘ）），‥‥と変化して、後端
の互除ユニット（8Z）からω（Ｘ）及びσ（Ｘ）が出力
される。

この様にユークリットの互除法を用いると、同一構成
の互除ユニット（8A）〜（8Z）を縦続接続することによ
りシストリック構造（systolic−array architecture）
を採ることができる利益かある。しかしながら、主計算
ユニット（9A）〜（9Z）において多項式r_i-2（Ｘ）,r
_i-1（Ｘ）間の除算を如何にして実現するかが課題とな
る。

C₄従来の改善された誤り位置多項式の導出回路の説明
（第12図、第13図） 上述の多項式間の除算を分割してそれら多項式の係数
間の除算に帰着せしめたのがこの従来の改善されたユー
クリッドの互除法によるアルゴリズムであり、このアル
ゴリズムはIEEE Trans.on Computers,Vol.C−34,No.5,M
ay1985,pp.393−403において提案されたものである。こ
の改善されたアルゴリズムは基本的には式（12）の定理
を発展させて、ｉ番目の繰返し手順において γ_ｉ（Ｘ）・X^2t＋λ_ｉ（Ｘ）・Ｓ（Ｘ）＝R_i（Ｘ） ‥‥（16） を充足する様な多項式R_i（Ｘ），γ_ｉ（Ｘ），λ
_ｉ（Ｘ）を順に算出して行くものである。そして、剰余
R_i（Ｘ）の次数がｔ次未満になったときにアルゴリズム
を停止するものである。このアルゴリズムを第13図のス
テップ（106）〜（114）に示す。

ステップ（106） 誤り訂正できるシンボルの数の上限をｔとすると、初
期設定としてR₀（Ｘ）,Q₀（Ｘ），λ_０（Ｘ），μ
_０（Ｘ），γ_０（Ｘ）及びη_０（Ｘ）を夫々X^2t、Ｓ
（Ｘ）,0,1,1及び０に設定する。

ステップ（107） ステップｉを１に設定する。

ステップ（108） R_i-1（Ｘ）の次数とQ_i-1（Ｘ）の次数との差l_i-1を求
め、R_i-1（Ｘ）及びQ_i-1（Ｘ）の最高次の係数を夫々a
_i-1及びb_i-1とする。

ステップ（109） 次数の差l_i-1の正負によって、l_i-1≧０であればステ
ップ（110）を経てステップ（112）に進み、l_i-1＜０で
あればステップ（111）を経てステップ（112）に進む。

ステップ（110）（ノーマルモード） l_i-1≧０即ちR_i-1（Ｘ）の次数がQ_i-1（Ｘ）の次数以
上の場合の動作であり、以下の式によってRi（Ｘ），λ
_ｉ（Ｘ），γ_ｉ（Ｘ）を計算する。

また、Q_i（Ｘ）＝Q_i-1（Ｘ），μ_ｉ（Ｘ）＝μ
_i-1（Ｘ），η_ｉ（Ｘ）＝η_i-1（Ｘ）とする。これは除
算R_i-1（Ｘ）/Q_i-1（Ｘ）を最高次の係数同士の除算a
_i-1/b_i-1で置換えたものである。

ステップ（111）（クロスモード） l_i-1＜０即ちR_i-1（Ｘ）の次数がQ_i-1（Ｘ）の次数よ
り小さい場合の動作であり、以下の式によってR
_i（Ｘ），λ_ｉ（Ｘ），γ_ｉ（Ｘ）を計算する。

また、Q_i（Ｘ）＝R_i-1（Ｘ），μ_ｉ（Ｘ）＝λ
_i-1（Ｘ），η_ｉ（Ｘ）＝γ_i-1（Ｘ）とする。これはR
_i-1（Ｘ）とQ_i-1（Ｘ）とを入替えたことに相当する。

ステップ（112） 式（16）における剰余R_i（Ｘ）の次数がｔ次より小さ
くなったかどうかを調べ、R_i（Ｘ）の次数がｔ次より小
さくなったときはステップ（114）に進みｔ次以上であ
ればステップ（113）へ進む。

ステップ（113） ステップ数ｉを１だけ増分してステップ（108）へ戻
る。

ステップ（114） 最終処理としてλ_ｉ（Ｘ）及びR_i（Ｘ）を夫々誤り位
置多項式σ（Ｘ）及び誤り評価多項式ω（Ｘ）となす。
この場合ｉは2tとなっている。

第12図は第13図のアルゴリズムを実行するための従来
の改善された誤り位置多項式の導出回路（２）の具体的
な構成を示し、この第12図において、（11A）〜（11D）
は夫々全体として同一構成の互除ユニットである。例え
ば先頭の互除ユニット（11A）において、（12A）及び
（13A）は１対のスイッチ回路、（14A）及び（15A）は
他の１対のスイッチ回路を示し、これらスイッチ回路
（12A）〜（15A）の入力ポートに夫々R₀（Ｘ）,Q
₀（Ｘ），λ_０（Ｘ）及びμ_０（Ｘ）の係数を供給す
る。degR₀（Ｘ）−degQ₀（Ｘ）＝l₀が０又は正の場合に
はスイッチ回路（12A）〜（15A）は夫々入力ポートに供
給される係数をそのまま出力ポート側へ伝える。一方、
l₀が負の場合には、スイッチ回路（12A）と（13A）とは
交差する如く動作すると共に、スイッチ回路（14A）と
（15A）とは交差する如く動作する。

スイッチ回路（12A）の出力ポートに現われる係数を
除算器（19A）の被除数入力ポート及び加算器（20A）の
一方を入力ポートに供給し、スイッチ回路（13A）の出
力ポートに現われる係数を除算器（19A）の除数入力ポ
ート及び乗算器（23A）の一方の入力ポートに供給し、
除算器（19A）で最初に得られた商をデータ保持用のレ
ジスタ（22A）を介して乗算器（23A）の他方の入力ポー
トに供給し、この乗算器（23A）の出力を加算器（20A）
の他方の入力ポートに供給する。また、スイッチ回路
（14A）及び（15A）の出力ポートに現われる係数を夫々
加算器（21A）の一方の入力ポート及び乗算器（24A）の
一方の入力ポートに供給し、レジスタ（22A）に保持さ
れている係数を乗算器（24A）の他方の入力ポートに供
給し、この乗算器（24A）の出力を加算器（21A）の他方
の入力ポートに供給する。

尚、本例の加算器、乗算器、除算器は全て有限体GF
（2^m）の元同士の演算を行なうものである。

また、（16A）〜（18A）は夫々Ｄ型フリップフロップ
より成る遅延レジスタを示し、入力される係数の最高次
の係数との同期を採るためのスタートフラグ信号SFをレ
ジスタ（16A）を介して次段の互除ユニット（11B）に供
給し、スイッチ回路（13A）及び（15A）の出力ポートに
現われる係数を夫々レジスタ（17A）及び（18A）を介し
て多項式Q₁（Ｘ）及びμ_１（Ｘ）の係数として次段の互
除ユニット（11B）に供給し、加算器（20A）及び（21
A）の出力ポートに現われる係数を多項式R₁（Ｘ）及び
λ_１（Ｘ）の係数として次段の互除ユニット（11B）に
供給する。他の互除ユニット（11B），（11C），‥‥も
入力される多項式R_i-1（Ｘ）,Q_i-1（Ｘ），λ
_i-1（Ｘ），μ_i-1（Ｘ）の係数よりスタートフラグ信号
SFに同期して多項式R_i（Ｘ）,Q_i（Ｘ），λ_ｉ（Ｘ），
μ_Ｉ（Ｘ）の係数を生成する如くなす。

第12図例の回路の具体的な応用例について説明する
に、既約生成多項式Ｇ（Ｘ）がX⁴＋Ｘ＋１の有限体GF
（2⁴）の各元によって各シンボルを表現する。即ち、X⁴
＋Ｘ＋１＝０の根をαとすると、各シンボルはαのべき
乗で表現できる。また、符号長ｎを11、訂正可能なシン
ボルの数ｔを２とすると、原情報のシンボル数は７個、
パリティ情報のシンボル数は2t個（＝４個）である。こ
の場合、原情報のベクトルをｍとして、具体的に ｍ＝〔α¹¹α¹⁰α^９α^８α^６α^６α^５〕^ｔ ‥‥（19） とすると、式（３）よりパリティ情報のシンボルp₀〜p₃
は夫々0,α¹²,α⁶,α¹¹となり、送信符号語ｆは次の様
になる。

ｆ＝〔０α¹²α^６α¹¹α¹¹α¹⁰α^９α^８α^７α^６α^５〕
^ｔ ‥‥（20） また、伝送誤りのベクトルｅを ｅ＝〔α^３α⁹000000000〕^ｔ ‥‥（21） とすると、受信符号語ｒ（＝ｆ＋ｅ）には２個の誤りシ
ンボルが存在する。この場合、式（7A）に従ってパリテ
ィ・チェック・マトリックスＨと受信符号語ｒとを乗算
することにより、シンドローム多項式Ｓ（Ｘ）は次の如
くなり、 Ｓ（Ｘ）＝S₁＋S₂X＋S₃X²＋S₄X³ ＝α¹²＋α⁵X＋α¹⁰X²＋α⁸X³ ‥‥（22） 第13図のステップ（106）における各多項式の初期値
は次の如くなる。

R₀（Ｘ）＝X⁴,Q₀（Ｘ）＝Ｓ（Ｘ） λ_０（Ｘ）＝0,μ_０（Ｘ）＝1,σ_０（Ｘ）＝1,η
_０（Ｘ）＝０ 第12図に示す如く、R₀（Ｘ）及びλ_０（Ｘ）の係数を
高次（X⁴）の係数から順に互除ユニット（11A）に供給
し、Q₀（Ｘ）及びμ_０（Ｘ）の係数を高次（X³）の係数
から順に互除ユニット（11A）に供給し、最高次の係数
に同期させてスタートフラグ信号SFをハイレベル“1"に
立上げる。

（互除ユニット（11A）における動作） この場合、l₀＝deg R₀（Ｘ）−deg Q₀（Ｘ）＝４−３
＝１≧０であるため、スイッチ回路（12A）〜（15A）は
夫々き供給されて来る係数をそのまま通過させる。ま
た、R₀（Ｘ）及びQ₀（Ｘ）の最高次の係数a₀及びb₀が負
１及びα^８であるため、レジスタ（22A）にはa₀/b₀＝1/
α^８＝α^７が設定され、R₁（Ｘ）及びX₁（Ｘ）は夫々次
の様になる。

R₁（Ｘ）＝X⁴＋α^７（α⁸X³＋α¹⁰X²＋α⁵X＋α¹²）
・Ｘ ＝α²X³＋α¹²X²＋α⁴X λ_１（Ｘ）＝０＋α⁷X＝α⁷X また、Q₁（Ｘ）＝Q₀（Ｘ），μ_１（Ｘ）＝1,γ
_１（Ｘ）＝1,η_１（Ｘ）＝０である。尚、式（17A）及
び（17B）における 即ちＸの乗算は、本例では予めQ₀（Ｘ）及びμ_０（Ｘ）
の係数を１桁高次側へシフトしておくことにより実行し
ていると共にレジスタ（17A）及び（18A）を介すること
によってそれらQ₀（Ｘ）及びμ_０（Ｘ）の係数を１桁低
次側へシフトしている。

（互除ユニット（11B）における動作） l₁＝deg R₁（Ｘ）−deg R₁（Ｘ）＝３−３＝０ であるため、スイッチ回路（12B）〜（15B）は夫々供給
されて来る係数をそのまま通過させる。また、R₁（Ｘ）
及びQ₁（Ｘ）の最高次の係数a₁及びb₁が夫々α^２及びα
^８であるため、レジスタ（22B）にはa₁/b₁＝α²/α^８＝
α^９が設定され、R₂（Ｘ）及びλ_２（Ｘ）は夫々次の様
になる。

R₂（Ｘ）＝R₁（Ｘ）＋（a₁/b₁）Q₁（Ｘ） ＝α⁶X²＋α⁹X＋α^６ λ_２（Ｘ）＝λ_１（Ｘ）＋（a₁/b₁）μ_１（Ｘ） ＝α²X＋α^９ また、Q₂（Ｘ）＝Q₁（Ｘ），μ_２（Ｘ）＝1,γ
_２（Ｘ）＝1,η_２（Ｘ）＝０である。

（互除ユニット（11C）における動作） l₁＝deg R₂（Ｘ）−deg Q₂（Ｘ）＝２−３＝−１＜０
であるため、スイッチ回路（12C）と（13C）及びスイッ
チ回路（14C）と（15C）は夫々入力される多項式の係数
を交差さてて出力ポート側へ伝送する。従って、動作は
実質的に第13図のステップ（111）に移る。そして、R₂
（Ｘ）及びQ₂（Ｘ）の最高次の係数a₂及びb₂が夫々α^６
及びα^８であるため、レジスタ（22C）にはb₂/a₂＝α⁸/
α^６＝α^２が設定されR₃（Ｘ）及びλ_３（Ｘ）は夫々次
の如くなる。

R₃（Ｘ）＝Q₂（Ｘ）＋（b₂/a₂）R₂（Ｘ）・Ｘ ＝α¹⁴X²＋α⁴X＋α¹² λ_３（Ｘ）＝μ_２（Ｘ）＋（b₂/a₂）λ_２（Ｘ）・Ｘ ＝α⁹X²＋α¹¹X＋１ また、Q³（Ｘ）＝R₂＝α⁶X²＋α⁹X＋α⁶,μ_３（Ｘ）
＝λ_２（Ｘ）＝α⁷X＋α⁹,γ_３（Ｘ）＝η_２（Ｘ）＋α
²X＝α²X,η_３（Ｘ）＝１である。

（互除ユニット（11D）における動作） l₃＝deg R₃（Ｘ）−deg Q₃（Ｘ）＝２−２＝０である
ため、スイッチ回路（12D）〜（15D）は夫々供給されて
来る係数をそのまま通過させる。また、R₃（Ｘ）及びQ₃
（Ｘ）の最高次の係数a₃及びb₃は夫々α¹⁴及びα^６であ
るため、レジスタ（22D）にはa₃/b₃＝α¹⁴/α^６＝α^８
が設定され、R₄（Ｘ）及びλ_４（Ｘ）は次の如くなる。

R₄（Ｘ）＝R₃（Ｘ）＋（a₃/b₃）Q₃（Ｘ） ＝α¹⁰X＋α^５ λ_４（Ｘ）＝λ_３（Ｘ）＋（a₃/b₃）μ_３（Ｘ） ＝α⁹X²＋α¹²X＋α^８ また、Q₄（Ｘ）＝Q₃（Ｘ），μ_４（Ｘ）＝μ_３（Ｘ）
である。この場合、deg R₄（Ｘ）＝１＜２となったの
で、第13図のステップ（112）によりアルゴリズムは停
止して、誤り位置多項式σ（Ｘ）及び誤り評価多項式ω
（Ｘ）は夫々 σ（Ｘ）＝λ_４（Ｘ）＝α⁹X²＋α¹²X＋α^８ ＝α^８（αX²＋α⁴X＋１） ω（Ｘ）＝α¹⁰X＋α^５ である。本例ではＧ（α）＝α^４＋α＋１＝０であるた
め、σ（α^０）＝α^８（α＋α^４＋１）＝0,σ（α^-1）
＝α^７（α＋α^４＋１）＝０が成立し、X₁＝α⁰,X₂＝α
^１という２つの誤り位置が正確に検出できた（式（21）
参照）。

上述の様に第13図のアルゴリズムによれば原則として
正確に誤り位置多項式を導出できるが、途中段階でR
_i（Ｘ）の次数が１次ずつ減少するのではなく２次以上
減少する場合には、l_i-1＜０であってもステップ（11
0）のノーマルモードに進む如くなす。また、このユー
クリッドの互除法によるアルゴリズムではR_i（Ｘ）の次
数は原則として１回に１次ずつしか減らすことができな
いので、誤りシンボルをｔ個訂正可能な符号では第12図
における互ユニット（11A），（11B），‥‥の数は2t個
必要となる。

Ｄ 発明が解決しようとする課題 Reed−Solomon符号を用いた場合、現状では、デジタ
ルVTRなどのリアルタイル性（クロック周波数15MHz程
度）が要求ささる用途においては、３シンボル訂正が既
に実現されており、一方、リアルタイム性が要求されな
い光ディスク等の用途に対しては８シンボル訂正までが
実現されている。更に、最近は符号長ｎが150程度に対
して、誤り訂正可能なシンボル数ｔが16程度の多重誤り
訂正符号のデコーダの開発が要求されている。

しかしながら、上述の従来の誤り位置多項式の導出回
路（第12図）では、訂正可能なシンボル数ｔを16とする
と互除ユニット（11A），（11B）‥‥を2t個即ち32個縦
続接続しなければならず、回路規模がその訂正可能なシ
ンボル数ｔに比例して大型化してしまう不都合があっ
た。

本発明は斯かる点に鑑み、誤り訂正可能なシンボル数
ｔを大きくできると共に回路規模を小型化できるユーク
リッドの互除回路を提案することを目的とする。

Ｅ 課題を解決するための手段 本発明によるユークリッドの互除回路は例えば第１図
乃至第３図に示す如く、第１の入力多項式R_i-1（Ｘ）を
因子に含む多項式を第２の入力多項式Q_i-1（Ｘ）で除し
たときの商及び剰余R_i（Ｘ）を求めると共にその商及び
第３の入力多項式λ_i-1（Ｘ）よりそれまでの全体の商
λ_ｉ（Ｘ）を求め、その剰余R_i（Ｘ）、それら第１の入
力多項式R_i-1（Ｘ）又は第２の入力多項式Q_i-1（Ｘ）及
びその全体の商λ_ｉ（Ｘ）を夫々第１の出力多項式、第
２の出力多項式及び第３の出力多項式となす互除ユニッ
ト（41A）〜（41Z）を複数個縦続接続し、それら複数の
互除ユニットにおいて夫々その商を求める除算手段とし
て、ベクトル表現された被除数ｘの各要素が供給され、
その要素の表現をベクトル表現から行列表現に変換する
表現変換手段（45）と、ベクトル表現された除数ｙの各
要素が供給され、その除数ｙの逆元y^-1を求める逆元発
生手段（43）と、表現変換手段（45）から出力された被
除数ｘの行列表現の各要素と逆元発生手段（43）から出
力された除数ｙの逆元y^-1とを乗算する行列とベクトル
との乗算手段（44）とから成る除算手段（42）を共用
し、それら複数の互除ユニット（41A）〜（41Z）におい
て夫々その商を求めるタイミングを異ならしめるように
したものである。

Ｆ 作用 斯かる本発明によれば、それら複数の互除ユニット
（41A）〜（41Z）において夫々その商を求めるタイミン
グが異なっているため、各互除ユニット（41A）〜（41
Z）は順次その除算手段（42）を使用してその商を求め
ることができる。従って、除算手段（42）が１個で済む
ため全体としての回路規模を小型化することができる。

また、除算手段（42）において被除数ｘと除数ｙとの
商x/yを計算するのに、まず除数ｙの逆元y^-1が逆元発生
手段（43）で求められると共に被除数ｘの行列表現の各
要素が表現変換手段（45）で求められ、その被除数ｘの
行列表現の各要素と逆元y^-1とが乗算手段（44）で乗算
される。この場合、逆元発生手段（43）と表現変換手段
（45）とが並列に動作するため、除算に要する演算時間
を大幅に短縮することができる。

尚、通常は先頭の互除ユニット（41A）の出力が次第
に後端の互除ユニット（41Z）まで伝播して行くように
動作するため、それら互除ユニット（41A）〜（41Z）に
おいて夫々その商を求めるタイミングが競合することは
ない。但し、第７図例の如くループ構造にする場合やデ
ータを連続的に処理する場合には、その商を求めるタイ
ミングを意図的に異ならしめる必要が生ずる場合があ
る。

Ｇ 実施例 G₁一実施例で使用する互除ユニットの説明（第14図〜第
18図） 第12図に示した従来の改善された誤り位置多項式の導
出回路に使用されている互除ユニット（11A）〜（11D）
には次の様な２つの不都合がある。

deg R_i-1（Ｘ）＜deg Q_i-1（Ｘ）が成立して入力係
数を交差させた場合にそのR_i-1（Ｘ）の最高次数の係数
が０になると、除算器（19A）〜（19D）における除算が
できないために計算エラーが発生する。これは、第12図
例の互除ユニット（11A）〜（11D）は次数を常に１次ず
つしか低下することができないことに起因している。

Q_i-1（Ｘ）の初期値Q₀（Ｘ）であるシンドローム多
項式Ｓ（Ｘ）の最高次数の係数が０であるときにも、除
算器（19A）における除算ができずに計算エラーが発生
する。

この一実施例では第12図例の互除ユニット（11A）〜
（11D）の有する不都合を解消した互除ユニットを使用
しているので、先ずこの一実施例で使用する互ユニット
について説明する。

第14図は本例の互除ユニット（25）の構成を示し、こ
の第14図において、（26）〜（28）は夫々遅延レジスタ
であり、これら遅延レジスタ（26），（27），（28）に
夫々スタートフラグ信号SF、多項式Q_i-1（Ｘ）の係数、
μ_i-1（Ｘ）の係数を供給する。レジスタ（26）の出力
信号は後続の回路へのスタートフラグ信号SFOとする。
（29）〜（31）は夫々供給されて来る係数を平行に又は
交差して伝送するスイッチ回路を示し、スイッチ回路
（29）の２つの入力ポートに夫々多項式の次数を示す変
数dR_i-1及びdQ_i-1を供給し、スイッチ回路（29）の一方
の出力ポートに現われる変数に加算器（32）にて−１を
加算して変数dR_iを生成し、この変数dR_i及びスイッチ回
路（29）の他方の出力ポートに現われる変数dQ_iを後続
の回路に供給する。

また、スイッチ回路（30）の一方及び他方の入力ポー
トに夫々多項式R_i-1（Ｘ）の係数及びレジスタ（27）か
ら出力される係数を供給し、スイッチ回路（30）の一方
の出力ポートに現われる係数を除算器（33）の被除数入
力ポート及び加算器（34）の一方の入力ポートに供給
し、スイッチ回路（30）の他方の入力ポートに現われる
係数を除算器（33）の除数入力ポート及び除算器（37）
の一方の入力ポートに供給する。また、スイッチ回路
（31）の一方及び他方の入力ポートに夫々多項式λ_i-1
（Ｘ）の係数及びレジスタ（28）から出力される係数を
供給し、スイッチ回路（31）の一方及び他方の出力ポー
トに現われる係数を夫々加算器（35）の一方の入力ポー
ト及び乗算器（38）の一方の入力ポートに供給し、除算
器（33）から出力される商をレジスタ（36）に保持し、
この保持した商を乗算器（37）及び（38）の夫々の他方
の入力ポートに供給し、乗算器（37）及び（38）の出力
データを夫々加算器（34）及び（35）の他方の入力ポー
トに供給する如くなす。加算器（34）の出力ポート、ス
イッチ回路（30）の他方の出力ポート、加算器（35）の
出力ポート及びスイッチ回路（31）の他方の出力ポート
より夫々多項式R_i（Ｘ）,Q_i（Ｘ），λ_ｉ（Ｘ）及びμ
_ｉ（Ｘ）の係数が後続の回路に供給される。

第14図例の互除ユニット（25）と同一構成の2t個の互
除ユニット（25A）〜（25Z）を縦続接続した例を第15図
に示す。この第15図において、初段の互除ユニット（25
A）には各係数及び多項式の初期値（シンドローム多項
式Ｓ（Ｘ）,X^2t等を含む。）を供給し、終段の互除ユニ
ット（25Z）からは誤り位置多項式σ（Ｘ）（＝λ
_2t（Ｘ））及び誤り評価多項式ω（Ｘ）（＝R
_2t（Ｘ））を取り出す如くなす。

第16図のステップ（115）〜（125）を参照して第14図
例の互除ユニットに適用される改善されたユークリッド
の互除法によるアルゴリズムにつき説明するに、誤り訂
正できるシンボル数の上限をｔとする。また、このアル
ゴリズムも基本的にはｉ番目の繰返し手順において式
（16）を充足する様な多項式R_i（Ｘ），γ_ｉ（Ｘ），λ
_ｉ（Ｘ）を順に算出して行くものであるが、γ_ｉ（Ｘ）
についての処理は省略する。

ステップ（115） 初期設定としてR₀（Ｘ）,Q₀（Ｘ），λ_０（Ｘ），μ
_０（Ｘ）,dR₀及びdQ₀に夫々シンドローム多項式Ｓ
（Ｘ）,X^2t,1,0,2t−１及び2tを設定する。第13図のア
ルゴリズムと比較してR₀（Ｘ）及びQ₀（Ｘ）の初期値が
交換され、λ_０（Ｘ）及びμ_０（Ｘ）の初期値も交換さ
さている。これによればQ_i（Ｘ）の初期値Q₀（Ｘ）であ
るX^2tの最高次数の係数が１となり除数が０の除算を回
避することができるため、上述の従来の互除ユニット
（11A）〜（11D）の不都合を解消することができる。

ステップ（116） ステップ数ｉを１に設定する。

ステップ（117） dR_i-1とdQ_i-1との差l_i-1を求め、R_i-1（Ｘ）のdR_i-1
次の係数及びQ_i-1（Ｘ）のdQ_i-1次の係数を夫々a_i-1及
びb_i-1とする。この場合、R₀（Ｘ）であるシンドローム
多項式Ｓ（Ｘ）の最高次の係数は０にもなり得るため、
係数a_i-1の値が０になることもある。

ステップ（118） 次数の差l_i-1の正負によって、l_i-1≧０であればステ
ップ（119）を経てステップ（123）に進み、l_i-1＜０で
あればステップ（120）に進む。

ステップ（119）（ノーマルモード） l_i-1≧０即ちdR_i-1がdQ_i-1以上の場合の動作であり、
以下の式によってR_i（Ｘ），λ_ｉ（Ｘ）を計算する。

R_i（Ｘ）＝R_i-1（Ｘ）＋（a_i-1/b_i-1）・Ｘ・Q_i-1（Ｘ） ‥‥（23A） λ_ｉ（Ｘ）＝λ_i-1（Ｘ）＋（a_i-1/b_i-1）・Ｘ・μ_i-1（Ｘ） ‥‥（23B） また、Q_i（Ｘ）＝Q_i-1（Ｘ），μ_ｉ（Ｘ）＝μ
_i-1（Ｘ）,dR_i＝dR_i-1−1,dQ_i＝dQ_i-1とする。これは除
算R_i-1（Ｘ）/Q_i-1（Ｘ）を仮想的な最高次の係数同士
の除算a_i-1/b_i-1で置換えたものである。式（23A），
（23B）にて（a_i-1/b_i-1）にＸを乗じているのは、本例
ではl_i-1＝dR_i-1dQ_i-1は通常±１となる様に制御されて
いるからである。

ステップ（120） R_i-1（Ｘ）のdR_i-1次の係数であるa_i-1が０であれば
ステップ（121）からステップ（123）へ進み、a_i-1が０
でないときにはステップ（122）からステップ（123）へ
進む。

ステップ（122）（クロスモード） R_i-1（Ｘ）の係数よりもQ_i-1（Ｘ）の次数の方が大き
く且つ係数a_i-1が０でない場合の動作であり、ノーマル
モードの場合に対してR_i-1（Ｘ）とQ_i-1（Ｘ）とを交換
することにより、次式を用いてR_i（Ｘ）及びλ_ｉ（Ｘ）
を算出する。

R_i（Ｘ）＝Q_i-1（Ｘ）＋（b_i-1/a_i-1）・Ｘ・R_i-1（Ｘ） ‥‥（24A） λ_ｉ（Ｘ）＝μ_i-1（Ｘ）＋（b_i-1/a_i-1）・Ｘ・λ_i-1（Ｘ） ‥‥（24B） また、Q_i（Ｘ）＝R_i-1（Ｘ），μ_ｉ（Ｘ）＝λ
_i-1（Ｘ）,dR_i＝dQ_i-1−1,dQ_i＝dR_i-1として、ステップ
（123）へ進む。

ステップ（121）（シフトモード） R_i（Ｘ）のdR_i-1次（最高次）の係数a_i-1が０であ
り、このR_i-1（Ｘ）の実際の次数が（dR_i-1）以下の場
合の動作である。この場合にはR_i-1（Ｘ）による乗算が
可能になる様に、R_i-1（Ｘ）にＸを乗じてR_i-1（Ｘ）を
上位次数側にシフトする。即ち、次の式が成立する。

R_i（Ｘ）＝Ｘ・R_i-1（Ｘ） ‥‥（25A） λ_ｉ（Ｘ）＝Ｘ・λ_i-1（Ｘ） ‥‥（25A） また、Q_i（Ｘ）＝Q_i-1（Ｘ），μ_ｉ（Ｘ）＝μ
_i-1（Ｘ）,dR_i＝dR_i-1−1,dR_i＝dQ_i-1として、ステップ
（123）へ進む。この場合、dR_iは１だけ減少しているの
で、R_i（Ｘ）の最高次（dR_i次）の係数が０以外の数に
なった時点でdR_iはdeg（R_i（Ｘ））と一致することにな
り、このときに始めてステップ（122）においてクロス
モードの処理が行われる。これによって、第12図例の互
除ユニット（11A）〜（11D）における不都合が解消さ
れる。

ステップ（123） ステップ数ｉが2tに達したか否かを調べ、2tに達して
いないときにはステップ（124）へ進み、2tに達したと
きには最終処理であるステップ（125）へ進むう。

従って、誤りシンボルの数がν（ν＜ｔ）しかない場
合であっても誤り位置多項式の導出回路全体としては常
に第16図のステップ（117）〜（123）の動作が2t回だけ
繰返されることになる。但し、１個の互除ユニットはス
テップ（117）〜（123）を夫々１回だけ実行するもので
ある。この場合、ステップ（117）〜（123）の動作を2t
回繰返した後に得られた解においては、dR_2Tが誤り訂正
多項式σ（Ｘ）の次数νから１を引いた数を表わしてい
る。一方、ステップ（121）のシフトモードの動作によ
って多項式R_2t（Ｘ）は上位次数側へ（ｔ−１−ν）次
だけシフトされているため、σ（Ｘ）及びω（Ｘ）を得
るためにはλ_2t（Ｘ）及びR_2t（Ｘ）を夫々後述のシフ
ト多項式Ｐ（Ｘ）を用いて下位次数側へシフトする必要
がある。

ステップ（124） ステップ数ｉを１だけ増分してステップ（117）へ戻
る。

ステップ（125） 最終処理として誤りシンボルの数ν、シフト多項式Ｐ
（Ｘ）を次式より算出する。

ν＝dR_2t＋１ Ｐ（Ｘ）＝X^t-1 その後、このシフト多項式Ｐ（Ｘ）を用いて次式より
誤り位置多項式σ（Ｘ）及び誤り評価多項式ω（Ｘ）を
計算する。

σ（Ｘ）＝λ_2t（Ｘ）/P（Ｘ） ‥‥（26） ω（Ｘ）＝R_2t（Ｘ）/P（Ｘ） ‥‥（27） 第14図例の互除ユニット（25）の具体的な応用例につ
いて説明するに、第17図に示す如く、その互除ユニット
（25）と同一構成の４個の互除ユニット（25A）〜（25
D）を縦続接続して誤り位置多項式の導出回路を構成す
る。また、有限体GF（2⁴）の各元によって各シンボルを
表現すると共に、第12図例と同様に符号長ｎを11、訂正
可能なシンボルの数ｔを２に設定して、送信符号語ｆ及
び伝送誤りベクトルｅを夫々式（20）及び（21）によっ
て表現する。

この場合、シンドローム多項式Ｓ（Ｘ）は式（22）に
よって表現され、第16図のステップ（115）における各
変数及び多項式の初期値は次の如くなる。

R₀（Ｘ）＝Ｓ（Ｘ）,Q₀（Ｘ）＝X⁴ λ_０（Ｘ）＝1,μ_０（Ｘ）＝0,dR₀＝3,d,Q₀＝４ そして、第17図に示す如く、R₀（Ｘ）〜μ_０（Ｘ）の
係数を夫々高次の係数から順に互除ユニット（25A）に
供給し、dR₀及びdQ₀の値をその互除ユニット（25A）に
供給し、最高次の係数に同期させてスタートフラグ信号
SFをハイレベル“1"に立上げる。

互除ユニット（25A）においては、次数の差l₀＝dR₀−
dQ₀＝３−４＝１−＜０であると共に、a₀＝α⁸,b₀＝１
であるため、動作は第16図のステップ（122）（クロス
モード）に移行し、スイッチ回路（29A）〜（31A）は夫
々供給されて来る変数又は係数を交差させて伝送する。
また、レジスタ（36A）にはb₀/a₀＝1/α^８＝α^７が設定
され、R₁（Ｘ）及びλ_１（Ｘ）は夫々次の如くなる。

R₁（Ｘ）＝X⁴＋α^７・Ｘ・（α⁸X³＋α¹⁰X²＋α⁵X ＋α¹²） ＝α²X³＋α¹²X²＋α⁴X λ_１（Ｘ）＝０＋α^７・Ｘ＝α⁷X また、Q₁（Ｘ）＝R₀（Ｘ）＝Ｓ（Ｘ），μ_１（Ｘ）＝
λ_０（Ｘ）＝１となるが、これらの結果は次数がシフト
とされている点を除くと第12図例の互除ユニット（11
A）における処理結果と同じである。

同様に第17図例の互除ユニット（25B）〜（25D）にお
ける処理結果は夫々第12図の互除ユニット（11B）〜（1
1D）における処理結果と等しくなるため、最終的に正確
な誤り位置多項式σ（Ｘ）（＝λ_４（Ｘ））および誤り
評価多項式ω（Ｘ）（＝R₄（Ｘ））が得られる。尚、第
17図例では訂正可能なシンボルの数ｔ及び実際の誤って
いるシンボルの数νが共に２であるため、第61図のステ
ップ（125）におけるシフト多項式Ｐ（Ｘ）は１になっ
ている。

次に、符号長ｎが150で誤り訂正可能なシンボルの数
ｔが16の場合について考案するに、この場合は第16図の
ステップ（117）〜（123）の動作を32回（2t回）繰り返
す必要がある。従って、従来例と同様に単に互除ユニッ
トを縦続接続するのでは、第14図例の互除ユニット（2
5）が32個必要になる。また、受信符号語はクロックパ
ルスCKに同期して１シンボルずつ伝送されて来るものと
して、クロックパルスCTの１周期を1T_Cとすると、第18
図Ａに示す如く、夫々の符号長が150の受信符号語I,II,
III,‥‥が周期150T_Cで伝送させて来る。また、ｔ＝16
の場合にはシンドローム多項式Ｓ（Ｘ）の最高次数は31
（＝2t−１）次であり、多項式X^2tの係数の数33（＝2t
＋１）個である。従って、従来例の如く第14図例の互除
ユニット（25）を単純に32個縦続接続した場合には、第
18図Ｂに示す如く、受信符号語I,II,III,‥‥の受信終
了後の33T_Cの期間（39A），（39B），（39C），‥‥に
夫々その縦続接続した回路の先頭の互除ユニットにシン
ドローム多項式Ｓ（Ｘ）及び多項式X^2tの33個の係数の
対が供給される。

また、１個の互除ユニットがＳ（Ｘ）及びX^2tの１対
の係数を処理するのに４クロックパルス分（4T_C）要す
るとすると、１対の係数は夫々32個の互除ユニットを通
過する必要があるため、32×4T_C＝128T_Cより、受信符号
後I,II,III,‥‥の受信終了後から夫々128T_C通過した後
の期間（40A），（40B），（40C），‥‥にそれらの受
信符号語に対応する誤り位置多項式σ（Ｘ）の係数が順
次後端の互除ユニットより出力される。そして、150T_C
の期間から33T_Cの期間を除いた期間ITには先頭の互除ユ
ニットには何の入力もなされないため、その期間ITは一
種のアイドルタイムと考えることができる。従って、一
般に符号長Ｎに対して訂正可能なシンボルの数ｔがＮ》
2tの関係を充足している場合には、従来例の如く単に互
除ユニットを縦続接続するのでは、回路規模が大きくな
るばかりでなくアイドルタイムITが長くなる不都合があ
る。

G₂一実施例の誤り位置多項式の導出回路の説明（第１
図、第２図） 以下、本発明によるユークリッドの互除回路の一実施
例につき第１図及び第２図を参照して説明しよう。本例
はReed−Solomon符号のデコーダにおける訂正可能なシ
ンボル数がｔの誤り位置多項式の導出回路（第９図の
（２）に対応する。）に本発明を適用したものである。
また、本例では第14図例と同じ構造の互除ユニットを2t
個使用すると共に、各互除ユニットにおけるデータの遅
延時間は夫々４クロックパルス分（4T_C）であるとす
る。また、本例の各互除ユニットにおいて使用するアル
ゴリズムは第16図に示した改善されたユークリッドの互
除方によるアルゴリズムと同じである。

第１図は本例の誤り位置多項式の導出回路を示し、こ
の第１図において（41A）〜（41Z）は夫々第14図の互除
ユニット（25）から除算器（33）を除いた構成の縦続接
続された2t個の互所ユニット、（42）は有限体GF（2^m）
の元同士の除算を実行する除算器であり、互除ユニット
（41A）〜（41Z）より夫々被除数NML及び除数DNMを出力
するバスライン並びに商SHOを入力するバスラインを導
出し、その被除数NML及び除数DNMを夫々除算器（42）の
被除数入力ポート及び除数入力ポートに供給し、その除
算器（42）の出力ポートをその商SHOを入力するバスラ
インに接続する如くなす。

また、先頭の互除ユニット（41A）には変数DR_i-1,dQ
_i-1及び多項式R_i-1（Ｘ）,Q_i-1（Ｘ），λ_i-1（Ｘ），
μ_i-1（Ｘ）の初期値であるdR₀,dQ₀,R₀（Ｘ）（＝Ｓ
（Ｘ））,Q₀（Ｘ）（＝X^2t），λ_０（Ｘ），μ_０（Ｘ）
を供給し、後端の互除ユニット（41Z）より誤り位置多
項式σ（Ｘ）（λ＝_2t（Ｘ））及び誤り評価多項式ω
（Ｘ）（＝R_2t（Ｘ））を取出す。

第１図例中の除算器（42）の具体的な構成例を第２図
に示し、この第２図において、（43）は逆元発生用RO
M、（44）は行列とベクトルとの乗算器、（45）は有限
体の元の表現をベクトル表現から行列表現に変換する表
現変換回路であり、この表現変換回路（45）の入力ポー
トにベクトル表現された被除数ｘの各要素を供給し、こ
の表現変換回路（45）より出力される被除数ｘの行列表
現Ｔ（Ｘ）の各要素を乗算器（44）の行列要素入力ポー
トに供給する。また、ベクトル表現された除数ｙの各要
素を逆元発生用ROM（43）のアドレスバスに供給し、こ
の逆元発生用ROM（43）のデータバスから出力されるそ
の除数ｙの逆元y^-1のベクトル表現の各要素を乗算器（4
4）のベクトル要素入力ポートに供給する。尚、有限体
の元の行列表現については特開昭60−144834号公報に開
示されている。

第２図例によれば、被除数ｘと除数ｙとの商x/yを計
算するのに、先ず除数ｙの逆元y^-1が求められその被除
数ｘにこの逆元y^-1が乗算される。この場合、逆元発生
用ROM（43）と表現変換回路（45）とが並列に動作する
ため、乗算に要する演算時間を大幅に短縮することがで
きる。

また、有限体GF（2^m）の各元は０を除いて根αのべき
乗で表現されるので、被除数ｘ及び除数ｙが夫々α^ｉ及
びα^ｊであるとすると、商ｚはα^i-jとして容易に求め
ることができる。そこで乗算器（42）は、例えば被乗数
ｘ及び乗数ｙのべき乗表現の指数ｉ及びｊを求めるROM
テーブル、ｉ−ｊを計算する減算器及びこの指数ｉ−ｊ
よりα^i-jのベクトル表現を求めるROMテーブルより構成
することもできる。

第１図の動作を説明するに、先頭の互除ユニット（41
A）には第16図のステップ（115）で示す初期データが供
給される。また、これら初期データの内の多項式の最高
次の係数に同期してスタートフラグ信号SFをハイレベル
“1"に設定し、各互除ユニット（41A）〜（41Z）は夫々
スタートフラグ信号SFがハイレベル“1"になったことよ
り多項式の最高次の係数が供給されことを識別する。従
って、その先頭の互除ユニット（41A）において処理さ
れたデータが次段の互除ユニット（41B）に供給される
と共にこの互除ユニット（41B）に供給されているスタ
ートフラグ信号SFがハイレベル“1"になると、この互除
ユニット（41B）においても第16図に示す動作が開始さ
れる。以下同様にスタートフラグ信号SFのハイレベル
“1"の部分が伝播するにつれて各互除ユニットが第16図
に示す動作を開始し、最終的に後端の互除ユニット（41
Z）から誤り位置多項式σ（Ｘ）及び誤り評価多項式ω
（Ｘ）の係数が得られる。

この場合、スタートフラグ信号SFのハイレベル“1"の
部分は時間軸上でシリアルに各互除ユニット（41A）〜
（41Z）に到達する共に、各互除ユニット（41A）〜（41
Z）において除算が実行されるのは夫々そのスタートフ
ラグ信号SFがハイレレル“1"になってから所定期間経過
後の所定クロックパルス分の期間内であるため、各互除
ユニット（41A）〜（41Z）における除算が同じタイミン
グで実行されることは起こらない。従って、本例によれ
ば１個の除算器（42）でそれら2t個の互除ユニット（41
A）〜（41Z）用の除算を順次シリアルに正確に実行する
ことができ、除算器（42）を１個で済ますことができる
ため、数ｔが大きくなっても全体としての回路規模を小
型化できる利益がある。

ここで、第17図を参照して各互除ユニット（25A）〜
（25D）において除算が行なわれるタイミングについて
詳しく検討する。例えば互除ユニット（25A）の除算器
（33A）においては、Q₀（Ｘ）の最高次の係数b₀（＝
１）がR₀（Ｘ）の最高次の係数a₀（＝α^８）によって除
算され、得られた商α^７がレジスタ（36A）に保持され
る。即ち、除算器（33A）は多項式R₀（Ｘ）及びQ
₀（Ｘ）の夫々の最高次の係数同士を除算するだけであ
るため、その除算に必要な時間は１クロスパルス分（1T
_C）〜2T_C程度でよい。また、その除算器（33A）によっ
て得られた商はR₀（Ｘ）及びQ₀（Ｘ）の他の全ての次数
の係数の処理が終了するまでそのレジスタ（36A）に保
持されている。従って、除算器（33A）はその1T_C〜2T_C
の期間の除算が終了した後はアイドル状態にある。他の
互除ユニット（25B）〜（25D）中の除算器（33B）〜（3
3D）についても、同様に夫々の互除ユニットのための除
算を行なわないときにはアイドル状態になる。本発明は
斯かる点に鑑みて除算器（33A）〜（33D）を１個にまと
めたものである。

これに対して、例えば互除ユニット（11A）中の乗算
器（23A）は常に新たな係数とその商α^７との乗算を実
行しなければならずアイドル状態が短いため、互除ユニ
ット（11A）〜（11D）中の乗算器（23A）〜（23D）を１
個にまとめるのは困難である。

G₃互除ユニットのより具体的な構成の説明（第３図、第
４図） 第１図例ではデータの遅延時間が４クロック（4T_C）
の互除ユニット（41A）〜（41Z）が使用されてるが、こ
のように遅延時間が4T_Cの互除ユニットの具体的な同期
式の構成例を第３図に示し、この第３図において第14図
に対応する部分及び信号には同一符号を付してその詳細
な説明を省略する。

この第３図において、（51）〜（68）は夫々Ｄ型フリ
ップフロップよりなる遅延レジスタ、（69）〜（74）は
夫々２入力のデータセレクタであり、データセレクタの
対（69），（70）、対（71），（72）及び対（73），
（74）が夫々第14図のスイッチ回路（29），（30）及び
（31）に対応する。（75）は比較回路を示し、この比較
回路（75）はdR_i−dQ_i≧０のときにローレベル“0"とな
りdR_i−1dQ_i＜のときにハイレベル“1"となる比較信号R
EVを生成し、この比較信号REVをアンドテート（77）の
一方の入力端子に供給する。（76）はゼロ検出回路を示
し、このゼロ検出回路（76）は多項式R_i-1（Ｘ）の係数
が０になったときのみハイレベル“1"となるゼロ検出信
号RZを生成し、この信号RZをアンドゲート（77）の他方
の負論理の入力端子に供給し、このアンドゲート（77）
の出力信号のレジスタ（58）にて保持して信号CRSとな
し、この信号CRSでデータセレクタ（69）〜（74）の切
替えを制御する。

また、データセレクタ（71）の入力側にレジスタ（5
4）を設け、このデータセレクタ（71）の出力側にレジ
スタ（59），（63）を設け、同様にデータセレクタ（7
2）〜（74）の前後にもレジスタを設ける。そして、レ
ジスタ（59）の出力データＡをバッファ回路（46）を介
して被除数NMLとして取出し、データセレクタ（72）の
出力側のレジスタ（60）の出力データＢをバッファ回路
（47）を介して除数DNMとして取出し、バッファ回路（4
6），（47）はストローブされていないときには出力が
ハイインピーダンスになる如くなす。また、スタートフ
ラグ信号SFをレジスタ（26），（51），（52）及び（5
3）を介して順次フラグ信号SF1,SF2,SF2及びSF0に変換
し、フラグ信号SF1でレジスタ（58）を制御し、フラグ
信号SF3でレジスタ（36），（67）及び（68）並びにバ
ッファ回路（46）及び（47）を制御し、他のレジスタは
クロックパルスCKによって制御する。この場合、途中の
信号を夫々第３図に示す符号で指示し、変数dR_i-1,dQ
_i-1及び多項式R_i-1（Ｘ）〜μ_i-1（Ｘ）として第17図の
互除ユニット（25A）へ供給されている変数dR₀,dQ₀及び
多項式R₀（Ｘ）〜μ_０（Ｘ）を仮定すると（即ち、Q_i-1
（Ｘ）＝Q₀（Ｘ）＝X⁴）、クロックパルスCKに同期して
第３図の各部信号は第４図に示す如く変化する。尚、こ
のクロックパルスCKの周波数は20MHz程度が想定されて
いる。

この第４図において、多項式R_i（Ｘ）〜μ_ｉ（Ｘ）の
係数は多項式R_i-1（Ｘ）〜μ_i-1（Ｘ）の係数に対して4
T_C遅れて生成されている。従って、第３図例の遅延時間
は4T_Cであることが分かる。尚、この第４図のタイミン
グチャートは、乗算器（42）における有限体の元同士の
除算が1T_C内に終了すること及び乗算器（37）と加算器
（34）とによる有限体の元同士の乗加算が1T_C内に終了
することを前提としている。

G₄互除ユニットの他の例の説明（第５図、第６図） 互除ユニットの他の例につき第５図を参照して説明す
る。本例は有限体の元同士の乗算に2T_Cを消費する構成
例であり、この第３図に対応する部分には同一符号を付
して示す第５図において、先ずレジスタ（53）の後に更
に遅延レジスタ（88）を設け、レジスタ（53）より出力
されるフラグ信号SF4によってレジスタ（36），（67）
及び（68）を制御する。

また、データセレクタ（71）の出力ポートをレジスタ
（78）を介してバッファ回路（47）に接続し、その出力
ポートを更にレジスタ（79），（80）及び（59）を介し
て加算器（34）に接続し、データセレクタ（72）の出力
ポートをレジスタ（81）を介してバッファ回路（46）に
接続し、その出力ポートを更にレジスタ（82），（83）
及び（60）を介して乗算器（37）に接続する。この場
合、レジスタ（78）及び（81）はフラグ信号SF2によっ
て制御する如くなす。また、バッファ回路（36），（4
7）は２入力のオア回路（48）及びレジスタ（49）を介
してフラグ信号SF2,SF3によって制御する。同様に、デ
ータセレクタ（73）と加算器（35）との間にレジスタ
（84），（85）及び（61）を配し、データセレクタ（7
4）と乗算器（38）との間にレジスタ（86），（87）及
び（62）を配する。また、第５図例の第３図例と同じ条
件下でのタイミングチャートを第６図に示す。本例によ
れば除算に1T_Cだけ多く要しているため、全体の遅延時
間が5T_Cになっているとこが分かる。

G₅本発明の他の実施例の説明（第７図、第８図） 以下、本発明によるユークリッドの互除回路の他実施
例につき第７図及び第８図を参照して説明しよう。本例
はReed−Solpmon符号のデコーダにおける符号長ｎが150
で訂正可能なシンボル数ｔが16の誤り位置多項式の導出
回路（第９図の（２）に対応する。）に本発明を適用し
たものである。また、本例では第３図例と同じ構成の互
除ユニットを８個使用すると共に、各互除ユニットにお
けるデータの遅延時間は夫々４クロックパルス分（4
T_C）であるとする。また、本例の各互除ユニットにおい
て使用するアルゴリズムは第16図に示した改善されたユ
ークリッドの互除法によるアルゴリズムと同じである。

第７図は本例の誤り位置多項式の導出回路を示し、こ
の第７図において、（89）はデータバス、（90）はデー
タセレクタであり、このデータバス（89）を介してシン
ドローム多項式Ｓ（Ｘ）及び多項式X^2tの係数等をデー
タセレクタ（90）の一方の入力ポートに供給する。（91
A）〜（91H）は夫々第３図の互除ユニットと同一構成の
互除ユニット、（92）は遅延時間が１クロックパルス分
（1T_C）の遅延用レジスタを示し、データセレクタ（9
0）の出力ポートと遅延用レジスタ（92）の入力ポート
との間に互除ユニット（91A）〜（91H）を縦続接続す
る。（93）はデータバスを示し、このデータバス（93）
を介して遅延用レジスタ（92）の出力ポートとデータセ
レクタ（93）の他方の入力ポートとを接続し、このデー
タバス（93）の一部（93a）より最終的に得られる誤り
位置多項式σ（Ｘ）及び誤り評価多項式ω（Ｘ）の係数
を後続の図示省略した回路に取込む如くなす。また、本
例においても第１図例と同様に互除ユニット（91A）〜
（91H）で共用するための乗算器（42）を配する。

第７図例の動作につき第８図を参照して説明するに、
本例においても第８図Ａに示す如く、符号長ｎが150の
受信符号後I,II,III,‥‥が周期150T_Cで伝送されて来
る。また、誤り訂正可能なシンボルの数ｔが16であるた
め、シンドローム多項式Ｓ（Ｘ）の次数は31（＝2t−
１）次であり、初期値としてはＳ（Ｘ）及び多項式X²t
の係数が33（＝2t＋１）組供給されて来る。尚、第16図
のステップ（115）における多項式λ_０（Ｘ），μ
_０（Ｘ）及び変数dR₀,dQ₀も付随して供給されて来る。
従って、初期値であるＳ（Ｘ）及びX^2tの係数等が全部
供給されて来るまでに33T_Cを要するが、本発明では互除
ユニット（91A）〜（91H）における遅延時間が夫々4T_C
であり遅延用レジスタ（92）における遅延時間が1T_Cで
あるため、互除ユニット（91A）から遅延用レジスタ（9
2）までの全遅延時間は33（＝４・８＋１）T_Cとなり、
それら係数が全部供給されて来るまでに要する時間に等
しく設定されている。

そこで、本例では第８図Ｂに示す如く、送信符号語I,
II,III,‥‥の受信終了後から33T_Cの期間（94A），（94
B），（94C），‥‥にはデータセレクタ（90）によって
Ｓ（Ｘ）及びX^2tの係数等より成る33組の初期データを
先頭の互除ユニット（91A）に供給する。これにより互
除ユニット（91A）から遅延レジスタ（92）にはそれら3
3組のデータの中間処理データが格納される。

次に、データセレクタ（90）を切替えてその遅延用レ
ジスタ（92）から出力されるデータをその先頭の互除ユ
ニット（91A）に供給する如くなす。これにより第８図
C,D及びＥに示す如く、期間（94A）に続く33T_Cの期間
（95A），（96A）及び（97A）に互除ユニット（91A）と
遅延用レジスタ（92）との間に保持されていた33組の中
間処理データは夫々互除ユニット（91A）〜（91H）、遅
延用レジスタ（92）、データバス（93）及びデータセレ
クタ（90）によって形成されるループを１周ずつ移動し
て処理される。そして、第８図Ｆに示す如く、期間（97
A）に続く33T_Cの期間（98A）にデータバス（93）の一部
（93a）を介して遅延用レジスタ（92）の出力ポートか
ら誤り位置多項式σ（Ｘ）及び誤り評価多項式ω（Ｘ）
の係数が取出される。同様に、期間（94B），（94C），
‥‥に続く各期間においても中間処理データはそのルー
プの中を周回する。

本例によれば、データバス（89）を介して供給される
33組の初期データは夫々４回そのループを周回すると共
に、そのループの中には８個の互除ユニット（91A）〜
（91H）が含まれているため、それら33組の初期データ
は夫々合計で32個の互除ユニットを通過したと同等にな
り、正確に誤り位置多項式の係数を求めることができ
る。この場合、従来例では32個の互除ユニットが必要で
あるのに対して、本例ではその1/4の８個の互除ユニッ
ト（91A）〜（91H）を使用するだけでよいため、回路規
模を大幅に小型化できる利益がある。

更に本例においては第８図に示す如く、受信符号語I,
II,III,‥‥の受信終了後から夫々132（＝33×４）T_Cの
遅延時間で誤り位置多項式σ（Ｘ）の係数が得られてい
るが、これは第18図に示した従来方式を用いた場合の遅
延時間128T_Cに比べてほぼ等しい遅延時間である。従っ
て、本例によれば回路規模を1/4に小型化しても遅延時
間がほとんど変わらない利益がある。また、本例のアイ
ドルタイムITは第８図に示す如く150T_Cから132T_Cを引い
た時間であり、第18図例と比べて大幅に短縮されてい
る。

第１図例を一般化して、符号長がｎ、訂正可能なシン
ボル数がｔの場合について必要な互除ユニットの数等に
ついて考察する。この場合、シンドローム多項式Ｓ
（Ｘ）及び多項式X^2tの係数等が（2t＋１）組あるの
で、一連の互除ユニットを繰返して使用できる回数の最
大値R_Mは、並列処理する場合を除いて R_M＝int（n/（2t＋１）） ‥‥（28） となる。int（Ａ）はＡを超えない整数を意味する。ま
た、一連の互除ユニットをＲ回繰返して使用する場合に
は、その一例の互除ユニットの数Ｇは Ｇ＝int（（2t−１）/R）＋１ ‥‥（29） となり、それら一連の互除ユニットで１回（１周）の処
理を行うのに必要なクロックパルス単位の時間T_CKの上
限T^Uは T_U＝int（（ｎ−１）/R）＋１ ‥‥（30） となる。更に、初期の係数等を（2t＋１）組供給しなけ
ればならないので、その時間T_CKの加減T_Dは T_D＝2t＋１ ‥‥（31） となる。従って、式（29）より繰返して使用する回数Ｒ
を多くすれば一例の互除ユニットの数Ｇは最小で１個に
することができる。この場合、遅延時間T_CKをT_D≦T_CK≦
T_Uの範囲に収めるための遅延用レジスタを設ける如くな
す。

因みに第７図例の如くｎ＝150、ｔ＝16の場合には、
Ｒ＝int（150/33）＝4,G＝int（31/4）＋１＝８、T_U＝i
nt（149/4）＋１＝38、T_D＝33となり、これらの条件は
夫々充足されている。

また、第７図例における除算器（42）の除算のタイミ
ングについて述べるに、第８図の期間（94A）〜（94D）
においては除算器（42）は順次互除ユニット（91A）〜
（91H）用の除算を実行し、それらに続く期間（95A）〜
（95H）においては除算器（42）は再び順次互除ユニッ
ト（91A）〜（91H）用の除算を実行する。従って、第７
図例の様に繰り返して互除ユニット（91A）〜（91H）を
使用する構成であっても、一般に各互除ユニット（91
A）〜（91H）による除算器（42）の使用のタイミングが
干渉することはない。

また、仮に構成によって除算器の使用のタイミングが
干渉する様な場合には遅延レジスタ（92）における遅延
時間を調整することによって容易に干渉を避けることが
できる。一方、異なるシンドローム多項式Ｓ（Ｘ）を連
続して処理する様な場合には除算器の使用のタイミング
が干渉するおそれがあるが、この場合には例えば互除ユ
ニットの間に遅延時間調整用の遅延レジスタを配すれば
良い。

このように本発明は上述実施例に限定されず、本発明
の要旨を逸脱しない範囲で種々の構成を採り得ることは
勿論である。

Ｈ 発明の効果 本発明によれば、複数の互除ユニット用の除算手段を
１個にまとめることができるため、互除ユニットの接続
数が増加しても全体の回路規模を小型化できる利益があ
る。

また、乗算手段において、ベクトル表現された被除数
の各要素の表現を行列表現に変換する表現変換手段と、
ベクトル表現された除数の逆元を求める逆元発生手段と
が並列に動作するため、除算に要する演算時間を大幅に
短縮できる利益がある。

【図面の簡単な説明】

第１図は本発明の一実施例の誤り位置多項式の導出回路
を示す構成図、第２図は第１図例の除算器の一例を示す
構成図、第３図は一実施例の互除ユニットを示す構成
図、第４図は第３図例の動作の説明に供するタイミング
チャート図、第５図は互除ユニットの他の例を示す構成
図、第６図は第５図例の動作の説明に供するタイミング
チャート図、第７図は本発明の他の実施例を示す構成
図、第８図は第７図例の動作の説明に供するタイミング
チャート図、第９図は誤り訂正符号のデコーダの全体構
成を示す構成図、第10図は従来の誤り位置多項式の導出
回路を示す構成図、第11図は従来のユークリッドの互除
法によるアルゴリズムを示すフローチャート図、第12図
は従来の改善された誤り位置多項式の導出回路を示す構
成図、第13図は従来の改善されたユークリットの互除法
によアルゴリズムを示すフローチャート図、第14図は本
発明の一実施例で使用する互除ユニットを示す構成図、
第15図は第14図例の従来方式の接続例を示す構成図、第
16図は本発明の一実施例で使用する改善されたユークリ
ッドの互除法によるアルゴリズムを示すフローチャート
図、第17図は第14図例を従来方式で接続して構成した誤
り位置多項式の導出回路を示す構成図、第18図は従来方
式の動作の説明に供するタイミングチャート図である。 （34），（35）は夫々加算器、（37），（38）は夫々乗
算器、（41A）〜（41Z）は夫々互除ユニット、（42）は
除算器、（69）〜（74）は夫々データセレクタ、（75）
は比較回路、（76）はゼロ検出回路、（90）はデータセ
レクタ、（92）は遅延用レジスタ、（93）はデータの帰
還用のデータバスである。

フロントページの続き (56)参考文献 特開 昭63−316525（ＪＰ，Ａ) 特開 昭63−132531（ＪＰ，Ａ) 特開 昭63−132532（ＪＰ，Ａ) 特開 昭61−105123（ＪＰ，Ａ) 特開 昭60−144834（ＪＰ，Ａ) 特開 平３−182122（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｏｍ ｐ．，Ｏｃｔ．1989，Ｖｏｌ．38，Ｎ ｏ．10，Ｐ．1473−1478 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 13/00 - 13/22

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の入力多項式R_i-1（Ｘ）を因子に含む
   多項式を第２の入力多項式Q_i-1（Ｘ）で除したときの商
   及び乗除R_i（Ｘ）を求めると共に上記商及び第３の入力
   多項式λ_i-1（Ｘ）よりそれまで全体の商λ_ｉ（Ｘ）を
   求め、上記剰余R_i（Ｘ）、上記第１の入力多項式R
   _i-1（Ｘ）又は第２の入力多項式Q_i-1（Ｘ）及び上記全
   体の商λ_ｉ（Ｘ）をそれぞれ第１の出力多項式、第２の
   出力多項式及び第３の出力多項式となす互除ユニットを
   複数個縦続接続し、 上記複数の互除ユニットにおいて夫々上記商を求める除
   算手段として、 ベクトル表現された被除数ｘの各要素が供給され、該要
   素の表現をベクトル表現から行列表現に変換する表現変
   換手段と、 ベクトル表現された除数ｙの各要素が供給され、該除数
   の逆元y^-1を求める逆元発生手段と、 前記表現変換手段から出力された前記被除数ｘの行列表
   現の各要素と前記逆元発生手段から出力された前記除数
   ｙの逆元y^-1とを乗算する乗算手段と から成る除算手段を共用し、 上記複数の互除ユニットにおいて夫々上記商を求めるタ
   イミングを異ならしめるようにしたことを特徴とするユ
   ークリッドの互除回路。