JP2710176B2 - 誤り位置及び誤りパターン導出回路 - Google Patents
誤り位置及び誤りパターン導出回路Info
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- JP2710176B2 JP2710176B2 JP3257945A JP25794591A JP2710176B2 JP 2710176 B2 JP2710176 B2 JP 2710176B2 JP 3257945 A JP3257945 A JP 3257945A JP 25794591 A JP25794591 A JP 25794591A JP 2710176 B2 JP2710176 B2 JP 2710176B2
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Description
【０００１】
【産業上の利用分野】本発明は、メモリシステムを始め
とする、各種ディジタルシステムの信頼性向上にかかわ
る誤り訂正の分野において、より高速な誤り訂正及び消
失訂正処理を行う誤り位置及び誤りパターン導出回路に
関する。
とする、各種ディジタルシステムの信頼性向上にかかわ
る誤り訂正の分野において、より高速な誤り訂正及び消
失訂正処理を行う誤り位置及び誤りパターン導出回路に
関する。
【０００２】
【従来の技術】近年、メモリシステム等のディジタルシ
ステムの信頼性向上の対策としてＧＦ（２m ）上のリー
ドソロモン符号を中心とする、各種誤り訂正符号が盛ん
に利用されている。このリードソロモン符号の復号法に
はバーレカンプマッシィー法、ユークリッド法等のアル
ゴリズムが知られており、これらの方法によって求めら
れた誤り位置多項式σ（Ｘ）及び誤り数値多項式ω
（Ｘ）によって誤りの発生した位置とそのパターンを導
くことで復号される。このσ（Ｘ）とω（Ｘ）から誤り
位置とパターンを導く過程は従来次のように行われてい
た。
ステムの信頼性向上の対策としてＧＦ（２m ）上のリー
ドソロモン符号を中心とする、各種誤り訂正符号が盛ん
に利用されている。このリードソロモン符号の復号法に
はバーレカンプマッシィー法、ユークリッド法等のアル
ゴリズムが知られており、これらの方法によって求めら
れた誤り位置多項式σ（Ｘ）及び誤り数値多項式ω
（Ｘ）によって誤りの発生した位置とそのパターンを導
くことで復号される。このσ（Ｘ）とω（Ｘ）から誤り
位置とパターンを導く過程は従来次のように行われてい
た。
【０００３】まずσ（Ｘ）にＧＦ（２m ）の元を逐次代
入し、その根となるものを見つける。この根が、誤り位
置に対応する。これらを｛Ｑ1、Ｑ2 、…、Ｑt ｝とお
く。次にこの根をω（Ｘ）／（Ｋ・σ’（Ｘ））に代入
する。この値が誤りパターンに相当する。ここで、Ｋは
ある定義を表し、σ’（Ｘ）はσ（Ｘ）を形式的に微分
したものを表す。この部分は復号アルゴリズムにおいて
最も処理時間を要する部分の一つであり、この部分の処
理時間の短縮が課題となっていた。
入し、その根となるものを見つける。この根が、誤り位
置に対応する。これらを｛Ｑ1、Ｑ2 、…、Ｑt ｝とお
く。次にこの根をω（Ｘ）／（Ｋ・σ’（Ｘ））に代入
する。この値が誤りパターンに相当する。ここで、Ｋは
ある定義を表し、σ’（Ｘ）はσ（Ｘ）を形式的に微分
したものを表す。この部分は復号アルゴリズムにおいて
最も処理時間を要する部分の一つであり、この部分の処
理時間の短縮が課題となっていた。
【０００４】
【発明が解決しようとする課題】従来の技術では、誤り
位置多項式σ（Ｘ）にガロア体の元を逐次代入していく
ことによってその根に対応する誤り位置を求め、その結
果を用いて誤りパターンを求めるという２段階の処理で
誤り位置とパターンを導いている。その中でも特に誤り
パターン導出の処理時間の短縮が課題となっていた。
位置多項式σ（Ｘ）にガロア体の元を逐次代入していく
ことによってその根に対応する誤り位置を求め、その結
果を用いて誤りパターンを求めるという２段階の処理で
誤り位置とパターンを導いている。その中でも特に誤り
パターン導出の処理時間の短縮が課題となっていた。
【０００５】本発明の目的は、この誤りパターンの導出
処理に関して、その処理過程に誤り位置の導出処理と重
複する部分があることに注目し、これら２つの処理を並
行して行い、小さな規模で、かつ処理時間を短縮する回
路を提供することにある。
処理に関して、その処理過程に誤り位置の導出処理と重
複する部分があることに注目し、これら２つの処理を並
行して行い、小さな規模で、かつ処理時間を短縮する回
路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の誤り位置及びパ
ターン導出回路は、誤り訂正符号化されたブロック型デ
ータ列から、それに対応したシンドロームを導く手段
と、前記シンドロームから誤り位置多項式と誤り数値多
項式を導く手段と、前記二つの多項式から誤り位置と誤
りパターンを導出する時に、誤り位置を導出する計算に
並行して、その途中の値を用いて同時に誤りパターンを
導出する手段とを有することを特徴とする。
ターン導出回路は、誤り訂正符号化されたブロック型デ
ータ列から、それに対応したシンドロームを導く手段
と、前記シンドロームから誤り位置多項式と誤り数値多
項式を導く手段と、前記二つの多項式から誤り位置と誤
りパターンを導出する時に、誤り位置を導出する計算に
並行して、その途中の値を用いて同時に誤りパターンを
導出する手段とを有することを特徴とする。
【０００７】
【作用】バーレカンプマッシィー法、あるいはユークリ
ッド法によって得られた誤り位置多項式σ（Ｘ）、及び
誤り多項式ω（Ｘ）を各々次のようにおく。
ッド法によって得られた誤り位置多項式σ（Ｘ）、及び
誤り多項式ω（Ｘ）を各々次のようにおく。
【０００８】
【数１】
【０００９】ここで、ω（Ｘ）の代わりに次のような多
項式ω*（Ｘ）の係数ωj-1／σ j （ｊ＝１、…、ｔ）を
用意しておく。
項式ω*（Ｘ）の係数ωj-1／σ j （ｊ＝１、…、ｔ）を
用意しておく。
【００１０】
【数２】
【００１１】ここで、σiが零に等しいときωj-1／σj
をωj-1とおく。誤り位置導出処理では、式（１）にガ
ロア体の元 を逐次代入し、σj・αij （ｊ＝０、…、ｔ）及びその
和である以下の値を求める。
をωj-1とおく。誤り位置導出処理では、式（１）にガ
ロア体の元 を逐次代入し、σj・αij （ｊ＝０、…、ｔ）及びその
和である以下の値を求める。
【００１２】
【数３】
【００１３】この式（４）が零に等しかった場合、式
（３）の係数とσj・αij （ｊ＝０、…、ｔ）を用いて
次の式（５）を求め、式（４）にある係数を乗じて次式
（６）を導く。
（３）の係数とσj・αij （ｊ＝０、…、ｔ）を用いて
次の式（５）を求め、式（４）にある係数を乗じて次式
（６）を導く。
【００１４】
【数４】
【００１５】ここで、ｔ’はｔ以下の最大の奇数、Ｋi
はあるＧＦ（２m）＼｛０｝の元を表すものとする。
又、式（５）は式（４）の各項σj・αij （ｊ＝１、
…、ｔ）に式（３）の各項の係数ωj-1／σj （ｊ＝
１、…、ｔ）を乗じて、その総和を求めることによって
得られる。そして、式（５）を式（６）で割り算したも
のが誤り位置αiにおける誤りパターンに一致する。
はあるＧＦ（２m）＼｛０｝の元を表すものとする。
又、式（５）は式（４）の各項σj・αij （ｊ＝１、
…、ｔ）に式（３）の各項の係数ωj-1／σj （ｊ＝
１、…、ｔ）を乗じて、その総和を求めることによって
得られる。そして、式（５）を式（６）で割り算したも
のが誤り位置αiにおける誤りパターンに一致する。
【００１６】このように、式（４）の各項を用いること
によって、ω（Ｘ）、σ’（Ｘ）への｛Ｑ1 、…、
Ｑt ｝の代入に関する計算量、ハードウエア量を減らす
ことができる。
によって、ω（Ｘ）、σ’（Ｘ）への｛Ｑ1 、…、
Ｑt ｝の代入に関する計算量、ハードウエア量を減らす
ことができる。
【００１７】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１８】図１は、本発明の誤り位置及び誤りパター
ンの導出回路の一実施例を示すブロック図である。この
例では最大８重誤り訂正が可能である。図１の回路は、
代入ブロック１０１、１０２、…、１０８の８個と零チ
ェック回路１１０、９入力排他的論理和回路１２０、８
入力排他的論理和回路１３０、誤り位置導出ブロック１
４０、誤りパターン導出ブロック１５０各１個を備えて
いる。図２は代入ブロック１０１、１０２、…、１０８
の詳細ブロック図であり、図３は誤りパターン導出ブロ
ック１５０の詳細ブロック図である。
ンの導出回路の一実施例を示すブロック図である。この
例では最大８重誤り訂正が可能である。図１の回路は、
代入ブロック１０１、１０２、…、１０８の８個と零チ
ェック回路１１０、９入力排他的論理和回路１２０、８
入力排他的論理和回路１３０、誤り位置導出ブロック１
４０、誤りパターン導出ブロック１５０各１個を備えて
いる。図２は代入ブロック１０１、１０２、…、１０８
の詳細ブロック図であり、図３は誤りパターン導出ブロ
ック１５０の詳細ブロック図である。
【００１９】代入ブロック１０１、１０２、…、１０８
は、バーレカンプマッシィー法あるいはユークリッド法
によって得られた誤り位置多項式に、ガロア体の元を逐
次代入する部分である。具体的には、ガロア体乗算器２
０、ラッチ（Ｌａｔｃｈ）２１、２２、２３、ライトパ
ルス発生回路（ＷＰＧ）２４、２入力マルチプレクサー
（ＭＰＸ）２５で構成される。代入ブロックに関する入
力値には、式（１）（２）で表される多項式の各項の係
数そのままでなく、次の式（７）（８）を用いる。
は、バーレカンプマッシィー法あるいはユークリッド法
によって得られた誤り位置多項式に、ガロア体の元を逐
次代入する部分である。具体的には、ガロア体乗算器２
０、ラッチ（Ｌａｔｃｈ）２１、２２、２３、ライトパ
ルス発生回路（ＷＰＧ）２４、２入力マルチプレクサー
（ＭＰＸ）２５で構成される。代入ブロックに関する入
力値には、式（１）（２）で表される多項式の各項の係
数そのままでなく、次の式（７）（８）を用いる。
【００２０】
【数５】
【００２１】尚、σ0の値はそのまま用いる。図２の中
のラッチ１（Ｌａｔｃｈ１）２１には従来通りσj・α
ij （ｊ＝１、２、…、８）が保存される。このσj・α
ij （ｊ＝１、２、…、８）の導出は、σjにαjをｉ回乗
じて求める。従ってｉは代入計算の繰り返し回数である
といえる。このαiに関してσ（αi）が零である場合、
ラッチ３（Ｌａｔｃｈ３）２３に新たにωj-1・αijを
保存する。ラッチ１、ラッチ３の内容が各々このブロッ
クの出力ａj、ｂj、（ｊ＝１、２、…、８）となる。
のラッチ１（Ｌａｔｃｈ１）２１には従来通りσj・α
ij （ｊ＝１、２、…、８）が保存される。このσj・α
ij （ｊ＝１、２、…、８）の導出は、σjにαjをｉ回乗
じて求める。従ってｉは代入計算の繰り返し回数である
といえる。このαiに関してσ（αi）が零である場合、
ラッチ３（Ｌａｔｃｈ３）２３に新たにωj-1・αijを
保存する。ラッチ１、ラッチ３の内容が各々このブロッ
クの出力ａj、ｂj、（ｊ＝１、２、…、８）となる。
【００２２】９入力排他的論理和回路１２０は、代入ブ
ロック１０１、１０２、…、１０８で得られたσj・α
ij （ｊ＝１、２、…、８）及びσ0の和即ち、σ（αi）
を求める回路である。
ロック１０１、１０２、…、１０８で得られたσj・α
ij （ｊ＝１、２、…、８）及びσ0の和即ち、σ（αi）
を求める回路である。
【００２３】８入力排他的論理和回路１３０は、代入ブ
ロックで得られたωj-1・αij （ｊ＝１、２、…、８）
の和即ち、αiω（αi）を求める回路である。
ロックで得られたωj-1・αij （ｊ＝１、２、…、８）
の和即ち、αiω（αi）を求める回路である。
【００２４】零チェック回路１１０は、σ（αi ）が零
であるか否かを判定し、それが零である場合、出力信号
をアクティブにする。
であるか否かを判定し、それが零である場合、出力信号
をアクティブにする。
【００２５】誤り位置導出ブロック１４０は、カウンタ
ーとレジスタ群からなり、１回の代入計算を行う度に、
１ずつ増加する。そして、零チェック回路１１０の出力
信号がアクティブになった時、その時のカウンターの値
をレジスターに保存しておく。このレジスター群に保存
されたカウンターの値が誤り位置に相当する。
ーとレジスタ群からなり、１回の代入計算を行う度に、
１ずつ増加する。そして、零チェック回路１１０の出力
信号がアクティブになった時、その時のカウンターの値
をレジスターに保存しておく。このレジスター群に保存
されたカウンターの値が誤り位置に相当する。
【００２６】誤りパターン導出ブロック１５０は４入力
排他的論理回路３０、ガロア体乗算器３１、ラッチ（Ｌ
ａｔｃｈ）３２、３３、ライトパルス発生回路（ＷＰ
Ｇ）３４、定数ＲＯＭ３５、逆元ＲＯＭ３６、レジスタ
群３７、マルチプレクサ（ＭＰＸ）３８、３９からな
る。零チェック回路１１０の出力がアクティブになった
時、次の計算を行う。 １．αiσ’（αi）＝σ1・αi＋σ3・α3i＋σ5・α5i
＋σ7・α7i ２．Ｋi×αiσ’（αi） ここで、σj・αij （ｊ＝１、３、５、７）は代入ブロ
ック１０１、１０２、…、１０８から得られる。（注
意）のマルチプレクサ（ＭＰＸ）の切り替え信号は、対
応する誤り位置多項式の係数σj （ｊ＝１、２、…、
８）が零の時、アクティブになるものとする。又、Ｋi
は繰り返し回数ｉによって定まる定数であり、この値は
予め定数ＲＯＭ３５として備えておく。そして、ガロア
体の逆元ＲＯＭ３６を用いてこれの逆元を求め、これと
８入力排他的論理和回路１３０の出力結果であるαiω
（αi）との積を求め、レジスタ群３７に保存する。こ
のレジスタ群に保存された値が誤りパターンに相当す
る。マルチプレクサ３８の切り替え信号に零チェック回
路１１０の出力を用いることにすると図３の様にガロア
体乗算器を２回の乗算計算で共有でき、ハードウエアの
削減も望める。
排他的論理回路３０、ガロア体乗算器３１、ラッチ（Ｌ
ａｔｃｈ）３２、３３、ライトパルス発生回路（ＷＰ
Ｇ）３４、定数ＲＯＭ３５、逆元ＲＯＭ３６、レジスタ
群３７、マルチプレクサ（ＭＰＸ）３８、３９からな
る。零チェック回路１１０の出力がアクティブになった
時、次の計算を行う。 １．αiσ’（αi）＝σ1・αi＋σ3・α3i＋σ5・α5i
＋σ7・α7i ２．Ｋi×αiσ’（αi） ここで、σj・αij （ｊ＝１、３、５、７）は代入ブロ
ック１０１、１０２、…、１０８から得られる。（注
意）のマルチプレクサ（ＭＰＸ）の切り替え信号は、対
応する誤り位置多項式の係数σj （ｊ＝１、２、…、
８）が零の時、アクティブになるものとする。又、Ｋi
は繰り返し回数ｉによって定まる定数であり、この値は
予め定数ＲＯＭ３５として備えておく。そして、ガロア
体の逆元ＲＯＭ３６を用いてこれの逆元を求め、これと
８入力排他的論理和回路１３０の出力結果であるαiω
（αi）との積を求め、レジスタ群３７に保存する。こ
のレジスタ群に保存された値が誤りパターンに相当す
る。マルチプレクサ３８の切り替え信号に零チェック回
路１１０の出力を用いることにすると図３の様にガロア
体乗算器を２回の乗算計算で共有でき、ハードウエアの
削減も望める。
【００２７】本回路を光磁気ディスクの符号フォーマッ
トとして採用されているＧＦ（２8 ）上の（１２０、１
０４、１７）リードソロモン符号の復号器として用いた
場合、８バイトの誤りに対する誤り位置及び誤りパター
ン導出処理に要するクロック数は４５６クロックであ
り、従来の方法による誤り位置のみの導出に要するクロ
ック数４４０とほぼ同じである。従って本発明の回路を
用いることで、最大８バイトの誤りに対しても従来方式
の誤り位置のみの導出処理時間とほぼ同じ時間内で、誤
り位置及び誤りパターンの導出処理を終えることができ
る。
トとして採用されているＧＦ（２8 ）上の（１２０、１
０４、１７）リードソロモン符号の復号器として用いた
場合、８バイトの誤りに対する誤り位置及び誤りパター
ン導出処理に要するクロック数は４５６クロックであ
り、従来の方法による誤り位置のみの導出に要するクロ
ック数４４０とほぼ同じである。従って本発明の回路を
用いることで、最大８バイトの誤りに対しても従来方式
の誤り位置のみの導出処理時間とほぼ同じ時間内で、誤
り位置及び誤りパターンの導出処理を終えることができ
る。
【００２８】
【発明の効果】以上のように、誤り位置多項式へのガロ
ア体の元の代入計算の途中の値を用いて、誤り位置の導
出計算に並行して誤りパターンを求めることで、同程度
の回路規模で処理時間を短縮することができる。
ア体の元の代入計算の途中の値を用いて、誤り位置の導
出計算に並行して誤りパターンを求めることで、同程度
の回路規模で処理時間を短縮することができる。
【図１】本発明の誤り位置及び誤りパターン導出回路の
位置実施例を示すブロック図。
位置実施例を示すブロック図。
【図２】代入ブロックの詳細ブロック図。
【図３】誤りパターン導出ブロックの詳細ブロック図。
【符号の説明】 １０１、１０２、…、１０８ 代入ブロック １２０ ９入力排他的論理和回路 １３０ ８入力排他的論理和回路 １４０ 誤り位置導出ブロック １５０ 誤りパターン導出ブロック ２０ ガロア体乗算器 ２１ Ｌａｔｃｈ１ ２２ Ｌａｔｃｈ２ ２３ Ｌａｔｃｈ３ ２４ ライトパルス発生回路 ２５ ２入力マルチプレクサ ３０ ４入力排他的論理和回路 ３１ ガロア体乗算器 ３２、３３ ラッチ ３４ ライトパルス発生回路 ３５ 定数ＲＯＭ ３６ 逆元ＲＯＭ ３７ レジスタブロック ３８、３９ マルチプレクサ
Claims (1)
- 【請求項１】 誤り訂正符号化されたブロック型データ
列から、それに対応したシンドロームを導く手段と、前
記シンドロームから誤り位置多項式と、誤り数値多項式
を導く手段と、前記二つの多項式から誤り位置と誤りパ
ターンを導出する時に、誤り位置を導出する計算に並行
して、その途中の値を用いて同時に誤りパターンを導出
する手段とを有することを特徴とした誤り位置及び誤り
パターン導出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257945A JP2710176B2 (ja) | 1991-10-04 | 1991-10-04 | 誤り位置及び誤りパターン導出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257945A JP2710176B2 (ja) | 1991-10-04 | 1991-10-04 | 誤り位置及び誤りパターン導出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100880A JPH05100880A (ja) | 1993-04-23 |
| JP2710176B2 true JP2710176B2 (ja) | 1998-02-10 |
Family
ID=17313398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257945A Expired - Fee Related JP2710176B2 (ja) | 1991-10-04 | 1991-10-04 | 誤り位置及び誤りパターン導出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710176B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314978A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | チェン・サーチ回路 |
| KR100492267B1 (ko) * | 1996-09-11 | 2005-05-27 | 가부시끼가이샤 히다치 세이사꾸쇼 | 진공 처리장치 및 진공처리방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034136B2 (ja) * | 1981-10-15 | 1985-08-07 | 日本電気株式会社 | リ−ド・ソロモン符号復号方式 |
-
1991
- 1991-10-04 JP JP3257945A patent/JP2710176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05100880A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970924 |
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