JP2694792B2 - 誤り位置多項式演算回路 - Google Patents
誤り位置多項式演算回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＢＣＨ符号やリードソロ
モン符号等を用いたディジタル信号のビット誤りを訂正
するために必要な誤り数値多項式および誤り位置多項式
を演算する誤り数値多項式および誤り位置多項式演算回
路に関し、特にユークリッドアルゴリズムにより演算を
実行する誤り数値多項式および誤り位置多項式演算回路
に関する。
モン符号等を用いたディジタル信号のビット誤りを訂正
するために必要な誤り数値多項式および誤り位置多項式
を演算する誤り数値多項式および誤り位置多項式演算回
路に関し、特にユークリッドアルゴリズムにより演算を
実行する誤り数値多項式および誤り位置多項式演算回路
に関する。
【０００２】
【従来の技術】一般に、ＢＣＨ符号やリードソロモン符
号等を用いたディジタル信号の記録再生等によるビット
誤りを訂正する場合、受信データからシンドロームを生
成して誤り数値多項式および誤り位置多項式を求めてい
る。このような誤り数値および位置多項式を演算する一
手法として、ユークリッドアルゴリズムが用いられてい
る。
号等を用いたディジタル信号の記録再生等によるビット
誤りを訂正する場合、受信データからシンドロームを生
成して誤り数値多項式および誤り位置多項式を求めてい
る。このような誤り数値および位置多項式を演算する一
手法として、ユークリッドアルゴリズムが用いられてい
る。
【０００３】図６は誤り数値多項式および誤り位置多項
式を演算するユークリッドアルゴリズムの一例を示すフ
ローチャートである。
式を演算するユークリッドアルゴリズムの一例を示すフ
ローチャートである。
【０００４】ここで、ｔは訂正可能な誤りワード数、Ｓ
（Ｘ）はシンドローム多項式、σ（Ｘ）は誤り位置多項
式、η（Ｘ）は誤り数値多項式である。またｉは演算回
数を示し、ｄｅｇ Ｒｉ（Ｘ）はｉ回目の演算で生成さ
れた剰余多項式Ｒｉ（Ｘ）の次数を示している。
（Ｘ）はシンドローム多項式、σ（Ｘ）は誤り位置多項
式、η（Ｘ）は誤り数値多項式である。またｉは演算回
数を示し、ｄｅｇ Ｒｉ（Ｘ）はｉ回目の演算で生成さ
れた剰余多項式Ｒｉ（Ｘ）の次数を示している。
【０００５】図６において、まず最初に、多項式Ｒ
（Ｘ），Ｂ（Ｘ）の初期値を設定する（ステップ３０
１）。次に、商多項式Ｑｉ（Ｘ）および剰余多項式Ｒｉ
（Ｘ）を演算する（ステップ３０２）。その後、多項式
Ｂｉ（Ｘ）を演算する（ステップ３０３）。剰余多項式
Ｒｉ（Ｘ）の次数がｔ以上ならばｉをインクリメントし
てステップ３０２および３０３の演算を繰返す（ステッ
プ３０４，３０５）。また、剰余多項式Ｒｉ（Ｘ）の次
数がｔより小さくなったときは、剰余多項式Ｒｉ（Ｘ）
を誤り数値多項式η（Ｘ）とし、剰余多項式Ｂｉ（Ｘ）
を誤り位置多項式σ（Ｘ）として演算を終了する（ステ
ップ３０６）。
（Ｘ），Ｂ（Ｘ）の初期値を設定する（ステップ３０
１）。次に、商多項式Ｑｉ（Ｘ）および剰余多項式Ｒｉ
（Ｘ）を演算する（ステップ３０２）。その後、多項式
Ｂｉ（Ｘ）を演算する（ステップ３０３）。剰余多項式
Ｒｉ（Ｘ）の次数がｔ以上ならばｉをインクリメントし
てステップ３０２および３０３の演算を繰返す（ステッ
プ３０４，３０５）。また、剰余多項式Ｒｉ（Ｘ）の次
数がｔより小さくなったときは、剰余多項式Ｒｉ（Ｘ）
を誤り数値多項式η（Ｘ）とし、剰余多項式Ｂｉ（Ｘ）
を誤り位置多項式σ（Ｘ）として演算を終了する（ステ
ップ３０６）。
【０００６】このようにユークリッドアルゴリズムで
は、多項式の除算によって剰余多項式を求め、この剰余
多項式がある条件を満足するまで除算を繰り返すことに
より、誤り数値多項式および誤り位置多項式を求めるも
のである。
は、多項式の除算によって剰余多項式を求め、この剰余
多項式がある条件を満足するまで除算を繰り返すことに
より、誤り数値多項式および誤り位置多項式を求めるも
のである。
【０００７】従来の誤り数値多項式および誤り位置多項
式演算回路は、図５に示すように、商多項式Ｑｉ（Ｘ）
を演算する商多項式演算部５と、誤り数値多項式η
（Ｘ）を演算する誤り数値多項式演算部６と、誤り位置
多項式σ（Ｘ）を演算する誤り位置多項式演算部７と、
演算部からそれぞれ出力されるシリアルデータをパラレ
ルデータに変換するＳＰ変換部８，９とを備えている。
式演算回路は、図５に示すように、商多項式Ｑｉ（Ｘ）
を演算する商多項式演算部５と、誤り数値多項式η
（Ｘ）を演算する誤り数値多項式演算部６と、誤り位置
多項式σ（Ｘ）を演算する誤り位置多項式演算部７と、
演算部からそれぞれ出力されるシリアルデータをパラレ
ルデータに変換するＳＰ変換部８，９とを備えている。
【０００８】ところで、多項式Ｒ i-2（Ｘ），Ｒ
i-1（Ｘ）および多項式Ｂ i-2（Ｘ），Ｂi-1（Ｘ）を
それぞれ式（１），（２），（３），（４）とする。
i-1（Ｘ）および多項式Ｂ i-2（Ｘ），Ｂi-1（Ｘ）を
それぞれ式（１），（２），（３），（４）とする。
【０００９】 Ｒ i-2（Ｘ）＝ｒ-2,eＸe ＋ｒ-2,e-1Ｘe-1 ＋……＋ｒ-2,0 ……（１） Ｒ i-1（Ｘ）＝ｒ-1,mＸm ＋ｒ-1,m-1Ｘm-1 ＋……＋ｒ-1,0 ……（２） Ｂ i-2（Ｘ）＝ｂ-2,fＸf ＋ｂ-2,f-1Ｘf-1 ＋……＋ｂ-2,0 ……（３） Ｂ i-1（Ｘ）＝ｂ-1,nＸn ＋ｂ-1,n-1Ｘn-1 ＋……＋ｂ-1,0 ……（４） ここで、Ｒ，Ｂのサフィックスｉ−２およびｉ−１は、
現在の演算回数をｉとしたときの２つ前および１つ前の
演算結果をそれぞれ示し、また、係数ｒ，ｂのサフィッ
クスｅ，ｍ，ｆ，ｎは、ｅ，ｍ，ｆ，ｎ≦２ｔ、且つｅ
＞ｍ、ｆ＜ｎをそれぞれ満足する正の整数である。さ
て、図５において、商多項式演算部５は、式（５）に示
す商多項式Ｑｉ（Ｘ）を演算するように構成されてお
り、レジスタ回路５１０〜５１ｍと、ＥＸＯＲ回路５２
１〜５２ｍと、乗算回路５３０〜５３ｍとを有してい
る。
現在の演算回数をｉとしたときの２つ前および１つ前の
演算結果をそれぞれ示し、また、係数ｒ，ｂのサフィッ
クスｅ，ｍ，ｆ，ｎは、ｅ，ｍ，ｆ，ｎ≦２ｔ、且つｅ
＞ｍ、ｆ＜ｎをそれぞれ満足する正の整数である。さ
て、図５において、商多項式演算部５は、式（５）に示
す商多項式Ｑｉ（Ｘ）を演算するように構成されてお
り、レジスタ回路５１０〜５１ｍと、ＥＸＯＲ回路５２
１〜５２ｍと、乗算回路５３０〜５３ｍとを有してい
る。
【００１０】 Ｑｉ（Ｘ）＝Ｒ i-2（Ｘ）／Ｒ i-1（Ｘ）……（５） 動作概要としては、初期リセット後、被除数となるＲ
i-2（Ｘ）の係数ｒ-2,m，ｒ-2,m-1，……，ｒ-2,0を入
力端子５１から高次順に入力してレジスタ回路５１０〜
５１ｍに順次ラッチさせる。一方、乗算回路５３０〜５
３ｍには、除数となるＲ i-1（Ｘ）の係数ｒ-1,0，ｒ
-1,1，……，ｒ-1,m-1，１／ｒ-1,mをそれぞれ設定して
おく。従って、乗算回路５３０〜５３ｍは、除数となる
多項式Ｒ i-1（Ｘ）の各係数の数（ｍ＋１個）だけ設け
ている。
i-2（Ｘ）の係数ｒ-2,m，ｒ-2,m-1，……，ｒ-2,0を入
力端子５１から高次順に入力してレジスタ回路５１０〜
５１ｍに順次ラッチさせる。一方、乗算回路５３０〜５
３ｍには、除数となるＲ i-1（Ｘ）の係数ｒ-1,0，ｒ
-1,1，……，ｒ-1,m-1，１／ｒ-1,mをそれぞれ設定して
おく。従って、乗算回路５３０〜５３ｍは、除数となる
多項式Ｒ i-1（Ｘ）の各係数の数（ｍ＋１個）だけ設け
ている。
【００１１】まず乗算回路５３ｍは、レジスタ回路５１
ｍがラッチしているＲ i-2（Ｘ）の最高次係数ｒ-2,mに
Ｒ i-1（Ｘ）の最高次係数ｒ-1,mの逆数を乗算する。つ
まり、ｒ-2,m／ｒ-1,mの除算を行う。この除算結果は商
多項式Ｑｉ（Ｘ）の最高次係数として誤り数値多項式演
算部６へ送出されると共に、他の乗算回路に入力されて
係数ｒ-1,0，ｒ-1,1，……，ｒ-1,m-1とそれぞれ乗算さ
れる。ＥＸＯＲ回路５２１〜５２ｍは、乗算出力と前段
のレジスタ回路出力との排他的論理和を演算し、次段の
レジスタ回路５１１〜５１ｍにそれぞれラッチさせる。
このような処理を繰返すことにより、商多項式Ｑｉ
（Ｘ）の各係数が乗算回路５３ｍから順次生成される。
ｍがラッチしているＲ i-2（Ｘ）の最高次係数ｒ-2,mに
Ｒ i-1（Ｘ）の最高次係数ｒ-1,mの逆数を乗算する。つ
まり、ｒ-2,m／ｒ-1,mの除算を行う。この除算結果は商
多項式Ｑｉ（Ｘ）の最高次係数として誤り数値多項式演
算部６へ送出されると共に、他の乗算回路に入力されて
係数ｒ-1,0，ｒ-1,1，……，ｒ-1,m-1とそれぞれ乗算さ
れる。ＥＸＯＲ回路５２１〜５２ｍは、乗算出力と前段
のレジスタ回路出力との排他的論理和を演算し、次段の
レジスタ回路５１１〜５１ｍにそれぞれラッチさせる。
このような処理を繰返すことにより、商多項式Ｑｉ
（Ｘ）の各係数が乗算回路５３ｍから順次生成される。
【００１２】誤り数値多項式演算部６は、商多項式演算
部５から出力される商多項式Ｑｉ（Ｘ）の各係数を受け
て、式（６）に示す剰余多項式Ｒｉ（Ｘ）を演算するよ
うに構成されており、レジスタ回路６１１〜６１ｍと、
ＥＸＯＲ回路６２１〜６２ｍと、乗算回路６３０〜６３
ｍと、レジスタ回路６４１〜６４ｍと、セレクタ回路６
５１〜６５ｍと、ＥＸＯＲ回路６６０とを有している。
部５から出力される商多項式Ｑｉ（Ｘ）の各係数を受け
て、式（６）に示す剰余多項式Ｒｉ（Ｘ）を演算するよ
うに構成されており、レジスタ回路６１１〜６１ｍと、
ＥＸＯＲ回路６２１〜６２ｍと、乗算回路６３０〜６３
ｍと、レジスタ回路６４１〜６４ｍと、セレクタ回路６
５１〜６５ｍと、ＥＸＯＲ回路６６０とを有している。
【００１３】 Ｒｉ（Ｘ）＝Ｒ i-2（Ｘ）−Ｒ i-1（Ｘ）・Ｑｉ（Ｘ）……（６） ここで、Ｒ i-1（Ｘ）・Ｑｉ（Ｘ）の乗算は、レジスタ
回路６１１〜６１ｍとＥＸＯＲ回路６２１〜６２ｍと乗
算回路６３０〜６３ｍとにより実行する。この場合、乗
算を行うために、除算を行う商多項式演算部５とは逆の
構成としている。また、レジスタ回路６４１〜６４ｍと
セレクタ回路６５１〜６５ｍとにより、Ｒ i-2（Ｘ）の
各係数成分を選択して順次ＥＸＯＲ回路６６に供給し、
Ｒ i-2（Ｘ）とＲ i-1（Ｘ）・Ｑｉ（Ｘ）との排他的論
理和を演算してＲｉ（Ｘ）を求めている。ここで、ｄｅ
ｇ Ｒｉ（Ｘ）＜ｔを満足したときのＲｉ（Ｘ）が誤り
数値多項式η（Ｘ）となる。
回路６１１〜６１ｍとＥＸＯＲ回路６２１〜６２ｍと乗
算回路６３０〜６３ｍとにより実行する。この場合、乗
算を行うために、除算を行う商多項式演算部５とは逆の
構成としている。また、レジスタ回路６４１〜６４ｍと
セレクタ回路６５１〜６５ｍとにより、Ｒ i-2（Ｘ）の
各係数成分を選択して順次ＥＸＯＲ回路６６に供給し、
Ｒ i-2（Ｘ）とＲ i-1（Ｘ）・Ｑｉ（Ｘ）との排他的論
理和を演算してＲｉ（Ｘ）を求めている。ここで、ｄｅ
ｇ Ｒｉ（Ｘ）＜ｔを満足したときのＲｉ（Ｘ）が誤り
数値多項式η（Ｘ）となる。
【００１４】誤り位置多項式演算部７は、誤り数値多項
式演算部６と同様な構成であり、商多項式演算部５から
出力される商多項式Ｑｉ（Ｘ）の各係数を受けて、式
（７）に示すＢｉ（Ｘ）を演算する。
式演算部６と同様な構成であり、商多項式演算部５から
出力される商多項式Ｑｉ（Ｘ）の各係数を受けて、式
（７）に示すＢｉ（Ｘ）を演算する。
【００１５】 Ｂｉ（Ｘ）＝Ｂ i-2（Ｘ）−Ｂ i-1（Ｘ）・Ｑｉ（Ｘ）……（７） ここで、Ｂ i-1（Ｘ）・Ｑｉ（Ｘ）の乗算は、レジスタ
回路７１１〜７１ｎとＥＸＯＲ回路７２１〜７２ｎと乗
算回路７３０〜７３ｎとにより実行している。また、レ
ジスタ回路７４１〜７４ｎとセレクタ回路７５１〜７５
ｎとにより、Ｂi-2（Ｘ）の各係数成分を選択して順次
ＥＸＯＲ回路７６０に供給し、Ｂ i-2（Ｘ）とＢ
i-1（Ｘ）・Ｑｉ（Ｘ）との排他的論理和を演算してＢ
ｉ（Ｘ）を求めている。ここで、ｄｅｇ Ｒｉ（Ｘ）＜
ｔを満足したときのＢｉ（Ｘ）が誤り位置多項式σ
（Ｘ）となる。
回路７１１〜７１ｎとＥＸＯＲ回路７２１〜７２ｎと乗
算回路７３０〜７３ｎとにより実行している。また、レ
ジスタ回路７４１〜７４ｎとセレクタ回路７５１〜７５
ｎとにより、Ｂi-2（Ｘ）の各係数成分を選択して順次
ＥＸＯＲ回路７６０に供給し、Ｂ i-2（Ｘ）とＢ
i-1（Ｘ）・Ｑｉ（Ｘ）との排他的論理和を演算してＢ
ｉ（Ｘ）を求めている。ここで、ｄｅｇ Ｒｉ（Ｘ）＜
ｔを満足したときのＢｉ（Ｘ）が誤り位置多項式σ
（Ｘ）となる。
【００１６】ＳＰ変換部８，９は、誤り数値多項式演算
部６および誤り位置多項式演算部７からシリアルに出力
されるデータをそれぞれパラレル化して送出する。
部６および誤り位置多項式演算部７からシリアルに出力
されるデータをそれぞれパラレル化して送出する。
【００１７】
【発明が解決しようとする課題】上述した従来の誤り数
値多項式および誤り位置多項式演算回路は、回路構成が
複雑であるばかりでなく、誤り数値多項式演算部および
誤り位置多項式演算部から出力されるシリアルデータを
パラレル化するためのＳＰ変換部が必要となるので、更
に回路規模が大きくなり、ＬＳＩ化等に際して障害とな
っている。
値多項式および誤り位置多項式演算回路は、回路構成が
複雑であるばかりでなく、誤り数値多項式演算部および
誤り位置多項式演算部から出力されるシリアルデータを
パラレル化するためのＳＰ変換部が必要となるので、更
に回路規模が大きくなり、ＬＳＩ化等に際して障害とな
っている。
【００１８】本発明の目的は、回路構成を簡素化でき、
更に、演算時間も短縮でき、ＬＳＩ化を容易に実現でき
る誤り数値多項式および誤り位置多項式演算回路を提供
することにある。
更に、演算時間も短縮でき、ＬＳＩ化を容易に実現でき
る誤り数値多項式および誤り位置多項式演算回路を提供
することにある。
【００１９】
【課題を解決するための手段】本発明の誤り数値多項式
演算回路は、ユークリッドアルゴリズムにより誤り数値
多項式の係数を演算する誤り数値多項式演算回路におい
て、除数となる第１の多項式の最高次数ｍ（ｍは１以上
の整数）の係数が逆数で設定されて乗算を行う最高次係
数の乗算回路と、前記第１の多項式の最高次係数を除く
係数がそれぞれ設定され前記最高次係数乗算回路の出力
を受けて乗算を行うｍ個の乗算回路と、初期設定時に高
次順に入力される被除数となる第２の多項式の係数をそ
れぞれラッチし終段が最高次係数をラッチして前記最高
次係数乗算回路へ出力する複数のレジスタ回路と、この
複数のレジスタ回路と交互に縦続接続され前記ｍ個の乗
算回路の出力および前段のレジスタ回路の出力を受けて
排他的論理和を演算して次段のレジスタ回路に出力する
ｍ個のＥＸＯＲ回路とを有し、前記第１および第２の多
項式の除算を実行して商多項式の係数を生成する手段
と、前記ｍ個のＥＸＯＲ回路の出力側にそれぞれ接続さ
れるレジスタ回路の出力をそれぞれパラレルに受け、前
記商多項式の演算が終了したときにラッチすることによ
り前記誤り数値多項式の係数をパラレルデータとして出
力する手段とを備えて構成されている。
演算回路は、ユークリッドアルゴリズムにより誤り数値
多項式の係数を演算する誤り数値多項式演算回路におい
て、除数となる第１の多項式の最高次数ｍ（ｍは１以上
の整数）の係数が逆数で設定されて乗算を行う最高次係
数の乗算回路と、前記第１の多項式の最高次係数を除く
係数がそれぞれ設定され前記最高次係数乗算回路の出力
を受けて乗算を行うｍ個の乗算回路と、初期設定時に高
次順に入力される被除数となる第２の多項式の係数をそ
れぞれラッチし終段が最高次係数をラッチして前記最高
次係数乗算回路へ出力する複数のレジスタ回路と、この
複数のレジスタ回路と交互に縦続接続され前記ｍ個の乗
算回路の出力および前段のレジスタ回路の出力を受けて
排他的論理和を演算して次段のレジスタ回路に出力する
ｍ個のＥＸＯＲ回路とを有し、前記第１および第２の多
項式の除算を実行して商多項式の係数を生成する手段
と、前記ｍ個のＥＸＯＲ回路の出力側にそれぞれ接続さ
れるレジスタ回路の出力をそれぞれパラレルに受け、前
記商多項式の演算が終了したときにラッチすることによ
り前記誤り数値多項式の係数をパラレルデータとして出
力する手段とを備えて構成されている。
【００２０】本発明の誤り位置多項式演算回路は、ユー
クリッドアルゴリズムにより商多項式の係数を受けて誤
り位置多項式の係数を演算する誤り位置多項式演算回路
において、１つ前の演算によって求められるｎ次（ｎは
１以上の整数）の第１の誤り位置多項式の係数がそれぞ
れ設定されて前記商多項式の係数との乗算を行うｎ＋１
個の乗算回路と、この乗算回路の内前記第１の誤り位置
多項式の最低次係数が設定される最低次係数の乗算回路
の出力をラッチする初段のレジスタ回路と、前記最低次
係数の乗算回路を除くｎ個の乗算回路に対応してそれぞ
れ設けられ、１つ低次の係数の乗算回路の出力結果と該
当する係数の乗算回路の出力との排他的論理和を演算す
るｎ個の第１のＥＸＯＲ回路と、このｎ個の第１のＥＸ
ＯＲ回路の出力側にそれぞれ接続されて排他的論理和の
演算結果をラッチするｎ個のレジスタ回路と、前記第１
の誤り位置多項式の最高次係数が設定される乗算回路に
対応する第１のＥＸＯＲ回路の出力側のレジスタ回路の
出力を更にラッチする終段のレジスタ回路とを有し、前
記第１の誤り位置多項式および前記商多項式の乗算を実
行する手段と、前記初段のレジスタ回路の出力および前
記第１の誤り位置多項式の最高次係数の乗算回路を除く
乗算回路に対応する第１のＥＸＯＲ回路の出力側のレジ
スタ回路の出力をそれぞれの一方の端子に受け、また、
２つ前の演算によって求められた第２の誤り位置多項式
の係数をそれぞれの他方の端子に設定されて排他的論理
和を出力するｎ個の第２のＥＸＯＲ回路と、前記終段の
レジスタ回路の入力側および出力側ならびに前記ｎ個の
第２のＥＸＯＲ回路の出力側にそれぞれ接続されてデー
タをパラレルに受け前記商多項式の係数との演算が終了
したときにラッチすることにより前記誤り位置多項式の
係数をパラレルデータとして出力する手段とを備えて構
成されている。
クリッドアルゴリズムにより商多項式の係数を受けて誤
り位置多項式の係数を演算する誤り位置多項式演算回路
において、１つ前の演算によって求められるｎ次（ｎは
１以上の整数）の第１の誤り位置多項式の係数がそれぞ
れ設定されて前記商多項式の係数との乗算を行うｎ＋１
個の乗算回路と、この乗算回路の内前記第１の誤り位置
多項式の最低次係数が設定される最低次係数の乗算回路
の出力をラッチする初段のレジスタ回路と、前記最低次
係数の乗算回路を除くｎ個の乗算回路に対応してそれぞ
れ設けられ、１つ低次の係数の乗算回路の出力結果と該
当する係数の乗算回路の出力との排他的論理和を演算す
るｎ個の第１のＥＸＯＲ回路と、このｎ個の第１のＥＸ
ＯＲ回路の出力側にそれぞれ接続されて排他的論理和の
演算結果をラッチするｎ個のレジスタ回路と、前記第１
の誤り位置多項式の最高次係数が設定される乗算回路に
対応する第１のＥＸＯＲ回路の出力側のレジスタ回路の
出力を更にラッチする終段のレジスタ回路とを有し、前
記第１の誤り位置多項式および前記商多項式の乗算を実
行する手段と、前記初段のレジスタ回路の出力および前
記第１の誤り位置多項式の最高次係数の乗算回路を除く
乗算回路に対応する第１のＥＸＯＲ回路の出力側のレジ
スタ回路の出力をそれぞれの一方の端子に受け、また、
２つ前の演算によって求められた第２の誤り位置多項式
の係数をそれぞれの他方の端子に設定されて排他的論理
和を出力するｎ個の第２のＥＸＯＲ回路と、前記終段の
レジスタ回路の入力側および出力側ならびに前記ｎ個の
第２のＥＸＯＲ回路の出力側にそれぞれ接続されてデー
タをパラレルに受け前記商多項式の係数との演算が終了
したときにラッチすることにより前記誤り位置多項式の
係数をパラレルデータとして出力する手段とを備えて構
成されている。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２２】まず、一具体例によって基本動作を説明す
る。
る。
【００２３】ここで、拡張ガロア体ＧＦ（２4 ）上で定
義される周期が２4 −１の巡回符号の場合とし、元αを
根にもつ生成多項式がｘ4 ＋ｘ＋１であり、シンドロー
ム多項式Ｓ（Ｘ）が、 Ｓ（Ｘ）＝α5 Ｘ3 ＋α13Ｘ2 ＋α12Ｘ＋α2 ……（８）であるとする。
義される周期が２4 −１の巡回符号の場合とし、元αを
根にもつ生成多項式がｘ4 ＋ｘ＋１であり、シンドロー
ム多項式Ｓ（Ｘ）が、 Ｓ（Ｘ）＝α5 Ｘ3 ＋α13Ｘ2 ＋α12Ｘ＋α2 ……（８）であるとする。
【００２４】この場合、図６に示したユークリッドアル
ゴリズムによれば、１回目の演算Ｒ-1（Ｘ）／Ｒ
0（Ｘ）は図４（ａ）のようになり、２回目の演算Ｒ 0
（Ｘ）／Ｒ1（Ｘ）は図４（ｂ）のようになる。なお、
Ｒ 0（Ｘ）＝Ｓ（Ｘ）である。
ゴリズムによれば、１回目の演算Ｒ-1（Ｘ）／Ｒ
0（Ｘ）は図４（ａ）のようになり、２回目の演算Ｒ 0
（Ｘ）／Ｒ1（Ｘ）は図４（ｂ）のようになる。なお、
Ｒ 0（Ｘ）＝Ｓ（Ｘ）である。
【００２５】一方、生成多項式ｘ4 ＋ｘ＋１＝０の根を
αとしたとき、０，１およびαは拡張ガロア体ＧＦ（２
4 ）の元である。また、α4 ＝α＋１の関係から、ＧＦ
（２4 ）の元は、｛０，１，α，α2 ，……，α14｝の
１６個の元の集合体となる。また、ＧＦ（２4 ）上での
乗算は、元の冪乗を加算して１５で割った剰余で定義さ
れ、また加算減算は、元をベクトル表現したときの各成
分の排他的論理和で定義される。例えば、図４（ｂ）に
示した演算において、α14×α6 は、α14×α6 ＝α20
＝α20-15 ＝α5 となる。また、α13−α2 は、α13＝
（α4 ）2 ・α4 ・α＝（α＋１）2 ・（α＋１）・α
＝α3 ＋α2 ＋１でありベクトル表現すれば（１，１，
０，１）となり、また、α2 はベクトル表現すれば
（０，１，０，０）であるので、α13−α2 ＝（１，
１，０，１）−（０，１，０，０）＝（１，０，０，
１）となる。ここで、ベクトル表現（１，０，０，１）
はα3 ＋１であり、一方、α14＝α13・α＝（α3 ＋α
2 ＋１）α＝α4 ＋α3 ＋α＝α3 ＋１であるので、α
13−α2 ＝α14となる。
αとしたとき、０，１およびαは拡張ガロア体ＧＦ（２
4 ）の元である。また、α4 ＝α＋１の関係から、ＧＦ
（２4 ）の元は、｛０，１，α，α2 ，……，α14｝の
１６個の元の集合体となる。また、ＧＦ（２4 ）上での
乗算は、元の冪乗を加算して１５で割った剰余で定義さ
れ、また加算減算は、元をベクトル表現したときの各成
分の排他的論理和で定義される。例えば、図４（ｂ）に
示した演算において、α14×α6 は、α14×α6 ＝α20
＝α20-15 ＝α5 となる。また、α13−α2 は、α13＝
（α4 ）2 ・α4 ・α＝（α＋１）2 ・（α＋１）・α
＝α3 ＋α2 ＋１でありベクトル表現すれば（１，１，
０，１）となり、また、α2 はベクトル表現すれば
（０，１，０，０）であるので、α13−α2 ＝（１，
１，０，１）−（０，１，０，０）＝（１，０，０，
１）となる。ここで、ベクトル表現（１，０，０，１）
はα3 ＋１であり、一方、α14＝α13・α＝（α3 ＋α
2 ＋１）α＝α4 ＋α3 ＋α＝α3 ＋１であるので、α
13−α2 ＝α14となる。
【００２６】このような元の演算定義に従って１回目の
除算を実行した結果、図４（ａ）に示したように、 Ｑ 1（Ｘ）＝α10Ｘ＋α3 ……（９） Ｒ 1（Ｘ）＝α14Ｘ2 ＋α11Ｘ＋α5 ……（１０）
となる。また、２回目の除算を実行した結果、図４
（ｂ）に示したように、 Ｑ 2（Ｘ）＝α6 Ｘ＋１ ……（１１） Ｒ 2（Ｘ）＝α12Ｘ＋α ……（１２）
となる。ここで、ｄｅｇ Ｒｉ（Ｘ）＜２となるので、
剰余多項式Ｒ 2（Ｘ）が求める誤り数値多項式η（Ｘ）
である。
除算を実行した結果、図４（ａ）に示したように、 Ｑ 1（Ｘ）＝α10Ｘ＋α3 ……（９） Ｒ 1（Ｘ）＝α14Ｘ2 ＋α11Ｘ＋α5 ……（１０）
となる。また、２回目の除算を実行した結果、図４
（ｂ）に示したように、 Ｑ 2（Ｘ）＝α6 Ｘ＋１ ……（１１） Ｒ 2（Ｘ）＝α12Ｘ＋α ……（１２）
となる。ここで、ｄｅｇ Ｒｉ（Ｘ）＜２となるので、
剰余多項式Ｒ 2（Ｘ）が求める誤り数値多項式η（Ｘ）
である。
【００２７】まず最初に、図４（ｂ）に示した除算によ
り、式（１１）および式（１２）に示した商多項式Ｑ 2
（Ｘ）、および剰余多項式Ｒ 2（Ｘ）の係数すなわち誤
り数値多項式η（Ｘ）の係数を求める演算回路について
説明する。
り、式（１１）および式（１２）に示した商多項式Ｑ 2
（Ｘ）、および剰余多項式Ｒ 2（Ｘ）の係数すなわち誤
り数値多項式η（Ｘ）の係数を求める演算回路について
説明する。
【００２８】図２はこの演算回路のブロック図であり、
レジスタ回路１１０〜１１２と、ＥＸＯＲ回路１２１，
１２２と、乗算回路１３０〜１３２と、各レジスタ回路
１１１，１１２の出力をラッチしてパラレルデータとし
て出力するレジスタ回路２１０とを有している。なお、
各接続線は４ビットパラレルである。
レジスタ回路１１０〜１１２と、ＥＸＯＲ回路１２１，
１２２と、乗算回路１３０〜１３２と、各レジスタ回路
１１１，１１２の出力をラッチしてパラレルデータとし
て出力するレジスタ回路２１０とを有している。なお、
各接続線は４ビットパラレルである。
【００２９】さて、初期タイミング状態として、乗算回
路１３２〜１３０には、除数であるＲ 1（Ｘ）の係数α
14，α11，α5 がそれぞれ設定される。この場合、乗算
回路１３２には、Ｒ 1（Ｘ）の最高次係数α14の逆数が
設定される。一方、入力端１１から被除数であるＲ
0（Ｘ）の係数α5 ，α13，α12，α2 が高次順に入力
され、レジスタ回路１１２にはＲ 0（Ｘ）の最高次係数
α5 ，レジスタ回路１１１には係数α13、レジスタ回路
１１０には係数α12がラッチされる。
路１３２〜１３０には、除数であるＲ 1（Ｘ）の係数α
14，α11，α5 がそれぞれ設定される。この場合、乗算
回路１３２には、Ｒ 1（Ｘ）の最高次係数α14の逆数が
設定される。一方、入力端１１から被除数であるＲ
0（Ｘ）の係数α5 ，α13，α12，α2 が高次順に入力
され、レジスタ回路１１２にはＲ 0（Ｘ）の最高次係数
α5 ，レジスタ回路１１１には係数α13、レジスタ回路
１１０には係数α12がラッチされる。
【００３０】この状態で乗算回路１３２は、レジスタ回
路１１２がラッチしている係数α5と係数α14の逆数と
を乗算して、つまりα5 ／α14の演算を行って出力端１
２へ送出する。従って、出力端１２には、商多項式Ｑ 2
（Ｘ）の最高次係数α6 が出力される。乗算回路１３
１，１３０は、この係数α6 に係数α11，α5 をそれぞ
れ乗算し、乗算結果として係数α2 ，α11を出力する。
路１１２がラッチしている係数α5と係数α14の逆数と
を乗算して、つまりα5 ／α14の演算を行って出力端１
２へ送出する。従って、出力端１２には、商多項式Ｑ 2
（Ｘ）の最高次係数α6 が出力される。乗算回路１３
１，１３０は、この係数α6 に係数α11，α5 をそれぞ
れ乗算し、乗算結果として係数α2 ，α11を出力する。
【００３１】ＥＸＯＲ回路１２２は、乗算回路１３１か
らの係数α2 とレジスタ回路１１１からの係数α13との
排他的論理和を演算することにより、係数α14を算出し
てレジスタ回路１１２にラッチさせる。同様に、ＥＸＯ
Ｒ回路１２１は、乗算回路１３０からの係数α11とレジ
スタ回路１１０からの係数α12との排他的論理和を演算
することにより、係数α0 を算出してレジスタ回路１１
１にラッチさせる。
らの係数α2 とレジスタ回路１１１からの係数α13との
排他的論理和を演算することにより、係数α14を算出し
てレジスタ回路１１２にラッチさせる。同様に、ＥＸＯ
Ｒ回路１２１は、乗算回路１３０からの係数α11とレジ
スタ回路１１０からの係数α12との排他的論理和を演算
することにより、係数α0 を算出してレジスタ回路１１
１にラッチさせる。
【００３２】この結果、出力端１２には商多項式Ｑ
2（Ｘ）の最高次係数α6 が出力され、レジスタ回路１
１２，１１１には、剰余α14，α0 がそれぞれラッチさ
れる。このとき、レジスタ回路１１０には、Ｒ 0（Ｘ）
の最低次係数α2 がラッチされる。
2（Ｘ）の最高次係数α6 が出力され、レジスタ回路１
１２，１１１には、剰余α14，α0 がそれぞれラッチさ
れる。このとき、レジスタ回路１１０には、Ｒ 0（Ｘ）
の最低次係数α2 がラッチされる。
【００３３】その後、同様な動作を繰り返えすことによ
り、出力端１２には商多項式Ｑ 2（Ｘ）の次の係数α0
が出力され、また、レジスタ回路１１２，１１１には、
剰余多項式Ｒ 2（Ｘ）の係数α12，α1 がそれぞれラッ
チされる。このとき、レジスタ回路２１０は、レジスタ
回路１１２，１１１が出力する剰余多項式Ｒ 2（Ｘ）の
係数α12，α1 、すなわち、誤り数値多項式η（Ｘ）の
係数をパラレルデータでラッチしてパラレルデータとし
て出力する。なお、誤り数値多項式の係数は、商多項式
の係数が全て算出された次のクロックで全て生成される
ので、そのタイミングによってレジスタ回路２１０にラ
ッチさせる。
り、出力端１２には商多項式Ｑ 2（Ｘ）の次の係数α0
が出力され、また、レジスタ回路１１２，１１１には、
剰余多項式Ｒ 2（Ｘ）の係数α12，α1 がそれぞれラッ
チされる。このとき、レジスタ回路２１０は、レジスタ
回路１１２，１１１が出力する剰余多項式Ｒ 2（Ｘ）の
係数α12，α1 、すなわち、誤り数値多項式η（Ｘ）の
係数をパラレルデータでラッチしてパラレルデータとし
て出力する。なお、誤り数値多項式の係数は、商多項式
の係数が全て算出された次のクロックで全て生成される
ので、そのタイミングによってレジスタ回路２１０にラ
ッチさせる。
【００３４】このようにすることにより、図５に示した
従来例で使用していた誤り数値多項式演算部６およびＳ
Ｐ変換部８を省略できるので、回路構成を大幅に簡素化
でき、演算時間も短縮できる。
従来例で使用していた誤り数値多項式演算部６およびＳ
Ｐ変換部８を省略できるので、回路構成を大幅に簡素化
でき、演算時間も短縮できる。
【００３５】次に、誤り位置多項式σ（Ｘ）を演算する
回路について説明する。
回路について説明する。
【００３６】ところで、図６に示したユークリッドアル
ゴリズムによれば、 Ｂ 1（Ｘ）＝Ｂ-1（Ｘ）−Ｂ 0（Ｘ）・Ｑ 1（Ｘ） ……（１３） Ｂ 2（Ｘ）＝Ｂ 0（Ｘ）−Ｂ 1（Ｘ）・Ｑ 2（Ｘ） ……（１４）であり、多項
式Ｂ 2（Ｘ）が求める誤り位置多項式σ（Ｘ）となる。
ゴリズムによれば、 Ｂ 1（Ｘ）＝Ｂ-1（Ｘ）−Ｂ 0（Ｘ）・Ｑ 1（Ｘ） ……（１３） Ｂ 2（Ｘ）＝Ｂ 0（Ｘ）−Ｂ 1（Ｘ）・Ｑ 2（Ｘ） ……（１４）であり、多項
式Ｂ 2（Ｘ）が求める誤り位置多項式σ（Ｘ）となる。
【００３７】さて、Ｂ-1（Ｘ）＝０、Ｂ 0（Ｘ）＝１＝
α0 であり、また、Ｑ 1（Ｘ）およびＱ 2（Ｘ）は、式
（９）および式（１１）に示したように、Ｑ 1（Ｘ）＝
α10Ｘ＋α3 およびＱ 2（Ｘ）＝α6 Ｘ＋１であるか
ら、 Ｂ 1（Ｘ）＝Ｑ 1（Ｘ）＝α10Ｘ＋α3 ………（１５） Ｂ 2（Ｘ）＝α0 −（α10Ｘ＋α3 ）・（α6 Ｘ＋１） ＝α1 Ｘ2 ＋α13Ｘ＋α14 ………（１６） となる。
α0 であり、また、Ｑ 1（Ｘ）およびＱ 2（Ｘ）は、式
（９）および式（１１）に示したように、Ｑ 1（Ｘ）＝
α10Ｘ＋α3 およびＱ 2（Ｘ）＝α6 Ｘ＋１であるか
ら、 Ｂ 1（Ｘ）＝Ｑ 1（Ｘ）＝α10Ｘ＋α3 ………（１５） Ｂ 2（Ｘ）＝α0 −（α10Ｘ＋α3 ）・（α6 Ｘ＋１） ＝α1 Ｘ2 ＋α13Ｘ＋α14 ………（１６） となる。
【００３８】図３は、式（１６）に示した多項式Ｂ
2（Ｘ）の係数、すなわち誤り位置多項式σ（Ｘ）を演
算する演算回路のブロック図である。ここで、レジスタ
回路３１０，３１１，３２０と、ＥＸＯＲ回路３３１，
４２０と、乗算回路３４０，３４１と、レジスタ回路３
２０，３１１およびＥＸＯＲ回路４２０の出力をそれぞ
れラッチするレジスタ回路４１０とを有しており、各接
続線は４ビットパラレルである。
2（Ｘ）の係数、すなわち誤り位置多項式σ（Ｘ）を演
算する演算回路のブロック図である。ここで、レジスタ
回路３１０，３１１，３２０と、ＥＸＯＲ回路３３１，
４２０と、乗算回路３４０，３４１と、レジスタ回路３
２０，３１１およびＥＸＯＲ回路４２０の出力をそれぞ
れラッチするレジスタ回路４１０とを有しており、各接
続線は４ビットパラレルである。
【００３９】さて、初期タイミング状態として、乗算回
路３４１，３４０には、１つ前の演算結果から求めたＢ
1（Ｘ）の係数α10，α3 をそれぞれ設定しておく。ま
た、ＥＸＯＲ回路４２０の一方の入力端にはＢ 0（Ｘ）
の係数α0 を入力しておく。
路３４１，３４０には、１つ前の演算結果から求めたＢ
1（Ｘ）の係数α10，α3 をそれぞれ設定しておく。ま
た、ＥＸＯＲ回路４２０の一方の入力端にはＢ 0（Ｘ）
の係数α0 を入力しておく。
【００４０】まず、Ｂ 1（Ｘ）・Ｑ 2（Ｘ）の演算動作
を説明する。
を説明する。
【００４１】初期リセット後、商多項式Ｑ 2（Ｘ）の最
高次係数α6 が入力端３１を介して乗算回路３４１，３
４０へ入力される。乗算回路３４１，３４０は、Ｂ
1（Ｘ）の係数α10，α3 と入力された係数α6 とをそ
れぞれ乗算して係数α1 ，α9 を出力する。このとき、
乗算回路３４０が出力した係数α9 はレジスタ回路３１
０にラッチされるが、乗算回路３４１が出力した係数α
1 はＥＸＯＲ回路３３１に入力する。ＥＸＯＲ回路３３
１は、レジスタ回路３１０がラッチしている係数α9 と
乗算回路３４１が出力する係数α1 との排他的論理和を
演算する。このとき、レジスタ回路３１０は初期リセッ
トされているので、係数α1 をそのまま出力してレジス
タ回路３１１にラッチさせる。
高次係数α6 が入力端３１を介して乗算回路３４１，３
４０へ入力される。乗算回路３４１，３４０は、Ｂ
1（Ｘ）の係数α10，α3 と入力された係数α6 とをそ
れぞれ乗算して係数α1 ，α9 を出力する。このとき、
乗算回路３４０が出力した係数α9 はレジスタ回路３１
０にラッチされるが、乗算回路３４１が出力した係数α
1 はＥＸＯＲ回路３３１に入力する。ＥＸＯＲ回路３３
１は、レジスタ回路３１０がラッチしている係数α9 と
乗算回路３４１が出力する係数α1 との排他的論理和を
演算する。このとき、レジスタ回路３１０は初期リセッ
トされているので、係数α1 をそのまま出力してレジス
タ回路３１１にラッチさせる。
【００４２】次に、商多項式Ｑ 2（Ｘ）の次の係数α0
が乗算回路３４１，３４０へ入力する。乗算回路３４
１，３４０は、Ｂ 1（Ｘ）の係数α10，α3 との乗算を
行って係数α10，α3 を出力する。このとき、乗算回路
３４０が出力した係数α3 はレジスタ回路３１０にラッ
チされるが、乗算回路３４１が出力した係数α10はＥＸ
ＯＲ回路３３１に入力する。ＥＸＯＲ回路３３１は、レ
ジスタ回路３１０にラッチされている係数α9 との排他
的論理和を演算し、係数α13としてレジスタ回路３１１
にラッチさせる。同時にレジスタ回路３１１にラッチさ
れていた係数α1はレジスタ回路３２０にラッチされ
る。これで、レジスタ回路３２０，３１１，３１０に
は、それぞれ、係数α1 ，α13，α3 が、つまりＢ
1（Ｘ）・Ｑ 2（Ｘ）の演算結果である多項式α1 Ｘ2
＋α13Ｘ＋α3 の係数がラッチされることになる。
が乗算回路３４１，３４０へ入力する。乗算回路３４
１，３４０は、Ｂ 1（Ｘ）の係数α10，α3 との乗算を
行って係数α10，α3 を出力する。このとき、乗算回路
３４０が出力した係数α3 はレジスタ回路３１０にラッ
チされるが、乗算回路３４１が出力した係数α10はＥＸ
ＯＲ回路３３１に入力する。ＥＸＯＲ回路３３１は、レ
ジスタ回路３１０にラッチされている係数α9 との排他
的論理和を演算し、係数α13としてレジスタ回路３１１
にラッチさせる。同時にレジスタ回路３１１にラッチさ
れていた係数α1はレジスタ回路３２０にラッチされ
る。これで、レジスタ回路３２０，３１１，３１０に
は、それぞれ、係数α1 ，α13，α3 が、つまりＢ
1（Ｘ）・Ｑ 2（Ｘ）の演算結果である多項式α1 Ｘ2
＋α13Ｘ＋α3 の係数がラッチされることになる。
【００４３】ここで、α0 −（α1 Ｘ2 ＋α13Ｘ＋α3
）を演算すればＢ 2（Ｘ）となる。この場合、α0 −
α3 ＝α14を行えばよく、この演算はＥＸＯＲ回路４２
０で実行している。従って、ＥＸＯＲ回路４２０の出力
およびレジスタ回路３２０，３１１の出力をレジスタ回
路４１０にパラレルにラッチさせることにより、Ｂ
2（Ｘ）の係数、つまり誤り位置多項式σ（Ｘ）の係数
をレジスタ回路４１０からパラレルデータとして出力さ
せることができる。
）を演算すればＢ 2（Ｘ）となる。この場合、α0 −
α3 ＝α14を行えばよく、この演算はＥＸＯＲ回路４２
０で実行している。従って、ＥＸＯＲ回路４２０の出力
およびレジスタ回路３２０，３１１の出力をレジスタ回
路４１０にパラレルにラッチさせることにより、Ｂ
2（Ｘ）の係数、つまり誤り位置多項式σ（Ｘ）の係数
をレジスタ回路４１０からパラレルデータとして出力さ
せることができる。
【００４４】なお、誤り位置多項式の係数は、商多項式
の係数が全て入力された次のクロックで全て生成される
ので、そのタイミングでレジスタ回路４１０にラッチさ
せればよい。
の係数が全て入力された次のクロックで全て生成される
ので、そのタイミングでレジスタ回路４１０にラッチさ
せればよい。
【００４５】このようにすることにより、図５に示した
従来例で使用していたＳＰ変換部８を省略できるので、
回路構成が簡素化し、演算時間も短縮できる。
従来例で使用していたＳＰ変換部８を省略できるので、
回路構成が簡素化し、演算時間も短縮できる。
【００４６】以上、一具体例について基本動作を説明し
たが、これを一般化した演算回路のブロック図を図１に
示す。
たが、これを一般化した演算回路のブロック図を図１に
示す。
【００４７】ここで、入力端１１から被除数となる多項
式の係数を受けて商多項式Ｑｉ（Ｘ）の係数を演算する
除算部１と、この除算部内の各レジスタ回路の出力をラ
ッチして誤り数値多項式η（Ｘ）の係数をパラレルデー
タとして出力する誤り数値多項式出力部２と、商多項式
Ｑｉ（Ｘ）の係数を受け、１つ前の演算によって求めら
れる最高次数ｎ（ｎは１以上の整数）の誤り位置多項式
の係数との乗算を行う乗算部３と、この乗算部内の各レ
ジスタの出力をラッチして誤り位置多項式σ（Ｘ）の係
数をパラレルデータとして出力する誤り位置多項式出力
部４とを備えている。
式の係数を受けて商多項式Ｑｉ（Ｘ）の係数を演算する
除算部１と、この除算部内の各レジスタ回路の出力をラ
ッチして誤り数値多項式η（Ｘ）の係数をパラレルデー
タとして出力する誤り数値多項式出力部２と、商多項式
Ｑｉ（Ｘ）の係数を受け、１つ前の演算によって求めら
れる最高次数ｎ（ｎは１以上の整数）の誤り位置多項式
の係数との乗算を行う乗算部３と、この乗算部内の各レ
ジスタの出力をラッチして誤り位置多項式σ（Ｘ）の係
数をパラレルデータとして出力する誤り位置多項式出力
部４とを備えている。
【００４８】ここで、除算部１は、図２に示した具体例
の商多項式演算部５と同じ構成であり、また誤り数値多
項式出力部２は、図２に示した具体例のレジスタ回路２
１０と同様な動作を行う。従って、除算部１は、式
（１），（２）に示した多項式によりＲ i-2（Ｘ）／Ｒ
i-1（Ｘ）を演算して、式（５）に示す商多項式Ｑｉ
（Ｘ）の係数を出力すると共に、誤り数値多項式出力部
２は、誤り数値多項式η（Ｘ）の係数をパラレルデータ
として出力する。
の商多項式演算部５と同じ構成であり、また誤り数値多
項式出力部２は、図２に示した具体例のレジスタ回路２
１０と同様な動作を行う。従って、除算部１は、式
（１），（２）に示した多項式によりＲ i-2（Ｘ）／Ｒ
i-1（Ｘ）を演算して、式（５）に示す商多項式Ｑｉ
（Ｘ）の係数を出力すると共に、誤り数値多項式出力部
２は、誤り数値多項式η（Ｘ）の係数をパラレルデータ
として出力する。
【００４９】また、乗算部３は、図５に示した従来例の
誤り位置多項式演算部７のＢ i-1（Ｘ）・Ｑｉ（Ｘ）を
演算する部分と同じ構成である。また、誤り位置多項式
出力部４は、図３に示したＥＸＯＲ回路４２０およびレ
ジスタ回路４１０からなる部分と同様に動作し、式
（７）に示した演算：Ｂ i-2（Ｘ）−Ｂ i-1（Ｘ）・Ｑ
ｉ（Ｘ）を実行し、レジスタ回路４１０が剰余多項式Ｂ
ｉ（Ｘ）の係数、つまり、誤り位置多項式σ（Ｘ）の係
数をパラレルデータとして出力する。
誤り位置多項式演算部７のＢ i-1（Ｘ）・Ｑｉ（Ｘ）を
演算する部分と同じ構成である。また、誤り位置多項式
出力部４は、図３に示したＥＸＯＲ回路４２０およびレ
ジスタ回路４１０からなる部分と同様に動作し、式
（７）に示した演算：Ｂ i-2（Ｘ）−Ｂ i-1（Ｘ）・Ｑ
ｉ（Ｘ）を実行し、レジスタ回路４１０が剰余多項式Ｂ
ｉ（Ｘ）の係数、つまり、誤り位置多項式σ（Ｘ）の係
数をパラレルデータとして出力する。
【００５０】
【発明の効果】以上説明したように本発明の誤り数値多
項式演算回路によれば、多項式の除算を実行して商多項
式を演算するために縦続接続されたレジスタ回路の出力
をそれぞれパラレルに受け、演算が終了したときにラッ
チすることにより、誤り数値多項式の係数をパラレルデ
ータとして出力できる。従って、従来のようにシリアル
に演算してパラレルに変換しないので、回路構成を大幅
に簡素化でき、演算時間も短縮でき、ＬＳＩ化が容易に
なる。
項式演算回路によれば、多項式の除算を実行して商多項
式を演算するために縦続接続されたレジスタ回路の出力
をそれぞれパラレルに受け、演算が終了したときにラッ
チすることにより、誤り数値多項式の係数をパラレルデ
ータとして出力できる。従って、従来のようにシリアル
に演算してパラレルに変換しないので、回路構成を大幅
に簡素化でき、演算時間も短縮でき、ＬＳＩ化が容易に
なる。
【００５１】また、本発明の誤り位置多項式演算回路に
よれば、１つ前の演算によって求められた第１の誤り位
置多項式の係数と商多項式の係数とを乗算するために縦
続接続されたレジスタ回路の出力をパラレルに受け、２
つ前の演算によって求められた第２の誤り位置多項式の
同次数の係数との排他的論理和を演算してラッチするこ
とにより、誤り位置多項式の係数をパラレルデータとし
て出力できる。従って、従来のようにシリアルに演算し
てパラレルに変換しないので、回路構成を簡素化でき、
演算時間も短縮でき、ＬＳＩ化が容易になる。
よれば、１つ前の演算によって求められた第１の誤り位
置多項式の係数と商多項式の係数とを乗算するために縦
続接続されたレジスタ回路の出力をパラレルに受け、２
つ前の演算によって求められた第２の誤り位置多項式の
同次数の係数との排他的論理和を演算してラッチするこ
とにより、誤り位置多項式の係数をパラレルデータとし
て出力できる。従って、従来のようにシリアルに演算し
てパラレルに変換しないので、回路構成を簡素化でき、
演算時間も短縮でき、ＬＳＩ化が容易になる。
【図１】本発明の誤り数値多項式および誤り位置多項式
演算回路の一実施例を示すブロック図である。
演算回路の一実施例を示すブロック図である。
【図２】本実施例の誤り数値多項式演算回路の基本動作
を説明するためのブロック図である。
を説明するためのブロック図である。
【図３】本実施例の誤り位置多項式演算回路の基本動作
を説明するためのブロック図である。
を説明するためのブロック図である。
【図４】図２および図３に示した演算回路の動作を説明
するための演算の一具体例を示す図であり、（ａ）は１
回目の演算を示し、（ｂ）は２回目の演算を示してい
る。
するための演算の一具体例を示す図であり、（ａ）は１
回目の演算を示し、（ｂ）は２回目の演算を示してい
る。
【図５】従来の誤り数値多項式および誤り位置多項式演
算回路の一例を示すブロック図である。
算回路の一例を示すブロック図である。
【図６】誤り数値多項式および誤り位置多項式を演算す
るユークリッドアルゴリズムの一例を示すフローチャー
トである。
るユークリッドアルゴリズムの一例を示すフローチャー
トである。
１ 除算部 １１０〜１１ｍ レジスタ回路 １２１〜１２ｍ ＥＸＯＲ回路 １３０〜１３ｍ 乗算回路 ２ 誤り数値多項式出力部 ２１０，４１０ レジスタ回路 ３ 乗算部 ３１０〜３１ｎ，３２０ レジスタ回路 ３３１〜３３ｎ ，４２０〜４２ｎ−１ ＥＸＯＲ回
路 ３４０〜３４ｎ 乗算回路 ４ 誤り位置多項式出力部 ４１ レジスタ回路 ４２ ＥＸＯＲ回路
路 ３４０〜３４ｎ 乗算回路 ４ 誤り位置多項式出力部 ４１ レジスタ回路 ４２ ＥＸＯＲ回路
Claims (1)
- 【請求項１】 ユーグリッドアルゴリズムにより誤り数
値多項式の係数を演算する誤り数値多項式演算回路から
求まる商多項式の係数を受けて誤り位置多項式の係数を
演算する誤り位置多項式演算回路において、 １つ前の演算によって求められるｎ次（ｎは１以上の整
数）の第１の誤り位置多項式の係数がそれぞれ設定され
て前記商多項式の係数との乗算を行うｎ＋１個の乗算回
路と、この乗算回路の内前記第１の誤り位置多項式の最
低次係数が設定される最低次係数の乗算回路の出力をラ
ッチする初段のレジスタ回路と、前記最低次係数の乗算
回路を除くｎ個の乗算回路に対応してそれぞれ設けら
れ、１つ低次の係数の乗算回路の出力結果と該当する係
数の乗算回路の出力との排他的論理和を演算するｎ個の
第１のＥＸＯＲ回路と、このｎ個の第１のＥＸＯＲ回路
の出力側にそれぞれ接続されて排他的論理和の演算結果
をラッチするｎ個のレジスタ回路と、前記第１の誤り位
置多項式の最高次係数が設定される乗算回路に対応する
第１のＥＸＯＲ回路の出力側のレジスタ回路の出力を更
にラッチする終段のレジスタ回路とを有し、前記第１の
誤り位置多項式および前記商多項式の乗算を実行する手
段と、 前記初段のレジスタ回路の出力および前記第１の誤り位
置多項式の最高次係数の乗算回路を除く乗算回路に対応
する第１のＥＸＯＲ回路の出力側のレジスタ回路の出力
をそれぞれの一方の端子に受け、また、２つ前の演算に
よって求められた第２の誤り位置多項式の係数をそれぞ
れの他方の端子に設定されて排他的論理和を出力するｎ
個の第２のＥＸＯＲ回路と、前記終段のレジスタ回路の
入力側および出力側ならびに前記ｎ個の第２のＥＸＯＲ
回路の出力側にそれぞれ接続されてデータをパラレルに
受け前記商多項式の係数との演算が終了したときにラッ
チすることにより前記誤り位置多項式の係数をパラレル
データとして出力する手段とを備えることを特徴とする
誤り位置多項式演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011318A JP2694792B2 (ja) | 1993-01-27 | 1993-01-27 | 誤り位置多項式演算回路 |
| US08/186,574 US5495488A (en) | 1993-01-27 | 1994-01-26 | Arithmetic circuit having a simple structure for producing an error numeric value polynomial and an error locator polynomial |
| GB9401575A GB2274732B (en) | 1993-01-27 | 1994-01-27 | Arithmetic circuit having a simple structure for producing an error numeric value polynomial |
| GB9704600A GB2307572B (en) | 1993-01-27 | 1994-01-27 | Arithmetic circuit having a simple structure for producing an error locator coefficient of an error locator polynomial |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011318A JP2694792B2 (ja) | 1993-01-27 | 1993-01-27 | 誤り位置多項式演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722966A JPH0722966A (ja) | 1995-01-24 |
| JP2694792B2 true JP2694792B2 (ja) | 1997-12-24 |
Family
ID=11774678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5011318A Expired - Fee Related JP2694792B2 (ja) | 1993-01-27 | 1993-01-27 | 誤り位置多項式演算回路 |
Country Status (3)
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| JPH09246995A (ja) * | 1996-03-13 | 1997-09-19 | Mitsubishi Electric Corp | 符号誤り検出回路 |
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| US9281941B2 (en) | 2012-02-17 | 2016-03-08 | International Business Machines Corporation | Homomorphic evaluation including key switching, modulus switching, and dynamic noise management |
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| JPS6162234A (ja) * | 1984-09-04 | 1986-03-31 | Kokusai Denshin Denwa Co Ltd <Kdd> | 誤り訂正符号復号方式 |
| JPS63167527A (ja) * | 1986-12-27 | 1988-07-11 | Ricoh Co Ltd | 拡張ガロア体上の最大公約多項式算出回路および多項式互除演算回路 |
| US4873688A (en) * | 1987-10-05 | 1989-10-10 | Idaho Research Foundation | High-speed real-time Reed-Solomon decoder |
| US5170399A (en) * | 1989-08-30 | 1992-12-08 | Idaho Research Foundation, Inc. | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack |
| US5185711A (en) * | 1989-12-08 | 1993-02-09 | Sony Corporation | Apparatus for dividing elements of a finite galois field and decoding error correction codes |
| JP3232602B2 (ja) * | 1991-09-06 | 2001-11-26 | ソニー株式会社 | ユークリッドの互除回路 |
| US5442578A (en) * | 1991-12-12 | 1995-08-15 | Sony Corporation | Calculating circuit for error correction |
-
1993
- 1993-01-27 JP JP5011318A patent/JP2694792B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-26 US US08/186,574 patent/US5495488A/en not_active Expired - Fee Related
- 1994-01-27 GB GB9401575A patent/GB2274732B/en not_active Expired - Fee Related
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|---|---|
| US5495488A (en) | 1996-02-27 |
| GB9401575D0 (en) | 1994-03-23 |
| JPH0722966A (ja) | 1995-01-24 |
| GB2274732B (en) | 1997-08-27 |
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