JPH09246995A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
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- JPH09246995A JPH09246995A JP8056128A JP5612896A JPH09246995A JP H09246995 A JPH09246995 A JP H09246995A JP 8056128 A JP8056128 A JP 8056128A JP 5612896 A JP5612896 A JP 5612896A JP H09246995 A JPH09246995 A JP H09246995A
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
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- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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Abstract
(57)【要約】
【課題】 高速に符号誤りの検出が行える符号誤り検出
回路を得る。 【解決手段】 固定パターン１００を除いたＣＲＣ符号
語がクロック信号ｃｌｋに同期して除算回路１の符号デ
ータ入力端３に与えられ、除算回路１によって除算さ
れ、その除算結果の剰余データが出力端７(1) 〜７(32)
から出力される。出力端７(1) 〜７(32)から出力される
剰余データは、比較回路９にて比較データとなるＣＲＣ
特有値と比較され、ＣＲＣ符号語に誤りがあるか否かを
示す比較結果信号を出力する。この比較結果信号を、一
時記憶手段９が、クロック信号入力端Ｔに入力されるク
ロック信号の立ち上がりに従って取り込み一時的に記憶
するとともにその記憶内容を出力ノードＱを介して誤り
検出信号として出力する。
回路を得る。 【解決手段】 固定パターン１００を除いたＣＲＣ符号
語がクロック信号ｃｌｋに同期して除算回路１の符号デ
ータ入力端３に与えられ、除算回路１によって除算さ
れ、その除算結果の剰余データが出力端７(1) 〜７(32)
から出力される。出力端７(1) 〜７(32)から出力される
剰余データは、比較回路９にて比較データとなるＣＲＣ
特有値と比較され、ＣＲＣ符号語に誤りがあるか否かを
示す比較結果信号を出力する。この比較結果信号を、一
時記憶手段９が、クロック信号入力端Ｔに入力されるク
ロック信号の立ち上がりに従って取り込み一時的に記憶
するとともにその記憶内容を出力ノードＱを介して誤り
検出信号として出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、通信あるいは蓄
積メディア等の分野において利用される、例えば、ＣＤ
−ＲＯＭ ＭＯＤＥ１あるいはＣＤ−ＲＯＭ ＭＯＤＥ
２に用いられる符号誤り検出回路、特に、ＣＲＣ（Cycl
ic Redundancy Checck）符号あるいはＥＤＣ（Error De
tection Code）符号（以下、これらを総称して誤り検出
符号（ＣＲＣ符号）と称す。）を用いて誤りを検出する
ＣＲＣ回路に関するものである。
積メディア等の分野において利用される、例えば、ＣＤ
−ＲＯＭ ＭＯＤＥ１あるいはＣＤ−ＲＯＭ ＭＯＤＥ
２に用いられる符号誤り検出回路、特に、ＣＲＣ（Cycl
ic Redundancy Checck）符号あるいはＥＤＣ（Error De
tection Code）符号（以下、これらを総称して誤り検出
符号（ＣＲＣ符号）と称す。）を用いて誤りを検出する
ＣＲＣ回路に関するものである。
【０００２】
【従来の技術】例えば、ＣＤ ＲＯＭ ＭＯＤＥ１にお
けるＣＲＣ符号語は、同期用の固定パターンと、これに
続くデータと、これら固定パターンとデータに付与され
た誤り検出符号（ＣＲＣ符号）とにより構成されてい
る。このように構成されたＣＲＣ符号語を１ブロックと
して符号誤りの検出を行うＣＲＣ回路として、例えば、
特公平４−８１８９６号公報に示されている。
けるＣＲＣ符号語は、同期用の固定パターンと、これに
続くデータと、これら固定パターンとデータに付与され
た誤り検出符号（ＣＲＣ符号）とにより構成されてい
る。このように構成されたＣＲＣ符号語を１ブロックと
して符号誤りの検出を行うＣＲＣ回路として、例えば、
特公平４−８１８９６号公報に示されている。
【０００３】この公報に示されたＣＲＣ回路は、ＣＲＣ
符号語のデータ及びＣＲＣ符号が入力される、シフトレ
ジスタにて構成される除算回路と、この除算回路の結果
の出力を得て、除算回路の結果におけるすべてのビット
が“０”であると誤りなしとし、１ビットでも“１”を
示すと誤りとして誤りの有無を示す信号を出力するノア
回路と、上記除算回路を構成するレジスタの初期状態を
ＣＲＣ符号の固定パターンを順次入力したとき得られる
状態と同一の状態に設定する初期設定手段とを備えたも
のである。
符号語のデータ及びＣＲＣ符号が入力される、シフトレ
ジスタにて構成される除算回路と、この除算回路の結果
の出力を得て、除算回路の結果におけるすべてのビット
が“０”であると誤りなしとし、１ビットでも“１”を
示すと誤りとして誤りの有無を示す信号を出力するノア
回路と、上記除算回路を構成するレジスタの初期状態を
ＣＲＣ符号の固定パターンを順次入力したとき得られる
状態と同一の状態に設定する初期設定手段とを備えたも
のである。
【０００４】
【発明が解決しようとする課題】この発明は、上記した
状況に鑑みてなされたものであり、高速に符号誤りの検
出が行える符号誤り検出回路を得ることを目的とするも
のである。また、ＣＲＣ符号語がクロック信号に同期し
ているものの、間欠的にデータが入力される、つまり、
クロック信号の各クロック毎につぎのデータが入力され
ない間欠データであったとしても、正確にかつ高速に、
符号誤りの検出が行える符号誤り検出回路を得ることを
第２の目的とするものである。さらに、ＣＲＣ符号語の
チェックをおこなっている期間中に、次のＣＲＣ符号語
の符号誤りの検出が行える符号誤り検出回路を得ること
を第３の目的とするものである。
状況に鑑みてなされたものであり、高速に符号誤りの検
出が行える符号誤り検出回路を得ることを目的とするも
のである。また、ＣＲＣ符号語がクロック信号に同期し
ているものの、間欠的にデータが入力される、つまり、
クロック信号の各クロック毎につぎのデータが入力され
ない間欠データであったとしても、正確にかつ高速に、
符号誤りの検出が行える符号誤り検出回路を得ることを
第２の目的とするものである。さらに、ＣＲＣ符号語の
チェックをおこなっている期間中に、次のＣＲＣ符号語
の符号誤りの検出が行える符号誤り検出回路を得ること
を第３の目的とするものである。
【０００５】
【課題を解決するための手段】第１の発明に係る符号誤
り検出回路は、固定パターンを除いたＣＲＣ符号語が入
力され、入力されたＣＲＣ符号語を除算し、その除算結
果による剰余のデータを剰余データとして出力する除算
回路と、この除算回路からの剰余データと比較データと
を比較し、剰余データと比較データとが一致したとき、
ＣＲＣ符号語が誤りなしを意味し、不一致のときは誤り
ありを意味する比較結果信号を出力する比較回路とを設
けたものである。
り検出回路は、固定パターンを除いたＣＲＣ符号語が入
力され、入力されたＣＲＣ符号語を除算し、その除算結
果による剰余のデータを剰余データとして出力する除算
回路と、この除算回路からの剰余データと比較データと
を比較し、剰余データと比較データとが一致したとき、
ＣＲＣ符号語が誤りなしを意味し、不一致のときは誤り
ありを意味する比較結果信号を出力する比較回路とを設
けたものである。
【０００６】第２の発明に係る符号誤り検出回路は、Ｃ
ＲＣ符号語が入力され、入力される符号語を除算し、そ
の除算結果に基づくデータを出力する除算回路と、この
除算回路からの除算結果に基づくデータを受け、この受
けたデータによりＣＲＣ符号語が誤りであるか否かを示
す誤り検出信号を出力する検出手段とを備えており、除
算回路は、ＣＲＣ符号語の生成多項式に基づきＣＲＣ符
号語を除算し、複数ビットからなる剰余データを出力す
るための複数の出力端に対応した複数段の記憶手段を有
し、複数段の記憶手段は、生成多項式に従い、第１及び
第２のグループに分類され、第１のグループに分類され
る各記憶手段が、第１の入力ノードと、第２の入力ノー
ドと、対応する上記出力端に接続される出力ノードとを
有するとともに、第１及び第２の入力ノードに入力され
るデータの排他的論理和を演算する論理回路と、この論
理回路からの出力を受ける入力ノードＡ、入力ノード
Ｂ、出力ノードＣ及び選択入力ノードを有し、選択入力
ノードに入力されるデータ入力制御信号に基づいて入力
ノードＡ又は入力ノードＢに入力されるデータのいずれ
か一方を出力ノードＣに出力するセレクタ、並びにこの
セレクタの出力ノードＢからの出力を、入力されるクロ
ック信号に同期して取り込み、取り込んだ内容を記憶す
るとともに、出力ノード及びセレクタの入力ノードＢに
出力する記憶回路を有する記憶部とを備え、第２のグル
ープに分類される各記憶手段は、第１の入力ノードと、
対応する出力端に接続される出力ノードとを有するとと
もに、第１の入力ノードに入力されるデータを受ける入
力ノードＡ、入力ノードＢ、出力ノードＣ及び選択入力
ノードを有し、選択入力ノードに入力されるデータ入力
制御信号に基づいて入力ノードＡ又は入力ノードＢに入
力されるデータのいずれか一方を出力ノードＣに出力す
るセレクタ、並びにこのセレクタの出力ノードＢからの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードＢに出力する記憶部とを備え、初段
の記憶手段における第１の入力ノードに固定パターンを
除いたＣＲＣ符号語が入力され、２段目以降の記憶手段
における第１の入力ノードが前段の記憶手段における出
力ノードに接続され、第１のグループに属する各記憶手
段における第２の入力ノードが最終段の記憶手段におけ
る出力ノードに接続されているものである。
ＲＣ符号語が入力され、入力される符号語を除算し、そ
の除算結果に基づくデータを出力する除算回路と、この
除算回路からの除算結果に基づくデータを受け、この受
けたデータによりＣＲＣ符号語が誤りであるか否かを示
す誤り検出信号を出力する検出手段とを備えており、除
算回路は、ＣＲＣ符号語の生成多項式に基づきＣＲＣ符
号語を除算し、複数ビットからなる剰余データを出力す
るための複数の出力端に対応した複数段の記憶手段を有
し、複数段の記憶手段は、生成多項式に従い、第１及び
第２のグループに分類され、第１のグループに分類され
る各記憶手段が、第１の入力ノードと、第２の入力ノー
ドと、対応する上記出力端に接続される出力ノードとを
有するとともに、第１及び第２の入力ノードに入力され
るデータの排他的論理和を演算する論理回路と、この論
理回路からの出力を受ける入力ノードＡ、入力ノード
Ｂ、出力ノードＣ及び選択入力ノードを有し、選択入力
ノードに入力されるデータ入力制御信号に基づいて入力
ノードＡ又は入力ノードＢに入力されるデータのいずれ
か一方を出力ノードＣに出力するセレクタ、並びにこの
セレクタの出力ノードＢからの出力を、入力されるクロ
ック信号に同期して取り込み、取り込んだ内容を記憶す
るとともに、出力ノード及びセレクタの入力ノードＢに
出力する記憶回路を有する記憶部とを備え、第２のグル
ープに分類される各記憶手段は、第１の入力ノードと、
対応する出力端に接続される出力ノードとを有するとと
もに、第１の入力ノードに入力されるデータを受ける入
力ノードＡ、入力ノードＢ、出力ノードＣ及び選択入力
ノードを有し、選択入力ノードに入力されるデータ入力
制御信号に基づいて入力ノードＡ又は入力ノードＢに入
力されるデータのいずれか一方を出力ノードＣに出力す
るセレクタ、並びにこのセレクタの出力ノードＢからの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードＢに出力する記憶部とを備え、初段
の記憶手段における第１の入力ノードに固定パターンを
除いたＣＲＣ符号語が入力され、２段目以降の記憶手段
における第１の入力ノードが前段の記憶手段における出
力ノードに接続され、第１のグループに属する各記憶手
段における第２の入力ノードが最終段の記憶手段におけ
る出力ノードに接続されているものである。
【０００７】第３の発明に係る符号誤り検出回路は、Ｃ
ＲＣ符号語が入力され、入力される符号語を除算し、そ
の除算結果に基づくデータを出力する除算回路と、この
除算回路からの除算結果に基づくデータを受け、この受
けたデータによりＣＲＣ符号語が誤りであるか否かを示
す誤り検出信号を出力する検出手段とを備え、検出手段
が、除算回路からの除算結果に基づくデータによりＣＲ
Ｃ符号語が誤りであるか否か検出する検出部と、この検
出部からの出力を一時記憶し、その記憶内容を誤り検出
信号として出力する一時記憶手段とを備えているもので
ある。
ＲＣ符号語が入力され、入力される符号語を除算し、そ
の除算結果に基づくデータを出力する除算回路と、この
除算回路からの除算結果に基づくデータを受け、この受
けたデータによりＣＲＣ符号語が誤りであるか否かを示
す誤り検出信号を出力する検出手段とを備え、検出手段
が、除算回路からの除算結果に基づくデータによりＣＲ
Ｃ符号語が誤りであるか否か検出する検出部と、この検
出部からの出力を一時記憶し、その記憶内容を誤り検出
信号として出力する一時記憶手段とを備えているもので
ある。
【０００８】
実施の形態１．以下に、この発明の実施の形態１を図１
ないし図４を用いて説明する。まず、この発明の実施の
形態１である符号誤り検出回路を説明する前に、図３及
び図４を用いて、ＣＤ−ＲＯＭ ＭＯＤＥ１における、
この実施の形態１にて用いられるＣＲＣ符号語を説明す
る。なお、この実施の形態１の符号誤り検出回路におけ
る除算回路の出力は３２ビットとして出力されるものを
例として説明する。
ないし図４を用いて説明する。まず、この発明の実施の
形態１である符号誤り検出回路を説明する前に、図３及
び図４を用いて、ＣＤ−ＲＯＭ ＭＯＤＥ１における、
この実施の形態１にて用いられるＣＲＣ符号語を説明す
る。なお、この実施の形態１の符号誤り検出回路におけ
る除算回路の出力は３２ビットとして出力されるものを
例として説明する。
【０００９】図３において、１００は固定値データ長ｐ
からなる同期用の固定パターンで、例えば、図４に詳細
を示すように、１バイト８ビットからなる同期信号１０
０ａ、１００ｂ……１００ｌが１２バイトからなり、第
１バイトの同期信号１００ａから第１２バイトの同期信
号１００ｌの順に、各バイトにおいて第０ビット（ＬＳ
Ｂ：Least Significant bit ）、第１ビットから第７ビ
ット（ＭＳＢ：Most Significant bit）の順に伝達さ
れ、規格によって定められるある固定値によって構成さ
れたデータである。
からなる同期用の固定パターンで、例えば、図４に詳細
を示すように、１バイト８ビットからなる同期信号１０
０ａ、１００ｂ……１００ｌが１２バイトからなり、第
１バイトの同期信号１００ａから第１２バイトの同期信
号１００ｌの順に、各バイトにおいて第０ビット（ＬＳ
Ｂ：Least Significant bit ）、第１ビットから第７ビ
ット（ＭＳＢ：Most Significant bit）の順に伝達さ
れ、規格によって定められるある固定値によって構成さ
れたデータである。
【００１０】２００は情報データ長ｑからなるデータ
で、例えば、図４に詳細を示すように、１バイト８ビッ
トからなる４バイトのヘッダ２１０ａ、２１０ｂ、……
２１０ｄからなるヘッダ部分２１０と、１バイト８ビッ
トからなる２０４８バイトのデータ部分２２０とからな
り、同期信号１００の伝達後、ヘッダ部分２１０の第１
バイトのヘッダ２１０ａから第４バイトのヘッダ２１０
ｄの順に、各バイトにおいて第０ビットから第７ビット
の順に伝達され、その後、データ部分２２０が第１バイ
トから第２０４８バイトの順に伝達される。
で、例えば、図４に詳細を示すように、１バイト８ビッ
トからなる４バイトのヘッダ２１０ａ、２１０ｂ、……
２１０ｄからなるヘッダ部分２１０と、１バイト８ビッ
トからなる２０４８バイトのデータ部分２２０とからな
り、同期信号１００の伝達後、ヘッダ部分２１０の第１
バイトのヘッダ２１０ａから第４バイトのヘッダ２１０
ｄの順に、各バイトにおいて第０ビットから第７ビット
の順に伝達され、その後、データ部分２２０が第１バイ
トから第２０４８バイトの順に伝達される。
【００１１】３００はＣＲＣ符号長ｒからなるＣＲＣ符
号で、例えば、図４に詳細を示すように、１バイト８ビ
ットからなる４バイトのＣＲＣ符号３００ａ……３００
ｄからなり、上記固定パターン１００及びデータ２００
とにより、除算結果が０になるＣＲＣ符号語を構成する
ためのものであり、データ２００の伝達後、第１バイト
のＣＲＣ検出信号３００ａから第４バイトのＣＲＣ検出
信号３００ｄの順に、各バイトにおいて第０ビットから
第７ビットの順に伝達される。なお、上記固定パターン
１００、上記データ２００、及び上記ＣＲＣ検出データ
３００によって構成されるＣＲＣ符号語は、ＣＤ−ＲＯ
Ｍ ＭＯＤＥ１における符号語長ｎ（＝ｐ＋ｑ＋ｒ）か
らなるＣＲＣ符号語を示している。
号で、例えば、図４に詳細を示すように、１バイト８ビ
ットからなる４バイトのＣＲＣ符号３００ａ……３００
ｄからなり、上記固定パターン１００及びデータ２００
とにより、除算結果が０になるＣＲＣ符号語を構成する
ためのものであり、データ２００の伝達後、第１バイト
のＣＲＣ検出信号３００ａから第４バイトのＣＲＣ検出
信号３００ｄの順に、各バイトにおいて第０ビットから
第７ビットの順に伝達される。なお、上記固定パターン
１００、上記データ２００、及び上記ＣＲＣ検出データ
３００によって構成されるＣＲＣ符号語は、ＣＤ−ＲＯ
Ｍ ＭＯＤＥ１における符号語長ｎ（＝ｐ＋ｑ＋ｒ）か
らなるＣＲＣ符号語を示している。
【００１２】そして、このように構成されたＣＲＣ符号
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているＣＲＣ符号語
の生成多項式ｇ（ｘ）は、除算結果が０になり、次の数
１によって現される。
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているＣＲＣ符号語
の生成多項式ｇ（ｘ）は、除算結果が０になり、次の数
１によって現される。
【００１３】
【数１】
【００１４】一方、ＣＲＣ符号語の受信符号語多項式Ｒ
( ｘ）は次の数２によって現される。
( ｘ）は次の数２によって現される。
【００１５】
【数２】
【００１６】但し、Ｆ( ｘ) は固定パターン多項式、Ｉ
( ｘ) はデータ多項式、Ｃ( ｘ) はＣＲＣ符号多項式、
ｎは符号語長、ｐは固定値データ長、ｑは情報データ
長、ｒはＣＲＣ符号長である。
( ｘ) はデータ多項式、Ｃ( ｘ) はＣＲＣ符号多項式、
ｎは符号語長、ｐは固定値データ長、ｑは情報データ
長、ｒはＣＲＣ符号長である。
【００１７】ここで、上記受信符号語多項式Ｒ( ｘ）は
次の数３で現せるので、上記した数２は次の数４に現す
ことができる。
次の数３で現せるので、上記した数２は次の数４に現す
ことができる。
【００１８】
【数３】
【００１９】
【数４】
【００２０】この数４を変形すると数５のようになり、
結果として数６に示す関係式が得られる。
結果として数６に示す関係式が得られる。
【００２１】
【数５】
【００２２】
【数６】
【００２３】この数６から明らかなように、数６の左辺
は固定パターン１００と固定パターン１００を除いたＣ
ＲＣ符号語の符号長（ｑ＋ｒ）とから求められる固有の
値（以下、ＣＲＣ特有値と称す）となり、右辺は固定パ
ターン１００を除いたＣＲＣ符号語に対するＣＲＣ生成
多項式ｇ( ｘ) による除算の剰余、つまり、剰余データ
を現している。
は固定パターン１００と固定パターン１００を除いたＣ
ＲＣ符号語の符号長（ｑ＋ｒ）とから求められる固有の
値（以下、ＣＲＣ特有値と称す）となり、右辺は固定パ
ターン１００を除いたＣＲＣ符号語に対するＣＲＣ生成
多項式ｇ( ｘ) による除算の剰余、つまり、剰余データ
を現している。
【００２４】したがって、ＣＲＣ符号語に誤りがなけれ
ば、固定パターン１００を除いたＣＲＣ符号語を除算す
ると、剰余データとして、固定パターン１００の影響を
受けたＣＲＣ特有値と同じ値が現れることになる。
ば、固定パターン１００を除いたＣＲＣ符号語を除算す
ると、剰余データとして、固定パターン１００の影響を
受けたＣＲＣ特有値と同じ値が現れることになる。
【００２５】一方、このＣＲＣ特有値は、ＣＲＣ符号語
において、固定パターン１００及び各符号長ｐ、ｑ、ｒ
は規格化された値にされているため、データ２００のデ
ータ内容にかかわらず、ある所定の値、この実施の形態
１にあっては３２ビットの所定の値になるものである。
において、固定パターン１００及び各符号長ｐ、ｑ、ｒ
は規格化された値にされているため、データ２００のデ
ータ内容にかかわらず、ある所定の値、この実施の形態
１にあっては３２ビットの所定の値になるものである。
【００２６】次に、このように構成されたＣＲＣ符号語
の符号誤りを検出する符号誤り検出回路（ＣＲＣ回路）
を図１及び図２に基づいて説明する。図１において、１
はシフトレジスタを構成するための複数段（この実施の
形態では３２段）の記憶手段２(1) 〜２(32)と、図３及
び図４に示した固定パターン１００を除いたＣＲＣ符号
語がシリアルに１ビット幅にて入力される符号データ入
力端３と、上記記憶手段２(1) 〜２(32)のすべての記憶
内容を初期状態、例えば“０”に設定するためのリセッ
ト信号ｒｅｓｔが入力されるリセット信号入力端４と、
上記記憶手段２(1) 〜２(32)をシフトレジスタとして機
能させるか、自己の記憶内容を維持させる（データ保
持）かを示すデータ入力制御信号（イネーブル信号）ｅ
ｎｂｌが入力されるデータ入力制御端５と、上記記憶手
段２(1) 〜２(32)に記憶内容を取り込むタイミングを決
定するクロック信号ｃｌｋが入力されるクロック信号入
力端６と、上記記憶手段２(1) 〜２(32)それぞれに対応
して設けられ、上記符号データ入力端３に入力されたＣ
ＲＣ符号語の除算結果による剰余データを出力する複数
（この実施の形態では３２）の出力端７(1) 〜７(32)と
を有し、シフトレジスタ構成になっている除算回路であ
る。
の符号誤りを検出する符号誤り検出回路（ＣＲＣ回路）
を図１及び図２に基づいて説明する。図１において、１
はシフトレジスタを構成するための複数段（この実施の
形態では３２段）の記憶手段２(1) 〜２(32)と、図３及
び図４に示した固定パターン１００を除いたＣＲＣ符号
語がシリアルに１ビット幅にて入力される符号データ入
力端３と、上記記憶手段２(1) 〜２(32)のすべての記憶
内容を初期状態、例えば“０”に設定するためのリセッ
ト信号ｒｅｓｔが入力されるリセット信号入力端４と、
上記記憶手段２(1) 〜２(32)をシフトレジスタとして機
能させるか、自己の記憶内容を維持させる（データ保
持）かを示すデータ入力制御信号（イネーブル信号）ｅ
ｎｂｌが入力されるデータ入力制御端５と、上記記憶手
段２(1) 〜２(32)に記憶内容を取り込むタイミングを決
定するクロック信号ｃｌｋが入力されるクロック信号入
力端６と、上記記憶手段２(1) 〜２(32)それぞれに対応
して設けられ、上記符号データ入力端３に入力されたＣ
ＲＣ符号語の除算結果による剰余データを出力する複数
（この実施の形態では３２）の出力端７(1) 〜７(32)と
を有し、シフトレジスタ構成になっている除算回路であ
る。
【００２７】なお、この実施の形態１においては、符号
データ入力端３に入力される、固定パターンを除いたＣ
ＲＣ符号語は、図５の（ｂ）に示すように、クロック信
号ｃｌｋに同期して符号データ入力端３に１ビット毎
に、図５の（ａ）に示すように０番目、１番目、２番目
……と与えられるものであり、この図５においては、０
番目、１番目、４番目及び５番目のビットがクロック信
号ｃｌｋの１クロック期間で与えられ、２番目及び３番
目のビットがクロック信号ｃｌｋの２クロック期間で与
えられているものを示しており、２番目及び３番目のビ
ットが与えられている期間におけるクロック信号ｃｌｋ
の２クロック目に次のビットのデータが与えられない、
つまり欠落したことを意味しているため、本願では、こ
のようなデータを間欠データと称している。
データ入力端３に入力される、固定パターンを除いたＣ
ＲＣ符号語は、図５の（ｂ）に示すように、クロック信
号ｃｌｋに同期して符号データ入力端３に１ビット毎
に、図５の（ａ）に示すように０番目、１番目、２番目
……と与えられるものであり、この図５においては、０
番目、１番目、４番目及び５番目のビットがクロック信
号ｃｌｋの１クロック期間で与えられ、２番目及び３番
目のビットがクロック信号ｃｌｋの２クロック期間で与
えられているものを示しており、２番目及び３番目のビ
ットが与えられている期間におけるクロック信号ｃｌｋ
の２クロック目に次のビットのデータが与えられない、
つまり欠落したことを意味しているため、本願では、こ
のようなデータを間欠データと称している。
【００２８】また、符号データ入力端３に入力される、
固定パターンを除いたＣＲＣ符号語が、上記に示したよ
うに間欠データである場合、図５の（ｃ）に示すよう
に、クロック信号ｃｌｋに同期し、データが欠落したこ
とを意味している期間、例えば、図５において、２番目
及び３番目のビットが与えられている期間におけるクロ
ック信号ｃｌｋの２クロック目の期間、欠落を意味す
る、この実施の形態１においては“Ｈ”レベルとなるデ
ータ入力制御信号ｅｎｂｌがデータ入力制御端５に与え
られる。
固定パターンを除いたＣＲＣ符号語が、上記に示したよ
うに間欠データである場合、図５の（ｃ）に示すよう
に、クロック信号ｃｌｋに同期し、データが欠落したこ
とを意味している期間、例えば、図５において、２番目
及び３番目のビットが与えられている期間におけるクロ
ック信号ｃｌｋの２クロック目の期間、欠落を意味す
る、この実施の形態１においては“Ｈ”レベルとなるデ
ータ入力制御信号ｅｎｂｌがデータ入力制御端５に与え
られる。
【００２９】上記除算回路１は、この実施の形態１にお
いては、上記した数１であるＣＲＣ符号語の生成多項式
ｇ（ｘ）に基づきＣＲＣ符号語を除算し、複数ビットか
らなる剰余データを出力するものである。上記複数段の
記憶手段２(1) 〜２(32)は、上記生成多項式ｇ（ｘ）に
従い、第１及び第２のグループに分類される。この実施
の形態１にあっては、第１のグループに属するのは、初
段、２、４、５、１６、１７、及び３２段目の７個の記
憶手段であり、第２のグループに属するのはそれ以外の
段の２５個の記憶手段である。上記第１のグループに分
類される上記各記憶手段は、第１及び第２の入力ノード
２ａ及び２ｂと、上記リセット信号入力端４に接続され
るリセット信号入力ノード２ｃと、上記データ入力制御
端５に接続されるデータ入力制御ノード２ｄと、上記ク
ロック信号入力端６に接続されるクロック信号入力ノー
ド２ｅと、それぞれが対応した出力端７(1) 〜７(32)に
接続される出力ノード２ｆと、上記第１及び第２の入力
ノード２ａ及び２ｂに入力されるデータの排他的論理和
（イクスクルーシブＯＲ）を演算するイクスクルーシブ
ＯＲ回路からなる論理手段２ｇと、リセット信号入力ノ
ード２ｄに入力されるリセット信号ｒｅｓｔにより、こ
の実施の形態１ではリセット信号ｒｅｓｔが“Ｌ”レベ
ルでリセット、つまり、この実施の形態１では記憶内容
を“０”（“Ｌ”レベル）にされ、リセット信号ｒｅｓ
ｔが“Ｈ”レベルで活性状態にされ、データ入力制御ノ
ード２ｄに入力されるデータ入力制御信号ｅｎｂｌがシ
フトレジスタとして機能させることを意味すると、この
実施の形態１では“Ｌ”レベルであるとシフトレジスタ
を構成するようにされてクロック信号ｃｌｋに同期し
て、この実施の形態１ではクロック信号ｃｌｋの立ち上
がりに応答して論理手段２ｇからの演算出力を取り込み
一時的に記憶するとともにその記憶内容を出力ノード２
ｆに出力し、データ制御入力信号ｅｎｂｌがデータを保
持させることを意味すると、この実施の形態１では、
“Ｈ”レベルであるとデータを保持するようにされてク
ロック信号ｃｌｋに同期して、この実施の形態１ではク
ロック信号ｃｌｋの立ち上がりに応答して自己の出力を
取り込み一時的に記憶するとともにその記憶内容を出力
ノード２ｆに出力する記憶部２ｈとを備えている。ま
た、上記第２のグループに分類される上記各記憶手段
は、第１の入力ノード２ａと、上記リセット信号入力端
４に接続されるリセット信号入力ノード２ｃと、上記デ
ータ入力制御端５に接続されるデータ入力制御ノード２
ｄと、上記クロック信号入力端６に接続されるクロック
信号入力ノード２ｅと、それぞれが対応した出力端７
(1) 〜７(32)に接続される出力ノード２ｆと、リセット
信号入力ノード２ｄに入力されるリセット信号ｒｅｓｔ
により、この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルでリセット、つまり、この実施の形態１で
は記憶内容を“０”（“Ｌ”レベル）にされ、リセット
信号ｒｅｓｔが“Ｈ”レベルで活性状態にされ、データ
入力制御ノード２ｄに入力されるデータ入力制御信号ｅ
ｎｂｌがシフトレジスタとして機能させることを意味す
ると、この実施の形態１では“Ｌ”レベルであるとシフ
トレジスタを構成するようにされてクロック信号ｃｌｋ
に同期して、この実施の形態１ではクロック信号ｃｌｋ
の立ち上がりに応答して上記第１の入力ノード２ａに入
力されるデータを取り込み一時的に記憶するとともにそ
の記憶内容を出力ノード２ｆに出力し、データ制御入力
信号ｅｎｂｌがデータを保持させることを意味すると、
この実施の形態１では“Ｈ”レベルであるとデータを保
持するようにされてクロック信号ｃｌｋに同期して、こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して自己の出力を取り込み一時的に記憶するととも
にその記憶内容を出力ノード２ｆに出力する記憶部２ｈ
とを備えている。そして、初段の記憶手段２(1) の第１
の入力ノード２ａが符号データ入力端３に接続され、２
段目以降の記憶手段２(2) 〜２(32)の第１の入力ノード
２ａが前段の記憶手段２(1) 〜２(31)の出力ノード２ｆ
に接続され、第１のグループに属する記憶手段の第２の
入力ノード２ｂが最終段の記憶手段２(32)の出力ノード
２ｆに接続されている。
いては、上記した数１であるＣＲＣ符号語の生成多項式
ｇ（ｘ）に基づきＣＲＣ符号語を除算し、複数ビットか
らなる剰余データを出力するものである。上記複数段の
記憶手段２(1) 〜２(32)は、上記生成多項式ｇ（ｘ）に
従い、第１及び第２のグループに分類される。この実施
の形態１にあっては、第１のグループに属するのは、初
段、２、４、５、１６、１７、及び３２段目の７個の記
憶手段であり、第２のグループに属するのはそれ以外の
段の２５個の記憶手段である。上記第１のグループに分
類される上記各記憶手段は、第１及び第２の入力ノード
２ａ及び２ｂと、上記リセット信号入力端４に接続され
るリセット信号入力ノード２ｃと、上記データ入力制御
端５に接続されるデータ入力制御ノード２ｄと、上記ク
ロック信号入力端６に接続されるクロック信号入力ノー
ド２ｅと、それぞれが対応した出力端７(1) 〜７(32)に
接続される出力ノード２ｆと、上記第１及び第２の入力
ノード２ａ及び２ｂに入力されるデータの排他的論理和
（イクスクルーシブＯＲ）を演算するイクスクルーシブ
ＯＲ回路からなる論理手段２ｇと、リセット信号入力ノ
ード２ｄに入力されるリセット信号ｒｅｓｔにより、こ
の実施の形態１ではリセット信号ｒｅｓｔが“Ｌ”レベ
ルでリセット、つまり、この実施の形態１では記憶内容
を“０”（“Ｌ”レベル）にされ、リセット信号ｒｅｓ
ｔが“Ｈ”レベルで活性状態にされ、データ入力制御ノ
ード２ｄに入力されるデータ入力制御信号ｅｎｂｌがシ
フトレジスタとして機能させることを意味すると、この
実施の形態１では“Ｌ”レベルであるとシフトレジスタ
を構成するようにされてクロック信号ｃｌｋに同期し
て、この実施の形態１ではクロック信号ｃｌｋの立ち上
がりに応答して論理手段２ｇからの演算出力を取り込み
一時的に記憶するとともにその記憶内容を出力ノード２
ｆに出力し、データ制御入力信号ｅｎｂｌがデータを保
持させることを意味すると、この実施の形態１では、
“Ｈ”レベルであるとデータを保持するようにされてク
ロック信号ｃｌｋに同期して、この実施の形態１ではク
ロック信号ｃｌｋの立ち上がりに応答して自己の出力を
取り込み一時的に記憶するとともにその記憶内容を出力
ノード２ｆに出力する記憶部２ｈとを備えている。ま
た、上記第２のグループに分類される上記各記憶手段
は、第１の入力ノード２ａと、上記リセット信号入力端
４に接続されるリセット信号入力ノード２ｃと、上記デ
ータ入力制御端５に接続されるデータ入力制御ノード２
ｄと、上記クロック信号入力端６に接続されるクロック
信号入力ノード２ｅと、それぞれが対応した出力端７
(1) 〜７(32)に接続される出力ノード２ｆと、リセット
信号入力ノード２ｄに入力されるリセット信号ｒｅｓｔ
により、この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルでリセット、つまり、この実施の形態１で
は記憶内容を“０”（“Ｌ”レベル）にされ、リセット
信号ｒｅｓｔが“Ｈ”レベルで活性状態にされ、データ
入力制御ノード２ｄに入力されるデータ入力制御信号ｅ
ｎｂｌがシフトレジスタとして機能させることを意味す
ると、この実施の形態１では“Ｌ”レベルであるとシフ
トレジスタを構成するようにされてクロック信号ｃｌｋ
に同期して、この実施の形態１ではクロック信号ｃｌｋ
の立ち上がりに応答して上記第１の入力ノード２ａに入
力されるデータを取り込み一時的に記憶するとともにそ
の記憶内容を出力ノード２ｆに出力し、データ制御入力
信号ｅｎｂｌがデータを保持させることを意味すると、
この実施の形態１では“Ｈ”レベルであるとデータを保
持するようにされてクロック信号ｃｌｋに同期して、こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して自己の出力を取り込み一時的に記憶するととも
にその記憶内容を出力ノード２ｆに出力する記憶部２ｈ
とを備えている。そして、初段の記憶手段２(1) の第１
の入力ノード２ａが符号データ入力端３に接続され、２
段目以降の記憶手段２(2) 〜２(32)の第１の入力ノード
２ａが前段の記憶手段２(1) 〜２(31)の出力ノード２ｆ
に接続され、第１のグループに属する記憶手段の第２の
入力ノード２ｂが最終段の記憶手段２(32)の出力ノード
２ｆに接続されている。
【００３０】そして、上記各記憶手段２(1) 〜２(32)の
記憶部２ｈは、図２に示すように、セレクタ２ｈ(1) と
記憶回路となるフリップフロップ回路２ｈ(2) とを備え
ている。上記第１のグループに属する記憶手段における
セレクタ２ｈ(1) は、上記論理回路２ｇからの出力を受
ける第１の入力ノードＡと、第２の入力ノードＢと、出
力ノードＣと、データ入力制御ノード２ｄに接続される
選択入力ノードＳとを有し、この実施の形態１において
は選択入力ノードＳに入力されるデータ入力制御信号ｅ
ｎｂｌが“Ｌ”レベルであると第１の入力ノードＡに入
力されたデータを、“Ｈ”レベルであると第２の入力ノ
ードＢに入力されたデータを出力ノードＣに出力するも
のである。また、上記第２のグループに属する記憶手段
におけるセレクタ２ｈ(1) は、上記第１の入力ノード２
ａに入力されるデータを受ける第１の入力ノードＡと、
第２の入力ノードＢと、出力ノードＣと、データ入力制
御ノード２ｄに接続される選択入力ノードＳとを有し、
この実施の形態１においては選択入力ノードＳに入力さ
れるデータ入力制御信号ｅｎｂｌが“Ｌ”レベルである
と第１の入力ノードＡに入力されたデータを、“Ｈ”レ
ベルであると第２の入力ノードＢに入力されたデータを
出力ノードＣに出力するものである。
記憶部２ｈは、図２に示すように、セレクタ２ｈ(1) と
記憶回路となるフリップフロップ回路２ｈ(2) とを備え
ている。上記第１のグループに属する記憶手段における
セレクタ２ｈ(1) は、上記論理回路２ｇからの出力を受
ける第１の入力ノードＡと、第２の入力ノードＢと、出
力ノードＣと、データ入力制御ノード２ｄに接続される
選択入力ノードＳとを有し、この実施の形態１において
は選択入力ノードＳに入力されるデータ入力制御信号ｅ
ｎｂｌが“Ｌ”レベルであると第１の入力ノードＡに入
力されたデータを、“Ｈ”レベルであると第２の入力ノ
ードＢに入力されたデータを出力ノードＣに出力するも
のである。また、上記第２のグループに属する記憶手段
におけるセレクタ２ｈ(1) は、上記第１の入力ノード２
ａに入力されるデータを受ける第１の入力ノードＡと、
第２の入力ノードＢと、出力ノードＣと、データ入力制
御ノード２ｄに接続される選択入力ノードＳとを有し、
この実施の形態１においては選択入力ノードＳに入力さ
れるデータ入力制御信号ｅｎｂｌが“Ｌ”レベルである
と第１の入力ノードＡに入力されたデータを、“Ｈ”レ
ベルであると第２の入力ノードＢに入力されたデータを
出力ノードＣに出力するものである。
【００３１】上記フリップフロップ回路２ｈ(2) は上記
セレクタ２ｈ(1) の出力ノードＣに接続される入力ノー
ドＤと、上記出力ノード２ｆに接続されるとともに上記
セレクタ２ｈ(1) の第２の入力ノードＢに接続される出
力ノードＱと、上記リセット信号入力ノード２ｃに接続
されるリセット信号入力ノードＲと、上記クロック信号
入力ノード２ｅに接続されるクロック信号入力ノードＴ
とを有し、この実施の形態１においては、リセット信号
ｒｅｓｔが“Ｌ”レベルで記憶内容を“０”にされ、リ
セット信号ｒｅｓｔが“Ｈ”レベルで活性状態にされ、
クロック信号ｃｌｋの立ち上がりに上記セレクタ２ｈ
(1) からの選択出力を入力ノードＤから取り込み一時的
に記憶するとともにその記憶内容を出力ノードＱを介し
て出力ノード２ｆに出力するものである。
セレクタ２ｈ(1) の出力ノードＣに接続される入力ノー
ドＤと、上記出力ノード２ｆに接続されるとともに上記
セレクタ２ｈ(1) の第２の入力ノードＢに接続される出
力ノードＱと、上記リセット信号入力ノード２ｃに接続
されるリセット信号入力ノードＲと、上記クロック信号
入力ノード２ｅに接続されるクロック信号入力ノードＴ
とを有し、この実施の形態１においては、リセット信号
ｒｅｓｔが“Ｌ”レベルで記憶内容を“０”にされ、リ
セット信号ｒｅｓｔが“Ｈ”レベルで活性状態にされ、
クロック信号ｃｌｋの立ち上がりに上記セレクタ２ｈ
(1) からの選択出力を入力ノードＤから取り込み一時的
に記憶するとともにその記憶内容を出力ノードＱを介し
て出力ノード２ｆに出力するものである。
【００３２】図１に戻って、８は上記除算回路１の出力
端７(1) 〜７(32)から出力される同期パターン１００を
除いたＣＲＣ符号の除算結果による剰余を示すデータ
（この実施の形態１では３２ビットの剰余データ）を受
ける第１の入力端Ａ０と、比較データとなる上記したＣ
ＲＣ特有値（この実施の形態１では３２ビットのデー
タ）を受ける第２の入力端Ｂ０と、出力端Ｃ０とを有
し、第１及び第２の入力端Ａ０及びＢ０に入力されたデ
ータをビット毎に比較し、すべてのビットにおいて剰余
データとＣＲＣ特有値とが同じであれば、上記した数６
が成り立っていることを意味しているため、ＣＲＣ符号
語には誤りがないことを意味する、この実施の形態１で
は“Ｈ”レベルを、１つのビットでも剰余データとＣＲ
Ｃ特有値とが異なったものであれば、ＣＲＣ符号語には
誤りがあることを意味する、この実施の形態１では
“Ｌ”レベルを示す比較結果信号（ＣＲＣフラグ）を出
力する比較回路で、上記除算回路１からの除算結果に基
づくデータにより、上記ＣＲＣ符号語が誤りであるか否
かを検出する検出部として機能するものである。
端７(1) 〜７(32)から出力される同期パターン１００を
除いたＣＲＣ符号の除算結果による剰余を示すデータ
（この実施の形態１では３２ビットの剰余データ）を受
ける第１の入力端Ａ０と、比較データとなる上記したＣ
ＲＣ特有値（この実施の形態１では３２ビットのデー
タ）を受ける第２の入力端Ｂ０と、出力端Ｃ０とを有
し、第１及び第２の入力端Ａ０及びＢ０に入力されたデ
ータをビット毎に比較し、すべてのビットにおいて剰余
データとＣＲＣ特有値とが同じであれば、上記した数６
が成り立っていることを意味しているため、ＣＲＣ符号
語には誤りがないことを意味する、この実施の形態１で
は“Ｈ”レベルを、１つのビットでも剰余データとＣＲ
Ｃ特有値とが異なったものであれば、ＣＲＣ符号語には
誤りがあることを意味する、この実施の形態１では
“Ｌ”レベルを示す比較結果信号（ＣＲＣフラグ）を出
力する比較回路で、上記除算回路１からの除算結果に基
づくデータにより、上記ＣＲＣ符号語が誤りであるか否
かを検出する検出部として機能するものである。
【００３３】９は上記比較回路８の出力端Ｃ０に接続さ
れる入力端Ｄと、誤り検出結果信号を出力する出力端Ｑ
と、リセット信号を受けるリセット信号入力端Ｒと、ク
ロック信号からなる更新信号を受けるクロック信号入力
端Ｔとを有し、この実施の形態１においては、リセット
信号入力端Ｒに入力されるリセット信号が“Ｌ”レベル
で記憶内容を“０”にされ、リセット信号が“Ｈ”レベ
ルで活性状態にされ、上記比較回路８の出力端Ｃ０から
剰余データとＣＲＣ特有値との比較結果が得られるタイ
ミング、つまり、固定パターン１００を除いたＣＲＣ符
号のすべてがクロック信号ｃｌｋに同期して除算回路１
に入力された後のタイミングにて、立ち上がるクロック
信号の立ち上がりに上記比較回路８の出力端８ｃからの
比較結果信号を入力ノードＤから取り込み一時的に記憶
するとともにその記憶内容を出力ノードＱを介して誤り
検出信号として出力するフリップフロップ回路からなる
一時記憶手段で、上記比較回路８とによって、上記除算
回路１からの除算結果に基づくデータにより、上記ＣＲ
Ｃ符号語が誤りであるか否かを示す誤り検出信号を出力
する検出手段を構成しているものである。
れる入力端Ｄと、誤り検出結果信号を出力する出力端Ｑ
と、リセット信号を受けるリセット信号入力端Ｒと、ク
ロック信号からなる更新信号を受けるクロック信号入力
端Ｔとを有し、この実施の形態１においては、リセット
信号入力端Ｒに入力されるリセット信号が“Ｌ”レベル
で記憶内容を“０”にされ、リセット信号が“Ｈ”レベ
ルで活性状態にされ、上記比較回路８の出力端Ｃ０から
剰余データとＣＲＣ特有値との比較結果が得られるタイ
ミング、つまり、固定パターン１００を除いたＣＲＣ符
号のすべてがクロック信号ｃｌｋに同期して除算回路１
に入力された後のタイミングにて、立ち上がるクロック
信号の立ち上がりに上記比較回路８の出力端８ｃからの
比較結果信号を入力ノードＤから取り込み一時的に記憶
するとともにその記憶内容を出力ノードＱを介して誤り
検出信号として出力するフリップフロップ回路からなる
一時記憶手段で、上記比較回路８とによって、上記除算
回路１からの除算結果に基づくデータにより、上記ＣＲ
Ｃ符号語が誤りであるか否かを示す誤り検出信号を出力
する検出手段を構成しているものである。
【００３４】次に、このように構成された符号誤り検出
回路の動作について説明する。まず、ＣＲＣ符号の誤り
を検出する前に、除算回路１のリセット信号入力端４に
“Ｌ”レベルのリセット信号ｒｅｓｔを、一時記憶手段
９のリセット信号入力端Ｒに“Ｌ”レベルのリセット信
号をそれぞれ与え、除算回路１におけるすべての記憶手
段２(1) 〜２(32)の記憶部２ｈのフリップフロップ回路
２ｈ(2) の記憶内容、及び一時記憶手段９の記憶内容を
リセット、つまり、“０”に初期化する。
回路の動作について説明する。まず、ＣＲＣ符号の誤り
を検出する前に、除算回路１のリセット信号入力端４に
“Ｌ”レベルのリセット信号ｒｅｓｔを、一時記憶手段
９のリセット信号入力端Ｒに“Ｌ”レベルのリセット信
号をそれぞれ与え、除算回路１におけるすべての記憶手
段２(1) 〜２(32)の記憶部２ｈのフリップフロップ回路
２ｈ(2) の記憶内容、及び一時記憶手段９の記憶内容を
リセット、つまり、“０”に初期化する。
【００３５】除算回路１におけるすべての記憶手段２
(1) 〜２(32)及び一時記憶手段９は、初期化された後、
それぞれのリセット信号が“Ｈ”レベルにされてセット
状態にされる。この状態において、図５の（ａ）に示す
ように、固定パターン１００を除いたＣＲＣ符号語が、
図５の（ｂ）に示すクロック信号ｃｌｋに同期して除算
回路１の符号データ入力端３に与えられる。
(1) 〜２(32)及び一時記憶手段９は、初期化された後、
それぞれのリセット信号が“Ｈ”レベルにされてセット
状態にされる。この状態において、図５の（ａ）に示す
ように、固定パターン１００を除いたＣＲＣ符号語が、
図５の（ｂ）に示すクロック信号ｃｌｋに同期して除算
回路１の符号データ入力端３に与えられる。
【００３６】この時の固定パターン１００を除いたＣＲ
Ｃ符号語の除算回路１の符号データ入力端３への入力
は、図４に示すヘッダ部分２１０の第１バイトのヘッダ
２１０ａから第４バイトのヘッダ２１０ｄの順に、各バ
イトにおいて第０ビットから第７ビットの順に入力さ
れ、その後、データ部分２２０が第１バイトから第２０
４８バイトの順に、各バイトにおいて第０ビットから第
７ビットの順に入力され、さらに、第１バイトのＣＲＣ
検出信号３００ａから第４バイトのＣＲＣ検出信号３０
０ｄの順に、各バイトにおいて第０ビットから第７ビッ
トの順に入力される。
Ｃ符号語の除算回路１の符号データ入力端３への入力
は、図４に示すヘッダ部分２１０の第１バイトのヘッダ
２１０ａから第４バイトのヘッダ２１０ｄの順に、各バ
イトにおいて第０ビットから第７ビットの順に入力さ
れ、その後、データ部分２２０が第１バイトから第２０
４８バイトの順に、各バイトにおいて第０ビットから第
７ビットの順に入力され、さらに、第１バイトのＣＲＣ
検出信号３００ａから第４バイトのＣＲＣ検出信号３０
０ｄの順に、各バイトにおいて第０ビットから第７ビッ
トの順に入力される。
【００３７】このようにして入力される、固定パターン
１００を除いたＣＲＣ符号語は、データ入力制御端５に
入力されるデータ入力制御信号ｅｎｂｌ及びクロック信
号入力端６に入力されるクロック信号ｃｌｋに基づい
て、ビット毎に除算回路１に取り込まれ、除算されてそ
の除算結果の剰余データが除算回路１の出力端７(1) 〜
７(32)から出力される。
１００を除いたＣＲＣ符号語は、データ入力制御端５に
入力されるデータ入力制御信号ｅｎｂｌ及びクロック信
号入力端６に入力されるクロック信号ｃｌｋに基づい
て、ビット毎に除算回路１に取り込まれ、除算されてそ
の除算結果の剰余データが除算回路１の出力端７(1) 〜
７(32)から出力される。
【００３８】この点について、さらに詳述する。データ
入力制御端５に入力されるデータ入力制御信号ｅｎｂｌ
は、符号データ入力端３に入力される固定パターン１０
０を除いたＣＲＣ符号語にデータの欠落がないと“Ｌ”
レベルになっており、例えば、図５の（ａ）に示す０番
目、１番目、４番目及び５番目のビットのデータが入力
される期間と２番目及び３番目のビットのデータが入力
される最初のクロック期間に“Ｌ”レベルになってお
り、各記憶手段２(1) 〜２(32)における記憶部２ｈのセ
レクタ２ｈ(1) に対して、論理回路２ｇからの出力を選
択させるように働く。
入力制御端５に入力されるデータ入力制御信号ｅｎｂｌ
は、符号データ入力端３に入力される固定パターン１０
０を除いたＣＲＣ符号語にデータの欠落がないと“Ｌ”
レベルになっており、例えば、図５の（ａ）に示す０番
目、１番目、４番目及び５番目のビットのデータが入力
される期間と２番目及び３番目のビットのデータが入力
される最初のクロック期間に“Ｌ”レベルになってお
り、各記憶手段２(1) 〜２(32)における記憶部２ｈのセ
レクタ２ｈ(1) に対して、論理回路２ｇからの出力を選
択させるように働く。
【００３９】従って、この期間、除算回路１における各
記憶手段２(1) 〜２(32)はシフトレジスタとして機能す
るようにされ、各記憶手段２(1) 〜２(32)における記憶
部２ｈのフリップフロップ回路２ｈ(2) は、クロック信
号入力端６に入力されるクロック信号ｃｌｋの立ち上が
りに同期してセレクタ２ｈ(1) を介して入力される論理
回路２ｇからの出力を取り込み、記憶内容を取り込んだ
内容に変更して一時記憶するとともに対応した出力端７
(1) 〜７(32)に出力する。
記憶手段２(1) 〜２(32)はシフトレジスタとして機能す
るようにされ、各記憶手段２(1) 〜２(32)における記憶
部２ｈのフリップフロップ回路２ｈ(2) は、クロック信
号入力端６に入力されるクロック信号ｃｌｋの立ち上が
りに同期してセレクタ２ｈ(1) を介して入力される論理
回路２ｇからの出力を取り込み、記憶内容を取り込んだ
内容に変更して一時記憶するとともに対応した出力端７
(1) 〜７(32)に出力する。
【００４０】なお、初段の記憶手段２(1) における論理
回路２ｇは、符号データ入力端３に入力される固定パタ
ーン１００を除いたＣＲＣ符号語と最終段の記憶手段(3
2)における記憶部２ｈからの出力との排他的論理和を演
算して対応の記憶部２ｈに出力している。２段目以降の
第１のグループにおける記憶手段２(2) 〜２(32)におけ
る論理回路２ｇは、前段の記憶手段２(1) 〜２(31)の記
憶部２ｈからの出力と最終段の記憶手段(32)における記
憶部２ｈからの出力との排他的論理和を演算して対応の
記憶部２ｈに出力している。また、２段目以降の第１の
グループにおける記憶部２ｈは前段の記憶手段２(1) 〜
２(31)の記憶部２ｈからの出力を直接受けているもので
ある。
回路２ｇは、符号データ入力端３に入力される固定パタ
ーン１００を除いたＣＲＣ符号語と最終段の記憶手段(3
2)における記憶部２ｈからの出力との排他的論理和を演
算して対応の記憶部２ｈに出力している。２段目以降の
第１のグループにおける記憶手段２(2) 〜２(32)におけ
る論理回路２ｇは、前段の記憶手段２(1) 〜２(31)の記
憶部２ｈからの出力と最終段の記憶手段(32)における記
憶部２ｈからの出力との排他的論理和を演算して対応の
記憶部２ｈに出力している。また、２段目以降の第１の
グループにおける記憶部２ｈは前段の記憶手段２(1) 〜
２(31)の記憶部２ｈからの出力を直接受けているもので
ある。
【００４１】一方、符号データ入力端３に入力される固
定パターン１００を除いたＣＲＣ符号語にデータの欠落
があると、データ入力制御端５に入力されるデータ入力
制御信号ｅｎｂｌは、“Ｈ”レベルになっており、例え
ば、図５の（ａ）に示す２番目及び３番目のビットのデ
ータが入力される２回目以降のクロック期間に“Ｈ”レ
ベルになっており、各記憶手段２(1) 〜２(32)における
記憶部２ｈのセレクタ２ｈ(1) に対して、自己の記憶部
２ｈのフリップフロップ回路２ｈ(2) からの出力を選択
させるように働く。
定パターン１００を除いたＣＲＣ符号語にデータの欠落
があると、データ入力制御端５に入力されるデータ入力
制御信号ｅｎｂｌは、“Ｈ”レベルになっており、例え
ば、図５の（ａ）に示す２番目及び３番目のビットのデ
ータが入力される２回目以降のクロック期間に“Ｈ”レ
ベルになっており、各記憶手段２(1) 〜２(32)における
記憶部２ｈのセレクタ２ｈ(1) に対して、自己の記憶部
２ｈのフリップフロップ回路２ｈ(2) からの出力を選択
させるように働く。
【００４２】従って、この期間、除算回路１における各
記憶手段２(1) 〜２(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段２(1) 〜２(32)における
記憶部２ｈのフリップフロップ回路２ｈ(2) は、クロッ
ク信号入力端６に入力されるクロック信号ｃｌｋの立ち
上がりに同期してセレクタ２ｈ(1) を介して入力される
自己の記憶部２ｈのフリップフロップ回路２ｈ(2) から
の出力を取り込むため、記憶内容は維持される。
記憶手段２(1) 〜２(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段２(1) 〜２(32)における
記憶部２ｈのフリップフロップ回路２ｈ(2) は、クロッ
ク信号入力端６に入力されるクロック信号ｃｌｋの立ち
上がりに同期してセレクタ２ｈ(1) を介して入力される
自己の記憶部２ｈのフリップフロップ回路２ｈ(2) から
の出力を取り込むため、記憶内容は維持される。
【００４３】このようにして、固定パターン１００を除
いたＣＲＣ符号語は、除算回路１によって除算され、そ
の除算結果の剰余データが除算回路１の出力端７(1) 〜
７(32)から出力される。
いたＣＲＣ符号語は、除算回路１によって除算され、そ
の除算結果の剰余データが除算回路１の出力端７(1) 〜
７(32)から出力される。
【００４４】この除算回路１の出力端７(1) 〜７(32)か
ら出力される剰余データは、比較回路８の第１の入力端
Ａ０に入力され、第２の入力端Ｂ０に入力されている比
較データとなる上記したＣＲＣ特有値と比較される。比
較回路８では、入力された剰余データとＣＲＣ特有値と
を、ビット毎に比較し、すべてのビットにおいて剰余デ
ータとＣＲＣ特有値とが同じであれば、上記した数６が
成り立っていることを意味しているため、ＣＲＣ符号語
には誤りがないことを意味する“Ｈ”レベルを、１つの
ビットでも剰余データとＣＲＣ特有値とが異なったもの
であれば、ＣＲＣ符号語には誤りがあることを意味する
“Ｌ”レベルを示す比較結果信号（ＣＲＣフラグ）を出
力する。
ら出力される剰余データは、比較回路８の第１の入力端
Ａ０に入力され、第２の入力端Ｂ０に入力されている比
較データとなる上記したＣＲＣ特有値と比較される。比
較回路８では、入力された剰余データとＣＲＣ特有値と
を、ビット毎に比較し、すべてのビットにおいて剰余デ
ータとＣＲＣ特有値とが同じであれば、上記した数６が
成り立っていることを意味しているため、ＣＲＣ符号語
には誤りがないことを意味する“Ｈ”レベルを、１つの
ビットでも剰余データとＣＲＣ特有値とが異なったもの
であれば、ＣＲＣ符号語には誤りがあることを意味する
“Ｌ”レベルを示す比較結果信号（ＣＲＣフラグ）を出
力する。
【００４５】そして、比較回路９から出力されている比
較結果信号を、一時記憶手段９が、クロック信号入力端
Ｔに入力されるクロック信号の立ち上がりに従って入力
ノードＤから取り込み一時的に記憶するとともにその記
憶内容を出力ノードＱを介して誤り検出信号として出力
する。なお、クロック信号入力端Ｔに入力されるクロッ
ク信号は、比較回路８の出力端Ｃ０から剰余データとＣ
ＲＣ特有値との比較結果が得られるタイミング、つま
り、固定パターン１００を除いたＣＲＣ符号のすべてが
クロック信号ｃｌｋに同期して除算回路１に入力された
後のタイミングにて立ち上がる信号である。
較結果信号を、一時記憶手段９が、クロック信号入力端
Ｔに入力されるクロック信号の立ち上がりに従って入力
ノードＤから取り込み一時的に記憶するとともにその記
憶内容を出力ノードＱを介して誤り検出信号として出力
する。なお、クロック信号入力端Ｔに入力されるクロッ
ク信号は、比較回路８の出力端Ｃ０から剰余データとＣ
ＲＣ特有値との比較結果が得られるタイミング、つま
り、固定パターン１００を除いたＣＲＣ符号のすべてが
クロック信号ｃｌｋに同期して除算回路１に入力された
後のタイミングにて立ち上がる信号である。
【００４６】このようにして、ＣＲＣ符号語に対する誤
り検出信号が一時記憶手段９にて一時記憶された状態で
出力端Ｑから出力されているため、この一時記憶手段９
からの誤り検出信号を用いてＣＲＣ符号語のステータス
をチェックしている間に、次のセクタのＣＲＣ符号語に
対する誤り検出が行える。すなわち、一時記憶手段９の
クロック信号入力端Ｔに入力されるクロック信号が立ち
上がった後のタイミングにて、除算回路１のリセット信
号入力端４に入力されるリセット信号ｒｅｓｔが“Ｌ”
レベルになって、除算回路１をリセット、つまり、除算
回路１におけるすべての記憶手段２(1) 〜２(32)の記憶
部２ｈのフリップフロップ回路２ｈ(2) の記憶内容をリ
セット、つまり、“０”に初期化する。
り検出信号が一時記憶手段９にて一時記憶された状態で
出力端Ｑから出力されているため、この一時記憶手段９
からの誤り検出信号を用いてＣＲＣ符号語のステータス
をチェックしている間に、次のセクタのＣＲＣ符号語に
対する誤り検出が行える。すなわち、一時記憶手段９の
クロック信号入力端Ｔに入力されるクロック信号が立ち
上がった後のタイミングにて、除算回路１のリセット信
号入力端４に入力されるリセット信号ｒｅｓｔが“Ｌ”
レベルになって、除算回路１をリセット、つまり、除算
回路１におけるすべての記憶手段２(1) 〜２(32)の記憶
部２ｈのフリップフロップ回路２ｈ(2) の記憶内容をリ
セット、つまり、“０”に初期化する。
【００４７】その後、上記と同様にして次のセクタのＣ
ＲＣ符号語に対して、除算回路１にて除算され、その除
算結果に基づく剰余データが出力され、比較回路８によ
ってこの剰余データとＣＲＣ特有値とが比較されて比較
結果信号が出力されることになる。この比較結果信号
は、クロック信号入力端Ｔに入力されるクロック信号の
立ち上がりによって、一時記憶手段９に取り込まれ、誤
り検出信号が次のセクタのＣＲＣ符号語に対するものと
して更新されることになる。
ＲＣ符号語に対して、除算回路１にて除算され、その除
算結果に基づく剰余データが出力され、比較回路８によ
ってこの剰余データとＣＲＣ特有値とが比較されて比較
結果信号が出力されることになる。この比較結果信号
は、クロック信号入力端Ｔに入力されるクロック信号の
立ち上がりによって、一時記憶手段９に取り込まれ、誤
り検出信号が次のセクタのＣＲＣ符号語に対するものと
して更新されることになる。
【００４８】このように構成された符号誤り検出回路に
あっては、固定パターン１００を除いたＣＲＣ符号語の
除算結果に基づく剰余データを、固定パターン１００の
内容とデータ２００及びＣＲＣ符号３００の符号長とに
影響を受けるものの、データ２００及びＣＲＣ符号３０
０の内容に影響を受けないＣＲＣ特有値と比較すること
によって、誤り検出信号を得ているため、固定パターン
１００を除算回路１に入力せずに誤り検出信号が得ら
れ、高速にＣＲＣ符号語の誤り検出が行えるとともに、
消費電力の低減化が図れるもの（以下、第１の効果と称
す）である。
あっては、固定パターン１００を除いたＣＲＣ符号語の
除算結果に基づく剰余データを、固定パターン１００の
内容とデータ２００及びＣＲＣ符号３００の符号長とに
影響を受けるものの、データ２００及びＣＲＣ符号３０
０の内容に影響を受けないＣＲＣ特有値と比較すること
によって、誤り検出信号を得ているため、固定パターン
１００を除算回路１に入力せずに誤り検出信号が得ら
れ、高速にＣＲＣ符号語の誤り検出が行えるとともに、
消費電力の低減化が図れるもの（以下、第１の効果と称
す）である。
【００４９】また、除算回路１を、データ入力制御信号
に基づいて、除算回路１を構成する各記憶手段２(1) 〜
２(32)がシフトレジスタとして機能するか、自己の記憶
内容を保持するかを選択的に行っているものとしている
ため、ＣＲＣ符号語が、たとえ、不定期に除算回路１に
入力、例えば、図５の（ａ）に示すような間欠データと
して除算回路１に入力されたとしても、除算回路１によ
る除算が正確に行えるもの（以下、第２の効果と称す）
である。
に基づいて、除算回路１を構成する各記憶手段２(1) 〜
２(32)がシフトレジスタとして機能するか、自己の記憶
内容を保持するかを選択的に行っているものとしている
ため、ＣＲＣ符号語が、たとえ、不定期に除算回路１に
入力、例えば、図５の（ａ）に示すような間欠データと
して除算回路１に入力されたとしても、除算回路１によ
る除算が正確に行えるもの（以下、第２の効果と称す）
である。
【００５０】さらに、一時記憶手段９にてＣＲＣ符号語
に対する誤り検出信号を一時記憶するものとしているた
め、複数のＣＲＣ符号語を連続的に誤り検出する場合、
一時記憶手段９からの誤り検出信号を用いてＣＲＣ符号
語のステータスをチェックしている間に、次のセクタの
ＣＲＣ符号語に対する誤り検出が行え、高速に複数のＣ
ＲＣ符号語の誤り検出が行えるもの（以下、第３の効果
と称す）である。
に対する誤り検出信号を一時記憶するものとしているた
め、複数のＣＲＣ符号語を連続的に誤り検出する場合、
一時記憶手段９からの誤り検出信号を用いてＣＲＣ符号
語のステータスをチェックしている間に、次のセクタの
ＣＲＣ符号語に対する誤り検出が行え、高速に複数のＣ
ＲＣ符号語の誤り検出が行えるもの（以下、第３の効果
と称す）である。
【００５１】なお、上記した符号誤り検出回路において
は、ＣＲＣ符号語を、図３及び図４に示すＣＤ−ＲＯＭ
ＭＯＤＥ１におけるＣＲＣ符号語としたものとして説
明したが、図６に示すように、ＣＤ−ＲＯＭ ＭＯＤＥ
２におけるＣＲＣ符号語に対しても同様に適用できるも
のである。すなわち、ＣＤ−ＲＯＭ ＭＯＤＥ２におけ
るＣＲＣ符号語は、図６に示すように、１２バイト同期
信号からなる固定パターン１００がＣＲＣ符号語の対象
とならず、８バイトのサブヘッダ部分２３０と、２０４
８バイトのデータ部分とからなるデータ２００と、４バ
イトのＣＲＣ符号３００とを対象としているものであ
る。
は、ＣＲＣ符号語を、図３及び図４に示すＣＤ−ＲＯＭ
ＭＯＤＥ１におけるＣＲＣ符号語としたものとして説
明したが、図６に示すように、ＣＤ−ＲＯＭ ＭＯＤＥ
２におけるＣＲＣ符号語に対しても同様に適用できるも
のである。すなわち、ＣＤ−ＲＯＭ ＭＯＤＥ２におけ
るＣＲＣ符号語は、図６に示すように、１２バイト同期
信号からなる固定パターン１００がＣＲＣ符号語の対象
とならず、８バイトのサブヘッダ部分２３０と、２０４
８バイトのデータ部分とからなるデータ２００と、４バ
イトのＣＲＣ符号３００とを対象としているものであ
る。
【００５２】この場合、このＣＲＣ符号語を、８バイト
のサブヘッダ部分２３０、２０４８バイトのデータ部分
２２０、４バイトのＣＲＣ符号３００の順に、上記と同
様にして順次除算回路１に入力し、除算し、その除算結
果による剰余データとＣＲＣ特有値とを比較回路８によ
って比較し、比較回路８からの比較結果信号を一時記憶
手段９によって記憶し、誤り検出信号として出力すれば
よい。なお、ＣＲＣ符号語に誤りがない場合、除算回路
１からの除算結果による剰余データは０になるため、比
較回路８に与えるＣＲＣ特有値は、すべてのビットの値
が０であるデータにすればよい。
のサブヘッダ部分２３０、２０４８バイトのデータ部分
２２０、４バイトのＣＲＣ符号３００の順に、上記と同
様にして順次除算回路１に入力し、除算し、その除算結
果による剰余データとＣＲＣ特有値とを比較回路８によ
って比較し、比較回路８からの比較結果信号を一時記憶
手段９によって記憶し、誤り検出信号として出力すれば
よい。なお、ＣＲＣ符号語に誤りがない場合、除算回路
１からの除算結果による剰余データは０になるため、比
較回路８に与えるＣＲＣ特有値は、すべてのビットの値
が０であるデータにすればよい。
【００５３】また、上記した符号誤り検出回路において
は、除算回路１に、固定パターン１００を除いたＣＲＣ
符号語を、シリアルに１ビット幅で入力するものとして
説明したが、複数ビット幅で入力するものとしてもよい
ものであり、要は、除算回路１にて、たとえ、間欠デー
タであったとしても、除算結果による剰余データが得ら
れ、この剰余データとＣＲＣ特有値とを比較回路８にて
比較し、その比較結果信号を一時記憶手段９によって記
憶し、誤り検出信号として出力するものであれば、同様
の効果をそうするものであり、ＣＲＣ符号語の入力形態
に特にこだわらないものである。
は、除算回路１に、固定パターン１００を除いたＣＲＣ
符号語を、シリアルに１ビット幅で入力するものとして
説明したが、複数ビット幅で入力するものとしてもよい
ものであり、要は、除算回路１にて、たとえ、間欠デー
タであったとしても、除算結果による剰余データが得ら
れ、この剰余データとＣＲＣ特有値とを比較回路８にて
比較し、その比較結果信号を一時記憶手段９によって記
憶し、誤り検出信号として出力するものであれば、同様
の効果をそうするものであり、ＣＲＣ符号語の入力形態
に特にこだわらないものである。
【００５４】実施の形態２．図７は、この発明の実施の
形態２を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、実施の形態１に示すものが、
除算回路１からの除算結果による剰余データによりＣＲ
Ｃ符号語が誤りであるか否かを示す誤り検出信号を出力
する検出手段を、比較回路８と一時記憶手段９とによっ
て構成しているのに対して、この実施の形態２に示すも
のは、一時記憶手段９を削除し、比較回路８のみによっ
て構成し、比較回路８からの比較結果信号を誤り検出信
号として直接出力するものとした点で相違するだけであ
り、その他の点については同様の構成をしているもので
ある。
形態２を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、実施の形態１に示すものが、
除算回路１からの除算結果による剰余データによりＣＲ
Ｃ符号語が誤りであるか否かを示す誤り検出信号を出力
する検出手段を、比較回路８と一時記憶手段９とによっ
て構成しているのに対して、この実施の形態２に示すも
のは、一時記憶手段９を削除し、比較回路８のみによっ
て構成し、比較回路８からの比較結果信号を誤り検出信
号として直接出力するものとした点で相違するだけであ
り、その他の点については同様の構成をしているもので
ある。
【００５５】なお、図７において、図１に示す符号と同
一符号は、同一又は相当部分を示しているものである。
このように構成されたものにあっても、誤り検出信号を
一旦記憶した状態で出力するか否かの点で相違するだけ
で、実施の形態１に示したものと同様に動作し、上記し
た実施の形態１にて示した第１及び第２の効果を奏する
ものである。
一符号は、同一又は相当部分を示しているものである。
このように構成されたものにあっても、誤り検出信号を
一旦記憶した状態で出力するか否かの点で相違するだけ
で、実施の形態１に示したものと同様に動作し、上記し
た実施の形態１にて示した第１及び第２の効果を奏する
ものである。
【００５６】実施の形態３．図８は、この発明の実施の
形態３を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、第１に、実施の形態１に示す
ものが、除算回路１を構成する各記憶手段２(1) 〜２(3
2)の記憶部２ｈを、データ入力制御信号（イネーブル信
号）ｅｎｂｌに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる（データ保持）かを
選択的にできるようにセレクタ２ｈ(1) とフリップフロ
ップ回路２ｈ(2) からなる記憶回路とによって構成して
いるのに対して、この実施の形態３に示すものは、セレ
クタ２ｈ(1) を削除し、フリップフロップ回路２ｈ(2)
からなる記憶回路のみによって構成し、フリップフロッ
プ回路２ｈ(2) の入力ノードＤが直接論理回路２ｇ又は
第１の入力ノード２ａからの出力を受けるようにした点
で相違する。
形態３を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、第１に、実施の形態１に示す
ものが、除算回路１を構成する各記憶手段２(1) 〜２(3
2)の記憶部２ｈを、データ入力制御信号（イネーブル信
号）ｅｎｂｌに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる（データ保持）かを
選択的にできるようにセレクタ２ｈ(1) とフリップフロ
ップ回路２ｈ(2) からなる記憶回路とによって構成して
いるのに対して、この実施の形態３に示すものは、セレ
クタ２ｈ(1) を削除し、フリップフロップ回路２ｈ(2)
からなる記憶回路のみによって構成し、フリップフロッ
プ回路２ｈ(2) の入力ノードＤが直接論理回路２ｇ又は
第１の入力ノード２ａからの出力を受けるようにした点
で相違する。
【００５７】第２に、実施の形態１に示すものが、除算
回路１からの除算結果による剰余データによりＣＲＣ符
号語が誤りであるか否かを示す誤り検出信号を出力する
検出手段を、比較回路８と一時記憶手段９とによって構
成しているのに対して、この実施の形態３に示すもの
は、一時記憶手段９を削除し、比較回路８のみによって
構成し、比較回路８からの比較結果信号を誤り検出信号
として直接出力するものとした点で相違する。その他の
点については同様の構成をしているものである。なお、
図８において、図１に示す符号と同一符号は、同一又は
相当部分を示しているものである。
回路１からの除算結果による剰余データによりＣＲＣ符
号語が誤りであるか否かを示す誤り検出信号を出力する
検出手段を、比較回路８と一時記憶手段９とによって構
成しているのに対して、この実施の形態３に示すもの
は、一時記憶手段９を削除し、比較回路８のみによって
構成し、比較回路８からの比較結果信号を誤り検出信号
として直接出力するものとした点で相違する。その他の
点については同様の構成をしているものである。なお、
図８において、図１に示す符号と同一符号は、同一又は
相当部分を示しているものである。
【００５８】このように構成されたものにあっても、除
算回路１に入力される固定パターン１００を除いたＣＲ
Ｃ符号語が、クロック信号入力端６に入力されるクロッ
ク信号ｃｌｋの立ち上がり時に必ず次のビットのデータ
が入力されるように、符号データ入力端３に入力されれ
ば、除算回路１において、実施の形態１と同様に除算し
て、その除算結果による剰余データを出力することにな
る。なお、除算回路１に入力される固定パターン１００
を除いたＣＲＣ符号語が、符号データ入力端３に欠落デ
ータがない状態で入力されるものであれば、実施の形態
１と同様のクロック信号ｃｌｋでよく、また、欠落デー
タを有する間欠データの状態で符号データ入力端３に入
力されるものであれば、ＣＲＣ符号語として次のビット
に変化するタイミングをとらえて、そのタイミングにて
立ち上がるクロック信号をクロック信号入力端６に入力
するようにすればよい。従って、このように構成された
ものにあっても、上記した実施の形態１にて示した第１
の効果を奏するものである。
算回路１に入力される固定パターン１００を除いたＣＲ
Ｃ符号語が、クロック信号入力端６に入力されるクロッ
ク信号ｃｌｋの立ち上がり時に必ず次のビットのデータ
が入力されるように、符号データ入力端３に入力されれ
ば、除算回路１において、実施の形態１と同様に除算し
て、その除算結果による剰余データを出力することにな
る。なお、除算回路１に入力される固定パターン１００
を除いたＣＲＣ符号語が、符号データ入力端３に欠落デ
ータがない状態で入力されるものであれば、実施の形態
１と同様のクロック信号ｃｌｋでよく、また、欠落デー
タを有する間欠データの状態で符号データ入力端３に入
力されるものであれば、ＣＲＣ符号語として次のビット
に変化するタイミングをとらえて、そのタイミングにて
立ち上がるクロック信号をクロック信号入力端６に入力
するようにすればよい。従って、このように構成された
ものにあっても、上記した実施の形態１にて示した第１
の効果を奏するものである。
【００５９】実施の形態４．図９は、この発明の実施の
形態４を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、実施の形態１に示すものが、
除算回路１からの除算結果に基づくデータによりＣＲＣ
符号語が誤りであるか否か検出する検出部を、除算回路
１からの除算結果による剰余データとＣＲＣ特有値とを
比較する比較回路８によって構成しているのに対して、
この実施の形態４に示すものは、除算回路１からの除算
結果による剰余データ（この実施の形態４にあっては、
ＣＲＣ符号語に誤りがなければ、剰余データを構成する
全てのビットが０になる）の論理和を演算して、その演
算結果を出力する論理和回路１０によって構成している
とした点で相違するだけであり、その他の点については
同様の構成をしているものである。なお、図９におい
て、図１に示す符号と同一符号は、同一又は相当部分を
示しているものである。
形態４を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他の点について
は同様である。すなわち、実施の形態１に示すものが、
除算回路１からの除算結果に基づくデータによりＣＲＣ
符号語が誤りであるか否か検出する検出部を、除算回路
１からの除算結果による剰余データとＣＲＣ特有値とを
比較する比較回路８によって構成しているのに対して、
この実施の形態４に示すものは、除算回路１からの除算
結果による剰余データ（この実施の形態４にあっては、
ＣＲＣ符号語に誤りがなければ、剰余データを構成する
全てのビットが０になる）の論理和を演算して、その演
算結果を出力する論理和回路１０によって構成している
とした点で相違するだけであり、その他の点については
同様の構成をしているものである。なお、図９におい
て、図１に示す符号と同一符号は、同一又は相当部分を
示しているものである。
【００６０】このように構成されたものにあっては、除
算回路１からの除算結果による剰余データを、ＣＲＣ符
号語に誤りがない時に全てのビットが０になり、誤りが
あるときはすくなくとも１つのビットに１が現れる剰余
データにする必要があり、論理和回路１０からは、０を
意味する剰余データが入力されると、ＣＲＣ符号語には
誤りがないことを意味する“Ｈ”レベルを、それ以外の
剰余データが入力されると、ＣＲＣ符号語には誤りがあ
ることを意味する“Ｌ”レベルを示すＣＲＣフラグが出
力される。
算回路１からの除算結果による剰余データを、ＣＲＣ符
号語に誤りがない時に全てのビットが０になり、誤りが
あるときはすくなくとも１つのビットに１が現れる剰余
データにする必要があり、論理和回路１０からは、０を
意味する剰余データが入力されると、ＣＲＣ符号語には
誤りがないことを意味する“Ｈ”レベルを、それ以外の
剰余データが入力されると、ＣＲＣ符号語には誤りがあ
ることを意味する“Ｌ”レベルを示すＣＲＣフラグが出
力される。
【００６１】なお、ＣＲＣ符号語に誤りがない時に全て
のビットが０になる剰余データが、除算回路１から出力
されるようにするには、例えば、第１に、ＣＲＣ符号語
として、上記図６に示したＣＤ−ＲＯＭ ＭＯＤＥ２に
おけるＣＲＣ符号語を用いる、第２に、ＣＲＣ符号語と
して、上記図４に示したＣＤ−ＲＯＭ ＭＯＤＥ１にお
けるＣＲＣ符号語を用いたとしても、除算回路１に固定
パターン１００をも含むＣＲＣ符号語を入力させる、第
３にＣＲＣ符号語として、上記図４に示したＣＤ−ＲＯ
Ｍ ＭＯＤＥ１におけるＣＲＣ符号語を用いたとして
も、上記従来の技術にて示した特公平４−８１８９６号
公報に示されるように、初期状態において、除算回路１
に固定パターンを順次入力した後と同一の記憶状態にな
るように、除算回路１における記憶手段２(1) 〜２(32)
のフリップフロップ回路２ｈ(1) の記憶内容を設定し、
その後、固定パターン１００を除いたＣＲＣ符号語を除
算回路１に入力するようにすればよいものである。
のビットが０になる剰余データが、除算回路１から出力
されるようにするには、例えば、第１に、ＣＲＣ符号語
として、上記図６に示したＣＤ−ＲＯＭ ＭＯＤＥ２に
おけるＣＲＣ符号語を用いる、第２に、ＣＲＣ符号語と
して、上記図４に示したＣＤ−ＲＯＭ ＭＯＤＥ１にお
けるＣＲＣ符号語を用いたとしても、除算回路１に固定
パターン１００をも含むＣＲＣ符号語を入力させる、第
３にＣＲＣ符号語として、上記図４に示したＣＤ−ＲＯ
Ｍ ＭＯＤＥ１におけるＣＲＣ符号語を用いたとして
も、上記従来の技術にて示した特公平４−８１８９６号
公報に示されるように、初期状態において、除算回路１
に固定パターンを順次入力した後と同一の記憶状態にな
るように、除算回路１における記憶手段２(1) 〜２(32)
のフリップフロップ回路２ｈ(1) の記憶内容を設定し、
その後、固定パターン１００を除いたＣＲＣ符号語を除
算回路１に入力するようにすればよいものである。
【００６２】このように構成された符号誤り検出回路に
あっても、上記した実施の形態１にて示した第２及び第
３の効果を奏するものである。
あっても、上記した実施の形態１にて示した第２及び第
３の効果を奏するものである。
【００６３】実施の形態５．図１０は、この発明の実施
の形態５を示すものであり、上記した実施の形態４に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態４に示すもの
が、除算回路１からの除算結果による剰余データにより
ＣＲＣ符号語が誤りであるか否かを示す誤り検出信号を
出力する検出手段を、論理和回路１０と一時記憶手段９
とによって構成しているのに対して、この実施の形態５
に示すものは、一時記憶手段９を削除し、論理和回路１
０のみによって構成し、論理和回路１０からのＣＲＣフ
ラグを誤り検出信号として直接出力するものとした点で
相違するだけであり、その他の点については同様の構成
をしているものである。
の形態５を示すものであり、上記した実施の形態４に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態４に示すもの
が、除算回路１からの除算結果による剰余データにより
ＣＲＣ符号語が誤りであるか否かを示す誤り検出信号を
出力する検出手段を、論理和回路１０と一時記憶手段９
とによって構成しているのに対して、この実施の形態５
に示すものは、一時記憶手段９を削除し、論理和回路１
０のみによって構成し、論理和回路１０からのＣＲＣフ
ラグを誤り検出信号として直接出力するものとした点で
相違するだけであり、その他の点については同様の構成
をしているものである。
【００６４】なお、図１０において、図９に示す符号と
同一符号は、同一又は相当部分を示しているものであ
る。このように構成されたものにあっても、誤り検出信
号を一旦記憶した状態で出力するか否かの点で相違する
だけで、実施の形態４に示したものと同様に動作し、上
記した実施の形態１にて示した第２の効果を奏するもの
である。
同一符号は、同一又は相当部分を示しているものであ
る。このように構成されたものにあっても、誤り検出信
号を一旦記憶した状態で出力するか否かの点で相違する
だけで、実施の形態４に示したものと同様に動作し、上
記した実施の形態１にて示した第２の効果を奏するもの
である。
【００６５】実施の形態６．図１１は、この発明の実施
の形態６を示すものであり、上記した実施の形態４に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態４に示すもの
が、除算回路１を構成する各記憶手段２(1) 〜２(32)の
記憶部２ｈを、データ入力制御信号（イネーブル信号）
ｅｎｂｌに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる（データ保持）かを選
択的にできるようにセレクタ２ｈ(1) とフリップフロッ
プ回路２ｈ(2) からなる記憶回路とによって構成してい
るのに対して、この実施の形態６に示すものは、セレク
タ２ｈ(1) を削除し、フリップフロップ回路２ｈ(2) か
らなる記憶回路のみによって構成し、フリップフロップ
回路２ｈ(2) の入力ノードＤが直接論理回路２ｇ又は第
１の入力ノード２ａからの出力を受けるようにした点で
相違する。その他の点については同様の構成をしている
ものである。なお、図１１において、図９に示す符号と
同一符号は、同一又は相当部分を示しているものであ
る。
の形態６を示すものであり、上記した実施の形態４に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態４に示すもの
が、除算回路１を構成する各記憶手段２(1) 〜２(32)の
記憶部２ｈを、データ入力制御信号（イネーブル信号）
ｅｎｂｌに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる（データ保持）かを選
択的にできるようにセレクタ２ｈ(1) とフリップフロッ
プ回路２ｈ(2) からなる記憶回路とによって構成してい
るのに対して、この実施の形態６に示すものは、セレク
タ２ｈ(1) を削除し、フリップフロップ回路２ｈ(2) か
らなる記憶回路のみによって構成し、フリップフロップ
回路２ｈ(2) の入力ノードＤが直接論理回路２ｇ又は第
１の入力ノード２ａからの出力を受けるようにした点で
相違する。その他の点については同様の構成をしている
ものである。なお、図１１において、図９に示す符号と
同一符号は、同一又は相当部分を示しているものであ
る。
【００６６】このように構成されたものにあっても、除
算回路１に入力されるＣＲＣ符号語が、クロック信号入
力端６に入力されるクロック信号ｃｌｋの立ち上がり時
に必ず次のビットのデータが入力されるように、符号デ
ータ入力端３に入力されれば、除算回路１において、実
施の形態４と同様に除算して、その除算結果による剰余
データを出力することになる。なお、除算回路１に入力
される固定パターン１００を除いたＣＲＣ符号語が、符
号データ入力端３に欠落データがない状態で入力される
ものであれば、実施の形態４と同様のクロック信号ｃｌ
ｋでよく、また、欠落データを有する間欠データの状態
で符号データ入力端３に入力されるものであれば、ＣＲ
Ｃ符号語として次のビットに変化するタイミングをとら
えて、そのタイミングにて立ち上がるクロック信号をク
ロック信号入力端６に入力するようにすればよい。従っ
て、このように構成されたものにあっても、上記した実
施の形態１にて示した第３の効果を奏するものである。
算回路１に入力されるＣＲＣ符号語が、クロック信号入
力端６に入力されるクロック信号ｃｌｋの立ち上がり時
に必ず次のビットのデータが入力されるように、符号デ
ータ入力端３に入力されれば、除算回路１において、実
施の形態４と同様に除算して、その除算結果による剰余
データを出力することになる。なお、除算回路１に入力
される固定パターン１００を除いたＣＲＣ符号語が、符
号データ入力端３に欠落データがない状態で入力される
ものであれば、実施の形態４と同様のクロック信号ｃｌ
ｋでよく、また、欠落データを有する間欠データの状態
で符号データ入力端３に入力されるものであれば、ＣＲ
Ｃ符号語として次のビットに変化するタイミングをとら
えて、そのタイミングにて立ち上がるクロック信号をク
ロック信号入力端６に入力するようにすればよい。従っ
て、このように構成されたものにあっても、上記した実
施の形態１にて示した第３の効果を奏するものである。
【図１】 この発明の実施の形態１を示す回路構成図。
【図２】 この発明の実施の形態１における記憶手段２
(1) 〜２(32)における記憶部２ｈを示すブロック図。
(1) 〜２(32)における記憶部２ｈを示すブロック図。
【図３】 この発明に用いられるＣＤ−ＲＯＭ ＭＯＤ
Ｅ１におけるＣＲＣ符号語を示すデータフォーマット
図。
Ｅ１におけるＣＲＣ符号語を示すデータフォーマット
図。
【図４】 図３に示したＣＲＣ符号語の構成を示す構成
図。
図。
【図５】 この発明の実施の形態１において、ＣＲＣ符
号語とクロック信号ｃｌｋとデータ入力制御信号ｅｎｂ
ｌとの関係を説明するための簡略波形図。
号語とクロック信号ｃｌｋとデータ入力制御信号ｅｎｂ
ｌとの関係を説明するための簡略波形図。
【図６】 この発明に用いられるＣＤ−ＲＯＭ ＭＯＤ
Ｅ２におけるＣＲＣ符号語を示すデータフォーマット
図。
Ｅ２におけるＣＲＣ符号語を示すデータフォーマット
図。
【図７】 この発明の実施の形態２を示す回路構成図。
【図８】 この発明の実施の形態３を示す回路構成図。
【図９】 この発明の実施の形態４を示す回路構成図。
【図１０】 この発明の実施の形態５を示す回路構成
図。
図。
【図１１】 この発明の実施の形態６を示す回路構成
図。
図。
１ 除算回路、２(1) 〜２(32) 記憶手段、２ｇ 論理
回路、２ｈ 記憶部、３ 符号データ入力端、４ リセ
ット信号入力端、５ データ入力制御端、６クロック信
号入力端、７(1) 〜７(32) 出力端、８ 比較回路、９
一時記憶手段。
回路、２ｈ 記憶部、３ 符号データ入力端、４ リセ
ット信号入力端、５ データ入力制御端、６クロック信
号入力端、７(1) 〜７(32) 出力端、８ 比較回路、９
一時記憶手段。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｆ Ｈ０４Ｌ 1/00 Ｈ０４Ｌ 1/00 Ａ
Claims (9)
- 【請求項１】 固定パターンを除いたＣＲＣ符号語が入
力され、入力されたＣＲＣ符号語を除算し、その除算結
果による剰余のデータを剰余データとして出力する除算
回路、 この除算回路からの剰余データと比較データとを比較
し、剰余データと比較データとが一致したとき、上記Ｃ
ＲＣ符号語が誤りなしを意味し、不一致のときは誤りあ
りを意味する比較結果信号を出力する比較回路を備えた
符号誤り検出回路。 - 【請求項２】 上記比較回路からの比較結果信号を一時
記憶し、その記憶内容を誤り検出信号として出力する一
時記憶手段を、さらに備えたことを特徴とする請求項１
記載の符号誤り検出回路。 - 【請求項３】 上記比較回路からの比較結果信号を誤り
検出信号として直接出力することを特徴とする請求項１
記載の符号誤り検出回路。 - 【請求項４】 上記除算回路は、ＣＲＣ符号語の生成多
項式に基づきＣＲＣ符号語を除算し、複数ビットからな
る剰余データを出力するための複数の出力端に対応した
複数段の記憶手段を有し、 上記複数段の記憶手段は、上記生成多項式に従い、第１
及び第２のグループに分類され、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記出力端に接続される出力ノードとを有するともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を、入力されるクロック信号に
同期して取り込み、取り込んだ内容を記憶するととも
に、上記出力ノードに出力する記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記出力端に接続される
出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを、入力され
るクロック信号に同期して取り込み、取り込んだ内容を
記憶するとともに、上記出力ノードに出力する記憶部と
を備え、 初段の記憶手段における第１の入力ノードに上記固定パ
ターンを除いたＣＲＣ符号語が入力され、２段目以降の
記憶手段における第１の入力ノードが前段の記憶手段に
おける出力ノードに接続され、上記第１のグループに分
類される各記憶手段における第２の入力ノードが最終段
の記憶手段における出力ノードに接続されることを特徴
とする請求項１ないし請求項３のいずれかに記載の符号
誤り検出回路。 - 【請求項５】 上記除算回路は、ＣＲＣ符号語の生成多
項式に基づきＣＲＣ符号語を除算し、複数ビットからな
る剰余データを出力するための複数の出力端に対応した
複数段の記憶手段を有し、 上記複数段の記憶手段は、上記生成多項式に従い、第１
及び第２のグループに分類され、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記出力端に接続される出力ノードとを有するとともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードＡ、入力ノ
ードＢ、出力ノードＣ及び選択入力ノードを有し、上記
選択入力ノードに入力されるデータ入力制御信号に基づ
いて上記入力ノードＡ又は入力ノードＢに入力されるデ
ータのいずれか一方を上記出力ノードＣに出力するセレ
クタ、並びにこのセレクタの出力ノードＢからの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、上記出力ノード及び上
記セレクタの入力ノードＢに出力する記憶回路を有する
記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記出力端に接続される
出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを受ける入力
ノードＡ、入力ノードＢ、出力ノードＣ及び選択入力ノ
ードを有し、上記選択入力ノードに入力されるデータ入
力制御信号に基づいて上記入力ノードＡ又は入力ノード
Ｂに入力されるデータのいずれか一方を上記出力ノード
Ｃに出力するセレクタ、並びにこのセレクタの出力ノー
ドＢからの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードＢに出力する記
憶部とを備え、 初段の記憶手段における第１の入力ノードに上記固定パ
ターンを除いたＣＲＣ符号語が入力され、２段目以降の
記憶手段における第１の入力ノードが前段の記憶手段に
おける出力ノードに接続され、上記第１のグループに分
類される各記憶手段における第２の入力ノードが最終段
の記憶手段における出力ノードに接続されることを特徴
とする請求項１ないし請求項３のいずれかに記載の符号
誤り検出回路。 - 【請求項６】 ＣＲＣ符号語が入力され、入力される符
号語を除算し、その除算結果に基づくデータを出力する
除算回路、 この除算回路からの除算結果に基づくデータを受け、こ
の受けたデータにより上記ＣＲＣ符号語が誤りであるか
否かを示す誤り検出信号を出力する検出手段を備え、 上記除算回路は、ＣＲＣ符号語の生成多項式に基づきＣ
ＲＣ符号語を除算し、複数ビットからなる剰余データを
出力するための複数の出力端に対応した複数段の記憶手
段を有し、 上記複数段の記憶手段は、上記生成多項式に従い、第１
及び第２のグループに分類され、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記出力端に接続される出力ノードとを有するとともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードＡ、入力ノ
ードＢ、出力ノードＣ及び選択入力ノードを有し、上記
選択入力ノードに入力されるデータ入力制御信号に基づ
いて上記入力ノードＡ又は入力ノードＢに入力されるデ
ータのいずれか一方を上記出力ノードＣに出力するセレ
クタ、並びにこのセレクタの出力ノードＢからの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、上記出力ノード及び上
記セレクタの入力ノードＢに出力する記憶回路を有する
記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記出力端に接続される
出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを受ける入力
ノードＡ、入力ノードＢ、出力ノードＣ及び選択入力ノ
ードを有し、上記選択入力ノードに入力されるデータ入
力制御信号に基づいて上記入力ノードＡ又は入力ノード
Ｂに入力されるデータのいずれか一方を上記出力ノード
Ｃに出力するセレクタ、並びにこのセレクタの出力ノー
ドＢからの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードＢに出力する記
憶部とを備え、 初段の記憶手段における第１の入力ノードに上記固定パ
ターンを除いたＣＲＣ符号語が入力され、２段目以降の
記憶手段における第１の入力ノードが前段の記憶手段に
おける出力ノードに接続され、上記第１のグループに分
類される各記憶手段における第２の入力ノードが最終段
の記憶手段における出力ノードに接続されることを特徴
とする符号誤り検出回路。 - 【請求項７】 上記除算回路から出力されるデータは、
複数ビットからなり、上記ＣＲＣ符号語に誤りがない時
だけ上記複数のビット全てが０を示し、 上記検出手段は、上記除算回路からの複数ビットのデー
タを受け、受けたデータの論理和を演算して、その演算
結果を出力する論理和回路を備えていることを特徴とす
る請求項６記載の符号誤り検出回路。 - 【請求項８】 上記検出手段は、上記論理和回路からの
出力である演算結果を一時記憶し、その記憶内容を誤り
検出信号として出力する一時記憶手段を、さらに備えた
ことを特徴とする請求項７記載の符号誤り検出回路。 - 【請求項９】 ＣＲＣ符号語が入力され、入力される符
号語を除算し、その除算結果に基づくデータを出力する
除算回路、 この除算回路からの除算結果に基づくデータを受け、こ
の受けたデータにより上記ＣＲＣ符号語が誤りであるか
否かを示す誤り検出信号を出力する検出手段を備え、 上記検出手段は、上記除算回路からの除算結果に基づく
データにより上記ＣＲＣ符号語が誤りであるか否か検出
する検出部と、この検出部からの出力を一時記憶し、そ
の記憶内容を誤り検出信号として出力する一時記憶手段
を備えていることを特徴とする符号誤り検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056128A JPH09246995A (ja) | 1996-03-13 | 1996-03-13 | 符号誤り検出回路 |
| US08/748,509 US5917841A (en) | 1996-03-13 | 1996-11-08 | Code error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056128A JPH09246995A (ja) | 1996-03-13 | 1996-03-13 | 符号誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246995A true JPH09246995A (ja) | 1997-09-19 |
Family
ID=13018446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8056128A Pending JPH09246995A (ja) | 1996-03-13 | 1996-03-13 | 符号誤り検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5917841A (ja) |
| JP (1) | JPH09246995A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678861B1 (en) * | 2000-08-21 | 2004-01-13 | Cypress Semiconductor Corp. | FIFO with CRC in a PLD |
| US6968492B1 (en) * | 2002-03-28 | 2005-11-22 | Annadurai Andy P | Hardware-efficient CRC generator for high speed communication networks |
| US7472330B2 (en) * | 2003-11-26 | 2008-12-30 | Samsung Electronics Co., Ltd. | Magnetic memory which compares compressed fault maps |
| US8024639B2 (en) | 2006-06-23 | 2011-09-20 | Schweitzer Engineering Laboratories, Inc. | Software and methods to detect and correct data structure |
| US20080080114A1 (en) * | 2006-09-29 | 2008-04-03 | Schweitzer Engineering Laboratories, Inc. | Apparatus, systems and methods for reliably detecting faults within a power distribution system |
| US20080155293A1 (en) * | 2006-09-29 | 2008-06-26 | Schweitzer Engineering Laboratories, Inc. | Apparatus, systems and methods for reliably detecting faults within a power distribution system |
| US8441768B2 (en) | 2010-09-08 | 2013-05-14 | Schweitzer Engineering Laboratories Inc | Systems and methods for independent self-monitoring |
| US9007731B2 (en) | 2012-03-26 | 2015-04-14 | Schweitzer Engineering Laboratories, Inc. | Leveraging inherent redundancy in a multifunction IED |
| US11323362B2 (en) | 2020-08-07 | 2022-05-03 | Schweitzer Engineering Laboratories, Inc. | Resilience to single event upsets in software defined networks |
Family Cites Families (6)
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|---|---|---|---|---|
| US3648238A (en) * | 1970-05-15 | 1972-03-07 | Precision Instr Co | Error-correcting encoder and decoder for asymmetric binary data channels |
| US3733477A (en) * | 1972-02-04 | 1973-05-15 | Control Data Corp | Iterative binary divider utilizing multiples of the divisor |
| US4506365A (en) * | 1982-11-22 | 1985-03-19 | Ncr Corporation | Error correction system |
| JPH0481896A (ja) * | 1990-07-25 | 1992-03-16 | Yoshihiro Matsumoto | 弦楽器における胴型振動体付構造 |
| US5504758A (en) * | 1992-04-28 | 1996-04-02 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting apparatus |
| JP2694792B2 (ja) * | 1993-01-27 | 1997-12-24 | 日本電気株式会社 | 誤り位置多項式演算回路 |
-
1996
- 1996-03-13 JP JP8056128A patent/JPH09246995A/ja active Pending
- 1996-11-08 US US08/748,509 patent/US5917841A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5917841A (en) | 1999-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |