JP2553575B2

JP2553575B2 - 誤り訂正装置

Info

Publication number: JP2553575B2
Application number: JP62186187A
Authority: JP
Inventors: 知弘木村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-07-24
Filing date: 1987-07-24
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: JPS6429124A

Description

【発明の詳細な説明】産業上の利用分野本発明はPCM（パルス・コード・モジュレーション）
音声の再生などの際に適用できるディジタル符号伝送に
おける誤り訂正装置に関するものである。

従来の技術 PCM音声等のディジタル信号を伝送する際、伝送途中
でのビット誤りを訂正するために送信側で誤り訂正用検
査符号を付加して送信し、受信側で誤り訂正装置を用い
てビット誤りを訂正する方法が用いられる。例えば、訂
正符号にはBCH符号があり、その誤り訂正装置として第
７図のようなものがよく知られている。

以下、図面を参照しながら、上述した従来の誤り訂正
装置の一例について、BCH（15,6）符号を用いて説明す
る。

ここで、BCH（15,6）符号は、６ビットの情報に９ビ
ットの誤り訂正符号を付加して15ビットで伝送し、誤り
訂正装置によって伝送中に発生した符号中の２個以下の
誤りを訂正し、且つ、少なくとも３個の誤りを検出でき
る符号、すなわち最小符号間距離が６の符号である。こ
れは、符号間距離が５であるBCH（15,7）符号にパリテ
ィ検査符号を付加して拡大BCH（16,7）符号とし、情報
点を１ビット少なくして短縮化拡大BCH（15,6）符号と
したものである（参考文献、羽物俊秀「BCH符号による
誤り訂正」，放送技術，昭58.11,p.1111）。例えば、BC
H（15,6）符号の生成多項式は、Ｇ＝x⁹＋x⁶＋x⁵＋x⁴＋
ｘ＋１で、これは３個の既約多項式G₁＝x⁴＋ｘ＋1,G₂＝
x⁴＋x³＋x²＋ｘ＋１、および、G₃＝ｘ＋１から成り、生
成多項式Ｇは３つの既約多項式G₁,G₂,G₃を掛け合せて得
られるものである。

第７図に従来の誤り訂正装置のブロック図を示す。第
７図において、81,82,83は除算器で、符号生成用の生成
多項式を成すそれぞれ３つの既約多項式G₁,G₂,G₃に基づ
いて入力信号を除算し、それぞれの剰余を出力するもの
である。84,85は符号変換器で、除算器81,82,83で得ら
れた剰余符号を入力し、入力信号の誤りのある位置を示
す符号を出力するもので、通常ROM（リード・オンリー
・メモリ）で実現される。86,87は一致検出器、88はカ
ウンタ、89はOR回路で、カウンタ88によって出力する信
号の位置を計数し、一致検出器86,87で誤り位置情報と
出力する信号の位置とを比較して、出力する信号の位置
が誤りである場合にそれぞれ誤り訂正信号を出力し、OR
回路89によって前述の２つの誤り訂正信号の論理和がと
られる。90は遅延器で、入力信号を遅延させて、誤り訂
正信号とのタイミングを合せるものである。91はビット
反転器で、遅延器90によって遅延された入力信号を、OR
回路89で得られた誤り訂正信号でビット反転することで
誤りを訂正し、出力するものである。また、92は符号変
換器で、除算器81,82,83で得られた剰余符号を入力し、
少なくとも３個の誤りがあったことを示す誤り検出信号
を出力するもので、通常ROM（リード・オンリー・メモ
リ）で実現される。

第７図において、除算器81,82,83を、既約多項式G₁,G
₂,G₃に基づいた除算器とすると、それぞれ、第３図、第
４図および第５図に示すような構成になる。第３図、第
４図および第５図において、41a〜41d、51a〜51dおよび
61はフリップ・フロップで、信号を１クロック遅延させ
るものである。42a,42b,52a〜52dおよび62は加算回路
で、２を法とした加算を行うもので、EX−OR回路で実現
できる。43a〜43d、53a〜53dおよび63はそれぞれの除算
器の出力端子で、44、54および64はそれぞれの除算器の
入力端子である。

第７図において、符号変換器84,85,92はROMで構成で
き、除算器81,82,83が出力する剰余符号を連結したもの
をそれぞれのROMにアドレスとして入力し、符号変換器8
4,85に用いるROMは、すべての２個以下の誤りについ
て、そのときの除算器81,82,83が出力する剰余符号をア
ドレスとして与えたときに、その誤りの位置が出力され
るようにデータを設定しておき、符号変換器92に用いる
ROMは、すべての２個以下の誤りでの除算器81,82,83が
出力する剰余符号以外で且つ零符号以外の符号をアドレ
スとして与えたときに誤り検出信号を出力するように設
定しておく。

いま、伝送された信号が入力端子93から入力される
と、入力信号は遅延器90によって１符号分（本例では15
ビット分）遅延され、また、同時に入力信号は除算器8
1,82,83によって除算される。入力信号が１符号分入力
されると、除算器81,82,83によって剰余符号が求めら
れ、符号変換器84,85によって入力された信号中の誤り
の位置を示す符号、また、符号変換器92によって３以上
の誤りを示す誤り検出信号を得る。次に、除算器81,82,
83を停止させ、カウンタ88を起動してカウンタ88で出力
信号の位置をカウントしながら、遅延器90から信号を出
力する。このとき、一致検出器86,87によって、符号変
換器84,85の出力とカウンタ88の出力とを比較し、符号
変換器84,85で示される誤りの位置とカウンタ88で示さ
れる出力符号の位置が一致したときに誤り訂正信号を出
力し、OR回路89で論理和された誤り訂正信号によって、
ビット反転器91で出力信号を反転することで誤りを訂正
し、出力端子94から出力する。

なお、除算器81,82,83内のフリップ・フロップの初期
状態をすべて零とし、入力信号は生成多項式Ｇによって
生成された符号とする。

発明が解決しようとする問題点しかしながら上記のような構成では、符号変換器に用
いられるROMに、３つの剰余符号を連結したビット数の
アドレスを持ち、各アドレスに誤りの位置を表現し得る
だけのビット数の出力を持つ２個のROMと誤り検出信号
を出力するROMが必要となり、ROMの容量が非常に大き
く、誤り訂正装置の回路規模が大きなものになるという
問題を有していた。更には、誤り訂正に用いる符号長が
大きくなると、ROMの容量が符号長に対して指数関数的
に増加して、誤り訂正装置の回路規模が莫大なものとな
る。

例えば、最小符号間距離が６で15ビットの符号長を持
つ前述のBCH（15,6）符号の場合、除算器81,82,83の出
力するそれぞれの剰余符号が4,4,1ビットの合計９ビッ
トでROMのアドレスは９ビットとなり、１アドレスで出
力するデータのビット数は、符号変換器84,85において
符号長15ビット中のビット位置を示すためにそれぞれ４
ビット、および符号変換器92において誤り検出信号に１
ビットの合計９ビットであるため、ROMの容量は合計460
8（＝９×2⁹）ビット必要であり、最小符号間距離が６
で63ビットの符号長を持つBCH（63,50）符号では、ROM
の容量が106,496ビット必要である。

そこで、本発明は符号変換器に用いるROMの容量を小
さくし、回路規模の小さな誤り訂正装置を提供するもの
である。

問題点を解決するための手段上記問題点を解決するために本発明の誤り訂正装置
は、最小符号間距離がＮ（Ｎは６以上）である誤り訂正
符号を発生する生成多項式を成すＭ個の既約多項式のう
ち最大次数の原始多項式である第１の既約多項式で入力
信号を除算し且つ誤り訂正信号によって特定のビットを
反転可能な第１の除算手段と、第１の既約多項式以外の
既約多項式である第2,3,……,Mの既約多項式でそれぞれ
入力信号を除算しかつ誤り訂正信号によって特定のビッ
トを反転可能な第2,3,……,Mの除算手段と、第１の除算
手段で得られた第１の剰余符号を変換して検査符号を出
力する符号変換手段と、第2,3,……,Mの除算手段で得ら
れた第2,3,……,Mの剰余符号と検査符号とを比較して誤
り訂正信号を出力する一致検出手段と、入力信号を所定
のクロックパルス数だけ遅延させる遅延手段と、遅延手
段の出力信号を誤り訂正信号で反転させるビット反転手
段と、第1,2,……,Mの剰余符号の少なくともひとつが零
でない場合に誤り検出信号を出力する非零検出手段を備
えたものである。

作用本発明は上記した構成によって、符号変換器にROMを
用いた場合に、ROMのアドレスとして入力する剰余符号
をＭ個の除算器のうち１つの除算器の出力する剰余符号
のみとし、一致検出器で残りの除算器の出力する剰余符
号と符号変換器の出力とを比較して誤り訂正信号を発生
することによって、符号変換器に用いるROMの容量を小
さくでき、誤り訂正装置の回路規模を小さくすることが
できる。

実施例以下本発明の一実施例の誤り訂正装置について、図面
を参照しながら前述のBCH（15,6）符号を用いて説明す
る。

第１図は本発明の第１の実施例における誤り訂正装置
の構成を示すブロック図である。第１図において、１は
除算器で、誤り訂正符号発生用の生成多項式を成す３つ
の既約多項式のうち最大次数の原始多項式である第１の
既約多項式に基づいた除算を行ない、剰余符号を出力す
るものである。2,3は除算器で、前記の３つの既約多項
式のうち第１の既約多項式以外の既約多項式である第2,
3の既約多項式に基づいた除算を行ない、剰余符号を出
力するものである。ここで、除算器1,2は、誤り訂正信
号によって特定のビットを反転できるものである。４は
符号変換器で、除算器１で得られた剰余符号を入力して
検査符号を出力するものである。５は一致検出器で、除
算器2,3で得られた剰余符号と検査符号との一致を検査
して、誤り訂正信号を出力するものである。７は遅延器
で、入力信号を所定のクロックパルス数だけ遅延させ、
誤り訂正信号とのタイミングをとるものである。８はビ
ット反転器で、遅延器７によって遅延された入力信号を
誤り訂正信号によって反転するもので、EX−OR回路で実
現できる。

ここで、生成多項式Ｇおよび既約多項式G₁,G₂,G₃は前
述のものと同じで、最大次数の原始多項式である既約多
項式は既約多項式G₁であり、除算器１は既約多項式G₁に
基づいた除算を行なうもので、例えば第３図に示すよう
なものである。また、除算器2,3は既約多項式G₂,G₃に基
づいた除算を行なうもので、例えばそれぞれ第４図およ
び第５図に示すようなものである。

第３図，第４図および第５図において、141a〜141d,1
51a〜151d,161はフリップ・フロップ、142a〜142b,152a
〜152d,162は加算回路、143a〜143d,153a〜153d,163は
除算器の出力端子、144,154,164は除算器の入力端子
で、それぞれ第８図，第９図および第10図におけるフリ
ップ・フロップ41a〜41d,51a〜51d,61、加算回路42a〜4
2b,52a〜52d,62、出力端子43a〜43d,53a〜53d,63、入力
端子44,54,64と同様のものである。また、第３図，第４
図および第５図において、145a〜145b,155a〜155d,165
はビット反転を行なうための加算回路で、２を法とした
加算を行なうものである。146,156,166は誤り訂正信号
入力端子で、誤り訂正信号入力端子、146,156,166に入
力された誤り訂正信号によって加算回路145a〜145b,155
a〜155d,165でビット反転を行なうものである。

いま、誤り訂正符号の先に伝送される信号から順に番
号を付け、第１ビット〜第15ビットとする。また、伝送
途中で第ｉビットと第ｊビットに誤りが発生した誤り訂
正符号が除算器1,2,3に入力されたとき、除算器1,2,3か
ら出力されるのを剰余符号をそれぞれR₁（i,j）,R₂（i,
j）,R₃（i,j）とし（ただし、ｉ＜ｊ）、第ｉビットだ
けに誤りが発生した場合に、除算器1,2,3から出力され
る剰余符号をそれぞれR₁（i,i）,R₂（i,i）,R₃（i,i）
とする。

符号変換器４はROMを用いて構成し、１≦ｉ≦15なる
ｉについて、R₁（1,i）をROMのアドレスとし、そのアド
レスにおいてR₂（1,i）,R₃（1,i）が出力されるように
あらかじめROMを設定しておく。ここで、除算器１では
原始多項式である既約多項式に基づいて除算を行なうた
め巡回符号の性質から、１≦ｉ≦15,1≦ｊ≦15,j≠ｊな
るｉおよびｊについて、R₁（1,i）≠R₁（1,j）となるこ
とは容易に示される。第１表にROMに設定するデータを
示す。

第１表のアドレスおよびデータの剰余符号R₁（1,i）,
R₂（1,i）は左側が最下位ビットを示し、余剰符号R
₁（1,i）は左側のビットから順に第３図の出力端子143a
〜143dの出力に、剰余符号R₂（1,i）は左側のビットか
ら順に第４図の出力端子153a〜153dの出力に、剰余符号
R₃（1,i）は第５図の出力端子163の出力に対応する。な
お、除算器１の出力する剰余符号が零（0000）である場
合、すなわち、誤りが無い場合の処理は後述する。

ここで、２≦ｉ≦15,i≦ｊ≦15,1≦ｋ≦15なるi,jお
よびｋにおいて、除算器１からR₁（i,j）なる剰余符号
が出力された場合、R₁（i,j）＝R₁（1,k）なる剰余符号
R₁（1,k）が存在し、符号変換器４は剰余符号R₁（1,k）
の入力で検査符号としてR₂（1,k）およびR₃（1,k）を出
力する。誤り訂正符号の定義より、R₁（i,j）＝R₁（1,
k）とR₂（i,j）＝R₂（1,k）およびR₃（i,j）＝R₃（1,
k）は同時に成り立たないため、剰余符号R₁（i,j）を符
号変換器４で変換して得られた検査符号R₂（1,k）およ
びR₃（1,k）と除算器2,3で得られた剰余符号R₂（i,j）
およびR₃（i,j）と一致せず、一致検出器５からは誤り
訂正信号が出力されない。

なお、除算器1,2,3において、ビット反転することに
よってそれぞれの剰余符号R₁（1,1）,R₂（1,1）,R₃（1,
1）が零符号になるような位置に加算回路を挿入し、誤
り訂正信号によって剰余符号R₁（1,1）,R₂（1,1）,R
₃（1,1）の成分を消去できるようにする。例えば本実施
例では、第３図，第４図および第５図に示すように加算
回路145a〜145b,155a〜155d,165を挿入し、誤り訂正信
号入力端子146,156,166から入力した誤り訂正信号を加
算回路145a〜145b,155a〜155d,165に与える。

以下に、符号中の第２ビットおよび第６ビットに誤り
が生じた信号が入力された場合を仮定して本発明の誤り
訂正装置の動作を説明する。

まず、除算器1,2,3内のシフトレジスタをすべて零に
し、入力端子10からの入力信号が除算器1,2,3に入力さ
れるように選択器６を制御する。

次に、除算器1,2,3と遅延器７とを動作させながら順
次入力端子10から信号を入力する。信号が１符号分入力
されると以降、除算器1,2,3には０が入力されるものと
する。入力信号は、遅延器７によって１符号分遅延して
出力され、以後順次出力される。

信号が１符号分入力された時点において、除算器1,2,
3からそれぞれR₁（2,6）,R₂（2,6）,R₃（2,6）なる剰余
符号が出力され、符号変換器４によってR₁（2,6）を変
換した検査符号が一致検出器５に与えられる。この場
合、符号変換器４によってR₁（2,6）を変換した検査符
号とR₂（2,6）およびR₃（2,6）は一致しないため誤り訂
正信号は出力されず、遅延器７から出力された第１ビッ
トの信号はビット反転器８を経てそのまま出力端子11か
ら出力される。

続いて、遅延器７および除算器1,2,3を１クロック動
作させると、遅延器７から第２ビットの信号が出力さ
れ、除算器1,2,3からはそれぞれR₁（1,5）,R₂（1,5）,R
₃（1,5）なる剰余符号が出力されることになる。このと
きの除算器の動作は、第３図，第４図および第５図に示
す除算器の回路図から容易に確かめられる。例えば、除
算器１において前述の動作の場合、剰余符号R₁（2,6）
は1110すなわち第３図におけるフリップ・フロップ141a
〜141dの状態はそれぞれ1,1,1,0で、一致検出器５から
は誤り訂正信号が出力されていないため第３図における
誤り訂正信号入力端子146には０が入力されており、そ
の状態から除算器を１クロック動作させると第３図にお
けるフリップ・フロップ141a〜141dの状態はそれぞれ0,
1,1,1となり、剰余信号は0111すなわちR₁（1,5）となる
ことがわかる。除算器2,3の動作についても第４図，第
５図を用いて同様に確かめられ、また、以下の説明にお
いて除算器の詳細な動作は省略する。この場合、符号変
換器４によってR₁（1,5）を変換した検査符号とR₂（1,
5）およびR₃（1,5）は一致し、誤り訂正信号が出力さ
れ、誤り訂正信号によって遅延器７から出力された第２
ビットの信号はビット反転器８で反転され、誤りが訂正
されて出力端子11から出力される。

続いて、遅延器７および除算器1,2,3を１クロック動
作させると、遅延器７から第３ビットの信号が出力さ
れ、除算器1,2,3からはそれぞれR₁（4,4）,R₂（4,4）,R
₃（4,4）なる剰余符号が出力されることになる。この場
合の除算器1,2,3の動作では、先の誤り訂正信号が除算
器1,2,3の誤り訂正信号入力端子に入力されるため、第
３図，第４図および第５図における除算器の誤り訂正信
号入力端子146,156,166には１が入力されている。この
場合、符号変換器４によってR₁（4,4）を変換した検査
符号とR₂（4,4）およびR₃（4,4）は一致しないため誤り
訂正信号は出力されず、遅延器７から出力された第３ビ
ットの信号はビット反転器８を経てそのまま出力端子11
から出力される。同様の動作で、第4,第５ビットの信号
は出力端子11からそのまま出力される。

続いて、遅延器７および除算器1,2,3を１クロック動
作させると、遅延器７から第６ビットの信号が出力さ
れ、除算器1,2,3からはそれぞれR₁（1,1）,R₂（1,1）,R
₃（1,1）なる剰余信号が出力されることになる。この場
合、符号変換器４によってR₁（1,1）を変換した検査符
号とR₂（1,1）およびR₃（1,1）は一致し、誤り訂正信号
が出力され、誤り訂正信号によって遅延器７から出力さ
れた第６ビットの信号はビット反転器８で反転され、誤
りが訂正されて出力端子11から出力される。また、誤り
訂正信号は除算器1,2,3の誤り訂正信号入力端子に入力
され、剰余符号は零になり、以後、誤りがない状態を示
す。

続いて、遅延器７および除算器1,2,3を１クロック動
作させると、遅延器７から第７ビットの信号が出力さ
れ、除算器1,2,3からはそれぞれ零符号が出力されるこ
とになる。この場合、一致検出器から誤り訂正信号が出
力されなくなり、遅延器７から出力された第７ビットの
信号はビット反転器８を経てそのまま出力端子11から出
力される。以後同様の動作で、第８ビット〜第15ビット
の信号は出力端子11からそのまま出力され、誤り訂正は
完了する。

また、前述の第３ビット以後の誤り訂正信号の動作か
ら、符号中の１ビットだけが誤った場合も正しく訂正で
きることがわかる。

なお、本実施例において、誤りのない場合または誤り
が途中ですべて訂正された場合、もしくは少なくとも３
個の誤りがあって除算器１の出力する剰余符号が零にな
った場合に誤り訂正符号を出力しないようにするため、
符号変換器４は除算器１の出力する剰余符号が零である
とき検査符号と合せて訂正制御信号を出力し、一致検出
器５で誤り訂正信号を出力しないようにする。

また、本実施例に用いられたBCH（15,6）符号は最小
符号間距離が６であるため、符号中に３個の誤りが発生
しても他の符号の２個以下の誤りに落ち込まないため、
符号中に３個の誤りが発生した場合、その符号を訂正す
る間で一致検出器５において符号変換器４で得られた検
査符号と除算器2,3で得られた剰余符号は一致すること
がなく誤り訂正信号が出力されず、その符号の出力が完
了した後に除算器1,2,3から少なくとも１つは零でない
剰余符号が出力される。そこで、非零検出器９で除算器
1,2,3の出力する剰余符号の少なくとも１つが零でない
場合に誤り検出信号を出力することによって符号中の少
なくとも３個の誤りを検出することができる。

以上のように誤り訂正装置を本実施例のような構成に
すれば、符号変換器にROMを用いた場合に、ROMのアドレ
スとして入力する剰余符号を１つとし、一致検出器で残
りの剰余符号と符号変換器の出力とを比較して誤り訂正
信号を発生することによって、符号変換器に用いるROM
の容量を小さくでき、誤り訂正装置の回路規模を小さく
することができる。また、除算器1,2,3において誤り訂
正信号によって反転するビットの位置を変更することに
よって、短縮化したBCH符号に対しても本実施例の誤り
訂正装置を用いることができる。

例えば、符号間距離が６で15ビットの符号長をもつBC
H（15,6）符号の場倍、除算器１の出力する剰余符号は
４ビットでROMのアドレスは４ビットとなり、１アドレ
スで出力するデータのビット数は除算器2,3の出力する
剰余符号と比較する検査符号がそれぞれ４ビットおよび
１ビットの合計５ビットであるため、ROMの容量は合計8
0（＝５×2⁴）ビットあればよく、本発明はROM容量を極
めて小さくするものであり、更には、符号間距離が６で
63ビットの符号長を持つBCH（63,50）符号では、ROMの
容量が448ビットあればよく、誤り訂正符号の符号長が
大きいほど本発明の効果は顕著になる。

以下本発明の第２の実施例の誤り訂正装置について、
図面を参照しながら説明する。

第２図は本発明の第２の実施例における誤り訂正装置
の構成を示すブロック図である。

第２図において、21は除算器、24は符号変換器、25は
一致検出器、26は選択器、27は遅延器、28はビット反転
器、29は非零検出器で、それぞれ第１図における除算器
１、符号変換器４、一致検出器５、選択器６、遅延器
７、ビット反転器８、非零検出器９と同様のものであ
る。第１図と異なるのは、第１図における除算器2,3
を、その除算多項式である第2,3の既約多項式G₂,G₃を掛
け合せて得られた第２′の多項式G₂′によって除算を行
なう除算器22とした点で、G₂′＝x⁵＋１となり除算器22
は第６図に示すようなものとなる。

第２の実施例における誤り訂正の動作は、第１の実施
例の誤り訂正の動作の説明における除算器2,3を除算器2
2に、剰余符号R₂（i,j）,R₃（i,j）を剰余符号R₂′（i,
j）に置き換えて説明できるため省略する。ここで、第
１表に示すROMに設定するデータは第２表のようにな
り、第２表に従って符号変換器24に用いるROMを設定し
ておく。

なお、第２の実施例の誤り訂正装置における符号変換
器24に用いるROMの容量は、第１の実施例の誤り訂正装
置における符号変換器４に用いるROMの容量と等しくな
る。

発明の効果以上のように本発明は、符号中の２個以下の誤りを訂
正し、且つ、少なくとも（Ｎ−３）個の誤りを検出する
誤り訂正符号、すなわち、最小符号間距離がＮである符
号を発生する生成多項式を成すＭ個の既約多項式のうち
原始多項式である第１の既約多項式で除算を行なう第１
の除算器と、第１の既約多項式以外の既約多項式である
第2,3,……,Mの既約多項式で除算を行なう第2,3,……,M
の除算器と、第１の除算器で得られた剰余符号を変換し
て検査符号を出力する符号変換器と、第2,3,……,Mの除
算器で得られた剰余符号と検査符号の一致を検査して誤
り訂正信号を出力する一致検出器とを備えることによ
り、符号変換器に用いるROMの容量を極めて小さくする
ことができ、回路規模の極めて小さな誤り訂正装置を提
供することができる。

第３表に、最小符号間距離が６である誤り訂正符号の
符号長に対し、第７図に示される従来の誤り訂正装置お
よび第１図および第２図に示される本発明の第１および
第２の実施例における誤り訂正装置の符号変換器に用い
られるROMの容量を示す。第３表からわかるように本発
明の誤り訂正装置はROMの容量を極めて小さくでき、更
に、誤り訂正符号の符号長が大きくなるほど本発明の効
果は顕著になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による誤り訂正装置の構
成を示すブロック図、第２図は本発明の第２の実施例に
よる誤り訂正装置の構成を示すブロック図、第３図は第
１図または第２図の誤り訂正装置に用いられる除算器の
構成を示す回路図、第４図および第５図は第１図の誤り
訂正装置に用いられる除算器の構成を示す回路図、第６
図は第２図の誤り訂正装置に用いられる除算器の構成を
示す回路図、第７図は従来例による誤り訂正装置の構成
を示すブロック図、第８図，第９図および第10図は第７
図の誤り訂正装置に用いられる除算器の構成を示す回路
図である。 1,21……原始多項式なる既約多項式に基づいた除算器、
2,3……残りの既約多項式に基づいた除算器、4,24……
符号変換器、5,25……一致検出器、7,27,90……遅延
器、8,28,91……ビット反転器、41a〜41d,51a〜51d,61,
71a〜71e,141a〜141d,151a〜151d,161……フリップ・フ
ロップ、42a〜42b,52a〜52d,62,72,142a〜142b,152a〜1
52d,162……加算回路、81,82,83……除算器、84,85……
符号変換器、86,87……一致検出器、88……カウンタ。

Claims

(57)【特許請求の範囲】

【請求項１】２個以下の誤り訂正を行なう誤り訂正装置
であって、最小符号間距離がＮ（Ｎは６以上の整数）で
ある誤り訂正符号を発生する生成多項式を成すＭ個の既
約多項式のうち最大次数の原始多項式である第１の既約
多項式で入力信号を除算し且つ誤り訂正信号によって特
定のビットを反転可能な第１の除算手段と、前記第１の
既約多項式以外の既約多項式である第2,3,……,Mの既約
多項式でそれぞれ入力信号を除算し且つ前記誤り訂正信
号によって特定のビットを反転可能な第2,3,……,Mの除
算手段と、前記第１の除算手段で得られた第１の剰余符
号を変換して検査符号を出力する符号変換手段と、前記
第2,3,……,Mの除算手段で得られた第2,3,……,Mの剰余
符号と前記検査符号とを比較して前記誤り訂正信号を出
力する一致検出手段と、入力信号と前記誤り訂正信号の
いずれかを選択して前記第１の除算手段および前記第2,
3,……,Mの除算手段に入力するように制御される選択手
段と、前記入力信号を所定のクロックパルス数だけ遅延
させる遅延手段と、前記遅延手段の出力信号を前記誤り
訂正信号で反転させるビット反転手段と、前記第1,2,…
…,Mの剰余符号の少なくともひとつが零でない場合に誤
り検出信号を出力する非零検出手段とを備え、前記符号
変換手段が所定のビットないし前記所定のビットと他の
１ビットが誤った場合に前記第１の除算手段に得られる
第１の剰余符号を前記第2,3,……,Mの除算手段に得られ
る第2,3,……,Mの剰余符号に変換し検査符号として出力
することを特徴とする誤り訂正装置。
【請求項２】第2,3,……,Mの除算手段を、第2,3,……,M
の既約多項式の一部または全部を掛け合せて得られた第
２′,3′，……,M′の多項式でそれぞれ除算を行なう第
２′,3′，……,M′の除算手段とした特許請求の範囲第
（１）項記載の誤り訂正装置。