JP2600130B2

JP2600130B2 - 誤り訂正回路

Info

Publication number: JP2600130B2
Application number: JP60130209A
Authority: JP
Inventors: 雅之石田; 和仁遠藤; 禎宣石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-06-13
Filing date: 1985-06-13
Publication date: 1997-04-16
Anticipated expiration: 2012-04-16
Also published as: JPS61287337A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、符号化されたディジタル信号を受信して
伝送路上で発生した誤りを訂正する誤り訂正回路に関す
るものである。

〔従来の技術〕第３図は誤り訂正符号の一例を示す符号構成図であ
り、ｘ方向にＱ符号によって、ｙ方向にＰ符号によって
二重の符号化がなされている。図において、D_mn（ただ
し、ｍおよびｎは０を含む正の整数）は情報シンボル、
P_mnおよびQ_mnはＰ符号およびＱ符号のチェックシンボル
をそれぞれ示している。

送信側では、ｘ方向の６情報シンボルとｙ方向の４情
報シンボルでなる24情報シンボルを単位に第３図に示す
符号化を行って送信する。Ｑ符号はｘ方向の６情報シン
ボルに対し、下記の（１）式を満たすチェックシンボル
Q_m0およびQ_m1（ｍ＝０〜３）が付加された８シンボルで
１符号語を構成している。

ただし、Ｔはベクトルの転置を示し、αはGF（２）の既約多項
式Ｆ（ｘ）＝０の根である。

次に、Ｑ符号で符号化されたｘ方向の８シンボルとｙ
方向の４シンボルとの計32シンボルは、Ｐ符号でさらに
符号化される。Ｐ符号はｙ方向の４シンボル（ｙ＝０〜
３）に対し、下記の（２）式を満たすチェックシンボル
P_0nおよびP_1n（ｎ＝０〜７）が付加された６シンボルで
１符号語を構成している。

ただし、このようにして２重符号化されたシンボルが伝送路に
送られる。

次に、受信側ではまずＰ符号により誤りのチェックが
行われる。すなわち、下記の（３）式に示すシンドロー
ムを計算し、の場合には誤りがないものと判定して、符号語に含まれ
る６シンボルに対するフラグをクリアする。また、の場合には、誤りがあるものと判定してフラグをセット
する。この動作がｘ＝０〜７に対して行われ、フラグ情
報を次段のＱ復号へ送る。

Ｑ復号は、Ｐ復号のフラグを用いて２重消失訂正を行
う。フラグの付いた２つのシンボルのロケーションをそ
れぞれα^ｉおよびα^ｊ（０≦ｉ、ｊ≦７）、エラーパタ
ーンをそれぞれe_iおよびe_jとすると、シンドロームはとなる。上記（４）式で求まるシンドロームとフラグの
ロケーションよりに示すe_iおよびe_jが求まり、ｘ軸の値がｉとｊの誤った
受信シンボルにこのエラーバリューをmod2加算すること
により訂正することができる。以上の動作をｙ＝０〜５
に対して行うことによりＱ復号が完了する。

第４図は、上述の誤り訂正を行う従来の誤り訂正回路
を示すブロック図であり、（50）は受信シンボルの入力
端子、（51）は受信シンボルを蓄わえる第１のメモリ、
（52）はＰ復号のフラグを蓄わえる第２のメモリ、（5
3）はシンドローム生成回路、（54）はＱ復号時にフラ
グの付いたシンボルのロケーション（＝エラーロケーシ
ョン）を検出するロケーション検出回路、（55）はシン
ドロームおよびエラーロケーションを入力として上記
（５）式の演算を行う演算回路、（56）はエラーバリュ
ーを２を法として加算するイクスクルーシブオアゲート
でなるモジュロ２加算器（以下、mod2加算器と略記す
る）、（57）はＤフリップフロップ、（59）はデータバ
ス、（58）は各回路の制御を行うコントロール回路であ
る。

次に動作について説明する。入力端子（50）より入力
される受信シンボルは、データバス（59）を介して第１
のメモリ（51）に格納される。第３図に示す送信シンボ
ルの全受信シンボルがメモリ（51）に格納されると、以
下に示す復号動作が開始される。

Ｐ復号第１のメモリ（51）に格納された受信シン
ボルが、データバス（59）を介してシンドローム生成回
路（53）に入力され、シンドロームSpが計算されて、Sp
＝０の場合は‘0'、Sp≠０の場合は‘1'がＰ復号のフラ
グ（53b）として第２のメモリ（52）に書き込まれる。

Ｑ復号Ｐ復号の場合と同様に、シンドロームS_Qが
シンドローム生成回路（53）で生成されるとともに、第
２のメモリ（52）からはシンドローム生成回路（53）へ
入力されるシンボルに付加されたフラグ（52a）がメモ
リ（52）からロケーション検出回路（54）へ入力され
る。ロケーション検出回路（54）は、フラグ（52a）が
‘1'のシンボルのロケーションを求めてシンドロームと
ともに演算回路（55）へ入力する。演算回路（55）で
は、上記（５）式の演算をすることによりエラーバリュ
ーを計算し、mod2加算器（56）の一方の入力に供給す
る。mod2加算器（56）の他方の入力には、第１のメモリ
（51）内のフラグのロケーションで定まる誤った受信シ
ンボルが入力され、正しいシンボルに訂正されてＤフリ
ップフロップ（57）に一旦格納された後、再び第１のメ
モリ（51）に書き込まれて訂正動作が完了する。

第５図はシンドローム生成回路（53）の構成を示すブ
ロック図である。図において、（61）および（64）はmo
d2加算器、（62）および（65）はレジスタ、（63）はα
乗算器、（66）はレジスタ（62）および（65）の両出力
がともに‘0'の場合に‘0'を出力し、これ以外の場合に
‘1'を出力する零検出器、（67）はレジスタ（62）およ
び（65）のクロック入力に供給されるシンドローム生成
クロック、（68）はレジスタ（62）および（65）のリセ
ット入力に供給されるリセット信号である。上記シンド
ローム生成クロックおよびリセット信号は、コントロー
ル回路（58）から供給される。

次に動作について説明する。データバス（59）を介し
てｘ＝７のシンボルからシンドローム生成クロックに同
期して入力される受信シンボルからmod2加算器（61）と
レジスタ（62）とにより上記（４）式に示すS_Oが計算さ
れ、α乗算器（63）とmod2加算器（64）とレジスタ（6
5）とにより１クロックごとにレジスタ（65）の出力が
α倍された値と受信シンボルがmod2加算される動作を繰
り返してS₁が計算される。レジスタ（62）からのS₀およ
びレジスタ（65）からのS₁でなるシンドローム出力（53
a）は、演算回路（55）へ出力されるとともに、零検出
回路（66）でＰ復号時のみにフラグ（53b）がS₀＝S₁＝
０の判定がなされて第２のメモリ（52）へ出力される。

第６図はロケーション検出回路（54）の構成を示すブ
ロック図であり、第７図はその動作を説明するためのタ
イミングチャートを示している。第６図において、（8
0）はα除算器、（81）、（83）および（84）はレジス
タ、（82）はレジスタ（83）および（84）のクロック入
力に供給されるラッチクロックを生成するクロック生成
回路である。

レジスタ（81）は、シンドローム生成クロック（67）
をクロック入力とし、１クロック毎にレジスタ（81）の
出力が1/α倍される。また、シンドローム生成回路（5
3）のリセット信号（68）で、レジスタ（81）はα^６に
初期セットされる。第２のメモリ（52）からのフラグ
（52a）は、ｘ＝７の受信シンボルに対応したものから
順次シンドローム生成クロックに同期してクロック生成
回路（82）へ入力される。このように、シンドローム生
成と同時にフラグのロケーション検出が行われ、１クロ
ック毎にシンドローム生成回路（53）へ入力されるシン
ボルに対応したフラッグが入力される。すなわち、先頭
のシンボルのロケーションはベクトルＨよりα^７で、最
終シンボルのロケーションはα^０である。

次に、先頭から３シンボル目と５シンボル目にフラグ
がある例を示す第７図を参照しながら動作について説明
する。

時刻t₀にリセット信号（68）の立下がりでレジスタ
（81）の出力（82a）はα^７にセットされ、シンドロー
ム生成クロック（67）の１クロック毎に1/α倍されてゆ
く。時刻t₁にシンドローム生成回路（53）に第３番目の
シンボルが入力されると、フラグ（52a）は‘1'とな
る。クロック生成回路（82）は、この‘1'を検出してレ
ジスタ（83）のクロック入力へラッチクロック（82a）
を出力する。このとき、レジスタ（81）の出力（81a）
はα^５を示しており、時刻t₂にこの値がレジスタ（83）
に格納される。また、第５番目のシンボルのフラッグ
（52a）が時刻t₃に入力され、クロック生成回路（82）
よりレジスタ（84）へラッチクロック（82b）が供給さ
れ、時刻t₄にα^３がレジスタ（84）に格納される。レジ
スタ（83）および（84）の誤ったシンボルのロケーショ
ンは、ロケーション検出出力（54a）として演算回路（5
5）に供給される。

〔発明が解決しようとする問題点〕

従来の誤り訂正回路は以上のように構成されているの
で、シンドロームとロケーション検出が同時に行えるの
で高速復号が可能であるが、α乗算器とα除算器とをそ
れぞれ専用に設ける必要があり、回路規模が増大するな
どの問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、小さな回路規模でシンドローム生成および
ロケーション検出ができる誤り訂正回路を得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係る誤り訂正回路は、シンドロームS₁の生
成回路の入力にメモリから供給される受信シンボルと
‘0'とを選択するセレクタを設け、シンドローム生成時
はシンドロームS₁の生成回路の出力を‘0'に初期設定し
てｘ＝７の受信シンボルから順次入力してシンドローム
を計算し、ロケーション検出時はシンドロームS₁の生成
回路の出力を‘1'に初期設定しかつセレクタにより‘0'
を入力としてα^０〜α^７を発生させるとともに、ロケー
ション検出回路へ入力するフラグの順序を従来例と逆に
し、すなわち、ｘ＝０のシンボルに対応したフラグから
順次入力するようにしたものである。

〔作用〕

この発明におけるロケーション検出回路は、α除算器
を必要とせず、シンドロームS₁の生成回路を時分割で共
用して使うことによりロケーション検出を行う。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図はシンドローム生成回路とロケーション検出回路と
を示しており、図において、（52a）（53a）（53b）（5
4a）（59）（61）〜（67）（82）〜（84）（82a）（82
b）は第４図〜第６図の同一符号と同一又は相当部分を
示す。（100）はシンドローム生成期間はＡ入力に入力
された受信シンボルを選択し、ロケーション検出期間は
Ｂ入力の‘0'を選択するセレクタ、（101）はセレクタ
（100）の選択信号、（103）はコントロール回路（58）
から供給されるレジスタ（65）を‘1'にセットするセッ
ト信号、（102）は第２のメモリ（52）から供給される
フラグに同期したフラグチェッククロック、（105）は
アンドゲート、（65a）はレジスタ65の出力信号であ
る。

次に、このように構成された本実施例の誤り訂正回路
の動作について第２図のタイムチャートを参照しながら
説明する。

シンドローム生成時には、セレクト信号（101）によ
りセレクタ（100）のＡ入力に入力される受信シンボル
が選択されてmod2加算器（61）および（64）に入力さ
れ、シンドロームS₀およびS₁が生成される。

ロケーション検出時には、セレクタ（100）はセレク
ト信号（101）によりＢ入力の‘0'を出力する。時刻t₁₀
にセット信号（103）によりレジスタ（65）はα^０にセ
ットされる。フラグ（52a）はロケーションがα^０（ｘ
＝１）のシンボルに付加されたものから順次フラグチェ
ッククロック（102）に同期して入力されるとともに、
レジスタ（65）の出力はフラグチェッククロック（10
2）の立上がりで順次α倍される。時刻t₁₁に受信シンボ
ルr₅に対するフラグが入力される。このとき、レジスタ
（65）はα^３を示しているので、時刻t₁₂にクロック生
成回路（82）で生成されたラッチクロック（82a）によ
りα^３がレジスタ（83）に格納される。同様に、受信シ
ンボルr₃に対するフラグのロケーションα^５は時刻t₁₄
にレジスタ（84）に格納され、演算回路（55）へ出力さ
れる。

上記実施例では受信シンボルと０とを選択的に出力す
る選択手段であるセレクタ、加算結果をレジスタへ出力
するモジュロ２加算手段であるmod2加算器、入力された
フラグ情報からフラグの有無を検出するフラグ検出手段
であるクロック生成回路をそれぞれハードウエアで構成
した例を示したが、これらをプログラムで実行されるソ
フトウエアで構成してもよい。

なお、上記実施例では符号長８、距離３のＱ符号の例
について説明したが符号長、距離が異なった場合でも同
様の効果を奏する。

また、上記実施例としてＰ符号に誤り訂正符号を用い
たが、巡回冗長検査（CRC）などの誤り検出符号を用い
ても同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、ロケーション検出
回路のα除算器をなくしシンドローム生成回路のα乗算
器を共用するように構成したので、回路規模が小さく、
かつ安価な誤り訂正回路が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による誤り訂正回路におけ
るシンドローム生成回路とロケーション検出回路とを示
すブロック図、第２図はロケーション検出回路の動作を
説明するためのタイムチャート、第３図は符号の構成
図、第４図は従来の誤り訂正回路を示すブロック図、第
５図は第４図に示した誤り訂正回路におけるシンドロー
ム生成回路を示すブロック図、第６図は第４図に示した
誤り訂正回路におけるロケーション検出回路を示すブロ
ック図、第７図は第６図に示したロケーション検出回路
の動作を説明するためのタイムチャートである。（61）および（64）はモジュロ２加算手段（mod2加算
器）、（62）、（65）、（83）および（84）はレジス
タ、（63）はα乗算手段（α乗算器）、（66）は零検出
器、（82）はフラグ検出手段（クロック生成回路）、
（100）は選択手段（セレクタ）。なお、図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】受信シンボルDn（ｎ＝０、１、２・・・
ｍ）と各受信シンボルにそれぞれ対応したフラグ情報と
を入力としてこの受信シンボルの誤り訂正を行なう誤り
訂正回路において、上記受信シンボルと０とを選択的に
出力する選択手段と、レジスタと、このレジスタの出力
をα（αはGF（２）の既約多項式をＦ（ｘ）とするとき
にＦ（ｘ）＝０を満たす根）倍するα乗算手段と、この
α乗算手段の出力と上記選択手段の出力とを入力として
２を法とする加算を行ない、その結果を上記レジスタへ
出力するモジュロ２加算手段と、上記フラグ情報からフ
ラグの有無を検出するフラグ検出手段とを有し、シンド
ローム生成時には、上記選択手段は上記受信シンボルを
入力順に従ってD0から順次出力させ、上記レジスタ、α
乗算手段、モジュロ２加算手段を含むシンドローム生成
手段によってシンドロームを生成し、ロケーション検出
時には、上記レジスタを所定値にセットし、上記選択手
段の出力を０として、上記レジスタ、α乗算手段、モジ
ュロ２加算手段を用いることで、上記受信シンボルDmに
対応したフラグ情報から逆方向に順次フラグ情報が入力
する毎に上記レジスタの出力をα倍し、上記フラグ検出
手段の出力と上記レジスタの出力から誤ったデータシン
ボルのロケーション値を得るように構成したことを特徴
とする誤り訂正回路。