JP2553576B2 - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はPCM（パルス・コード・モジュレーション）
音声の再生などの際に適用できるディジタル符号伝送に
おける誤り訂正装置に関するものである。
音声の再生などの際に適用できるディジタル符号伝送に
おける誤り訂正装置に関するものである。
従来の技術 PCM音声等のディジタル信号を伝送する際、伝送途中
でのビット誤りを訂正するために伝送側で誤り訂正用検
査符号を付加して送信し、受信側で誤り訂正装置を用い
てビット誤りを訂正する方法が用いられる。例えば、訂
正符号にはBCH符号があり、その誤り訂正装置として第
４図のようもなのがよく知られている。
でのビット誤りを訂正するために伝送側で誤り訂正用検
査符号を付加して送信し、受信側で誤り訂正装置を用い
てビット誤りを訂正する方法が用いられる。例えば、訂
正符号にはBCH符号があり、その誤り訂正装置として第
４図のようもなのがよく知られている。
以下、図面を参照しながら、上述した従来の誤り訂正
装置の一例について説明する。
装置の一例について説明する。
第４図に従来の誤り訂正装置のブロック図を示す。第
４図において、81,82は除算器で、符号生成用の生成多
項式を成すそれぞれ２つの既約多項式に基づいて入力信
号を除算し、それぞれの剰余を出力するものである。8
4,85は符号変換器で、除算器81,82で得られた剰余符号
を入力し、入力信号の誤りのある位置を示す符号を出力
するもので通常ROM（リード・オンリー・メモリ）で実
現される。86,87は一致検出器、88はカウンタ、89はOR
回路で、カウンタ88によって出力する信号の位置を計数
し、一致検出器86,87で誤り位置情報と出力する信号の
位置とを比較して、出力する信号の位置が誤りである場
合にそれぞれ誤り訂正信号を出力し、OR回路89によって
前述の２つの誤り訂正信号の論理和がとられる。90は遅
延器で、入力信号を遅延させて、誤り訂正信号とのタイ
ミングを合せるものである。91はビット反転器で、遅延
器90によって遅延された入力信号を、OR回路89で得られ
た誤り訂正信号でビット反転することで誤りを訂正し、
出力するものである。
４図において、81,82は除算器で、符号生成用の生成多
項式を成すそれぞれ２つの既約多項式に基づいて入力信
号を除算し、それぞれの剰余を出力するものである。8
4,85は符号変換器で、除算器81,82で得られた剰余符号
を入力し、入力信号の誤りのある位置を示す符号を出力
するもので通常ROM（リード・オンリー・メモリ）で実
現される。86,87は一致検出器、88はカウンタ、89はOR
回路で、カウンタ88によって出力する信号の位置を計数
し、一致検出器86,87で誤り位置情報と出力する信号の
位置とを比較して、出力する信号の位置が誤りである場
合にそれぞれ誤り訂正信号を出力し、OR回路89によって
前述の２つの誤り訂正信号の論理和がとられる。90は遅
延器で、入力信号を遅延させて、誤り訂正信号とのタイ
ミングを合せるものである。91はビット反転器で、遅延
器90によって遅延された入力信号を、OR回路89で得られ
た誤り訂正信号でビット反転することで誤りを訂正し、
出力するものである。
以上のように構成された誤り訂正装置について、BCH
（15,7）符号を用いて説明する。BCH（15,7）符号は、
７ビットの情報に８ビットの誤り訂正符号を付加して15
ビットで伝送し、誤り訂正装置によって伝送中に発生し
た符号中の２個以下の誤りを訂正できる符号である（参
考文献、羽物俊秀「BCH符号による誤り訂正」，放送技
術，昭和58.11、p.1111）。
（15,7）符号を用いて説明する。BCH（15,7）符号は、
７ビットの情報に８ビットの誤り訂正符号を付加して15
ビットで伝送し、誤り訂正装置によって伝送中に発生し
た符号中の２個以下の誤りを訂正できる符号である（参
考文献、羽物俊秀「BCH符号による誤り訂正」，放送技
術，昭和58.11、p.1111）。
例えば、BCH（15,7）符号の生成多項式は、Ｇ＝x8＋x
7＋x6＋x4＋１、２つの既約多項式は、G1＝x4＋ｘ＋
１、およびG2＝x4＋x3＋x2＋ｘ＋１であり、生成多項式
Ｇは２つの既約多項式G1,G2を乗算して得られるもので
ある。
7＋x6＋x4＋１、２つの既約多項式は、G1＝x4＋ｘ＋
１、およびG2＝x4＋x3＋x2＋ｘ＋１であり、生成多項式
Ｇは２つの既約多項式G1,G2を乗算して得られるもので
ある。
第４図において、除算器81,82を、既約多項式G1,G2に
基づいた除算器とすると、それぞれ、第５図および第６
図に示すような構成になる。第５図および第６図におい
て、41a〜41d、51a〜51dはフリップ・フロップで、信号
を１クロック遅延させるものである。42a〜42b、52a〜5
2dは加算回路で、２を法とした加算を行うもので、EX−
OR回路で実現できる。43a〜43d,53a〜53dはそれぞれの
除算器の出力端子で、44,54はそれぞれの除算器の入力
端子である。
基づいた除算器とすると、それぞれ、第５図および第６
図に示すような構成になる。第５図および第６図におい
て、41a〜41d、51a〜51dはフリップ・フロップで、信号
を１クロック遅延させるものである。42a〜42b、52a〜5
2dは加算回路で、２を法とした加算を行うもので、EX−
OR回路で実現できる。43a〜43d,53a〜53dはそれぞれの
除算器の出力端子で、44,54はそれぞれの除算器の入力
端子である。
第４図において、符号変換器84,85はROMで構成でき、
除算器81,82が出力する剰余符号を連結したものをそれ
ぞれのROMのアドレスとし、すべての２個以下の誤りに
ついて、そのときの除算器81,82が出力する剰余符号を
アドレスとして与えたときに、その誤りの位置が出力さ
れるようにROMのデータを設定しておく。
除算器81,82が出力する剰余符号を連結したものをそれ
ぞれのROMのアドレスとし、すべての２個以下の誤りに
ついて、そのときの除算器81,82が出力する剰余符号を
アドレスとして与えたときに、その誤りの位置が出力さ
れるようにROMのデータを設定しておく。
いま、伝送された信号が入力端子93から入力される
と、入力信号は遅延器90によって１符号分（本例では15
ビット分）遅延され、また、同時に入力信号は除算器8
1,82によって除算される。入力信号が１符号分入力され
ると、除算器81,82によって剰余符号が求められ、符号
変換器84,85によって入力された信号中の誤りの位置を
示す符号を得る。次に、除算器81,82を停止させ、カウ
ンタ88を起動してカウンタ88で出力信号の位置をカウン
トしながら、遅延器90から信号を出力する。このとき、
一致検出器86,87によって、符号変換器84,85の出力とカ
ウンタ88の出力とを比較し、符号変換器84,85で示され
る誤りの位置とカウンタ88で示される出力符号の位置が
一致したときに誤り訂正信号を出力し、OR回路89で論理
和された誤り訂正信号によって、ビット反転器91で出力
信号を反転することで誤りを訂正し、出力端子94から出
力する。
と、入力信号は遅延器90によって１符号分（本例では15
ビット分）遅延され、また、同時に入力信号は除算器8
1,82によって除算される。入力信号が１符号分入力され
ると、除算器81,82によって剰余符号が求められ、符号
変換器84,85によって入力された信号中の誤りの位置を
示す符号を得る。次に、除算器81,82を停止させ、カウ
ンタ88を起動してカウンタ88で出力信号の位置をカウン
トしながら、遅延器90から信号を出力する。このとき、
一致検出器86,87によって、符号変換器84,85の出力とカ
ウンタ88の出力とを比較し、符号変換器84,85で示され
る誤りの位置とカウンタ88で示される出力符号の位置が
一致したときに誤り訂正信号を出力し、OR回路89で論理
和された誤り訂正信号によって、ビット反転器91で出力
信号を反転することで誤りを訂正し、出力端子94から出
力する。
なお、除算器81,82内のフリップ・フロップの初期状
態をすべて零とし、入力信号は生成多項式Ｇによって生
成された符号とする。
態をすべて零とし、入力信号は生成多項式Ｇによって生
成された符号とする。
発明が解決しようとする問題点 しかしながら上記のような構成では、符号変換器に用
いられるROMに、２つの剰余符号を連結したビット数の
アドレスを持ち、各アドレスに誤りの位置を表現し得る
だけのビット数の出力をもつROMが必要となり、ROMの容
量が非常に大きく、誤り訂正装置の回路規模が大きなも
のになるという問題を有していた。更には、誤り訂正に
用いる符号長が大きくなると、ROMの容量が符号長に対
して指数関数的に増加して、誤り訂正装置の回路規模が
莫大なものとなる。
いられるROMに、２つの剰余符号を連結したビット数の
アドレスを持ち、各アドレスに誤りの位置を表現し得る
だけのビット数の出力をもつROMが必要となり、ROMの容
量が非常に大きく、誤り訂正装置の回路規模が大きなも
のになるという問題を有していた。更には、誤り訂正に
用いる符号長が大きくなると、ROMの容量が符号長に対
して指数関数的に増加して、誤り訂正装置の回路規模が
莫大なものとなる。
例えば、15ビットの符号長を持つ前述のBCH（15,7）
符号の場合、２つの除算器の出力するそれぞれの剰余符
号が４ビットでROMのアドレスは８ビットとなり、１ア
ドレスで出力するデータのビット数は符号長15ビット中
のビット位置を示すために４ビットで、そのROMが符号
変換器84,85に１個づつ計２個あるため、ROMの容量は合
計2048（＝２×４×28）ビット必要であり、63ビットの
符号長を持つBCH（63,51）符号では、ROMの容量が49,15
2ビット必要である。
符号の場合、２つの除算器の出力するそれぞれの剰余符
号が４ビットでROMのアドレスは８ビットとなり、１ア
ドレスで出力するデータのビット数は符号長15ビット中
のビット位置を示すために４ビットで、そのROMが符号
変換器84,85に１個づつ計２個あるため、ROMの容量は合
計2048（＝２×４×28）ビット必要であり、63ビットの
符号長を持つBCH（63,51）符号では、ROMの容量が49,15
2ビット必要である。
そこで、本発明は符号変換器に用いるROMの容量を小
さくし、回路規模の小さな誤り訂正装置を提供するもの
である。
さくし、回路規模の小さな誤り訂正装置を提供するもの
である。
問題点を解決するための手段 上記問題点を解決するために本発明の誤り訂正装置
は、２個以下の誤りを訂正する誤り訂正符号発生用の生
成多項式を成す２つの既約多項式のうち原始多項式であ
る第１の既約多項式で除算を行なう第１の除算器と、他
の一方の既約多項式である第２の既約多項式で除算を行
なう第２の除算器と、第１の除算器で得られた第１の剰
余符号を変換して検査符号を出力する符号変換器と、第
２の除算器で得られた第２の剰余符号と検査符号を比較
して誤り訂正信号を出力する一致検出器とを備えたもの
である。
は、２個以下の誤りを訂正する誤り訂正符号発生用の生
成多項式を成す２つの既約多項式のうち原始多項式であ
る第１の既約多項式で除算を行なう第１の除算器と、他
の一方の既約多項式である第２の既約多項式で除算を行
なう第２の除算器と、第１の除算器で得られた第１の剰
余符号を変換して検査符号を出力する符号変換器と、第
２の除算器で得られた第２の剰余符号と検査符号を比較
して誤り訂正信号を出力する一致検出器とを備えたもの
である。
作用 本発明は上記した構成によって、符号変換器にROMを
用いた場合に、ROMのアドレスとして入力する剰余符号
を２つの除算器のうち一方の除算器の出力する剰余符号
のみとし、一致検出器で他方の除算器の出力する剰余符
号と符号変換器の出力とを比較して誤り訂正信号を発生
することによって、符号変換器に用いるROMの容量を小
さくでき、誤り訂正装置の回路規模を小さくすることが
できる。
用いた場合に、ROMのアドレスとして入力する剰余符号
を２つの除算器のうち一方の除算器の出力する剰余符号
のみとし、一致検出器で他方の除算器の出力する剰余符
号と符号変換器の出力とを比較して誤り訂正信号を発生
することによって、符号変換器に用いるROMの容量を小
さくでき、誤り訂正装置の回路規模を小さくすることが
できる。
実施例 以下本発明の一実施例の誤り訂正装置について、図面
を参照しながら説明する。
を参照しながら説明する。
第１図は本発明の誤り訂正装置の一実施例の構成を示
すブロック図である。第１図において、１は除算器で、
誤り訂正符号発生用の生成多項式を成す２つの既約多項
式のうち原始多項式である第１の既約多項式に基づいた
除算を行ない、剰余符号を出力するものである。２は除
算器で、前記の２つの既約多項式のうち第１の既約多項
式でない法の既約多項式である第２の既約多項式に基づ
いた除算を行ない、剰余符号を出力するものである。こ
こで、除算器1,2は、誤り訂正符号によって特定のビッ
トを反転できるものである。４は符号変換器で、除算器
１で得られた剰余符号を入力して検査符号を出力するも
のである。５は一致検出器で、除算器２で得られた剰余
符号と検査符号との一致を検査して、誤り訂正信号を出
力するものである。７は遅延器で、入力信号を所定のク
ロックパルス数だけ遅延させ、誤り訂正信号とのタイミ
ングをとるものである。８はビット反転器で、遅延器７
によって遅延された入力信号を誤り訂正信号によって反
転するもので、EX−OR回路で実現できる。
すブロック図である。第１図において、１は除算器で、
誤り訂正符号発生用の生成多項式を成す２つの既約多項
式のうち原始多項式である第１の既約多項式に基づいた
除算を行ない、剰余符号を出力するものである。２は除
算器で、前記の２つの既約多項式のうち第１の既約多項
式でない法の既約多項式である第２の既約多項式に基づ
いた除算を行ない、剰余符号を出力するものである。こ
こで、除算器1,2は、誤り訂正符号によって特定のビッ
トを反転できるものである。４は符号変換器で、除算器
１で得られた剰余符号を入力して検査符号を出力するも
のである。５は一致検出器で、除算器２で得られた剰余
符号と検査符号との一致を検査して、誤り訂正信号を出
力するものである。７は遅延器で、入力信号を所定のク
ロックパルス数だけ遅延させ、誤り訂正信号とのタイミ
ングをとるものである。８はビット反転器で、遅延器７
によって遅延された入力信号を誤り訂正信号によって反
転するもので、EX−OR回路で実現できる。
以上のように構成された誤り訂正装置について、前述
されたBCH（15,7）符号を用いて説明する。
されたBCH（15,7）符号を用いて説明する。
ここで、生成多項式Ｇおよび既約多項式G1,G2は前述
のものと同じで、原始多項式である既約多項式は既約多
項式G1であり、除算器１は既約多項式G1に基づいた除算
を行なうもので、例えば第２図に示すようなものであ
る。また、除算器２は既約多項式G2に基づいた除算を行
なうもので、例えば第３図に示すようなものである。第
２図，第３図において、141a〜141d,151a〜151dはフリ
ップ・フロップ、142a〜142b,152a〜152dは加算回路、1
43a〜143d,153a〜153dは除算器の出力端子、144,154は
除算器の入力端子で、それぞれ第５図，第６図における
フリップ・フロップ41a〜41d,51a〜51d、加算器42a〜42
b,52a〜52d、出力端子43a〜43d,53a〜53d、入力端子44,
54と同様のものである。また、第２図，第３図におい
て、145a〜145b,155a〜155dはビット反転を行なうため
の加算回路で、２を法とした加算を行なうものである。
146,156は誤り訂正信号入力端子で、誤り訂正信号入力
端子146,156は誤り訂正信号入力端子で、誤り訂正信号
入力端子146,156に入力された誤り訂正信号によって加
算回路145a〜145b,155a〜155dでビット反転を行なうも
のである。
のものと同じで、原始多項式である既約多項式は既約多
項式G1であり、除算器１は既約多項式G1に基づいた除算
を行なうもので、例えば第２図に示すようなものであ
る。また、除算器２は既約多項式G2に基づいた除算を行
なうもので、例えば第３図に示すようなものである。第
２図，第３図において、141a〜141d,151a〜151dはフリ
ップ・フロップ、142a〜142b,152a〜152dは加算回路、1
43a〜143d,153a〜153dは除算器の出力端子、144,154は
除算器の入力端子で、それぞれ第５図，第６図における
フリップ・フロップ41a〜41d,51a〜51d、加算器42a〜42
b,52a〜52d、出力端子43a〜43d,53a〜53d、入力端子44,
54と同様のものである。また、第２図，第３図におい
て、145a〜145b,155a〜155dはビット反転を行なうため
の加算回路で、２を法とした加算を行なうものである。
146,156は誤り訂正信号入力端子で、誤り訂正信号入力
端子146,156は誤り訂正信号入力端子で、誤り訂正信号
入力端子146,156に入力された誤り訂正信号によって加
算回路145a〜145b,155a〜155dでビット反転を行なうも
のである。
いま、誤り訂正符号の先に伝送される信号から順に番
号を付け、第１ビット〜第15ビットとする。また、伝送
途中で第ｉビット〜第ｊビットに誤りが発生した誤り訂
正符号が除算器1,2に入力されたとき、除算器1,2から出
力される４ビットの剰余符号をそれぞれR1（i,j）,R
2（i,j）とし（ただし、ｉ＞ｊ）、第ｉビットだけに誤
りが発生した場合に、除算器1,2から出力される剰余符
号をそれぞれR1（i,i）,R2（i,i）とする。
号を付け、第１ビット〜第15ビットとする。また、伝送
途中で第ｉビット〜第ｊビットに誤りが発生した誤り訂
正符号が除算器1,2に入力されたとき、除算器1,2から出
力される４ビットの剰余符号をそれぞれR1（i,j）,R
2（i,j）とし（ただし、ｉ＞ｊ）、第ｉビットだけに誤
りが発生した場合に、除算器1,2から出力される剰余符
号をそれぞれR1（i,i）,R2（i,i）とする。
符号変換器４はROMを用いて構成し、１≦ｉ≦15なる
ｉについて、R1（1,i）をROMのアドレスとし、そのアド
レスにおいてR2（1,i）が出力されるようにあらかじめR
OMを設定しておく。ここで、除算器１では原始多項式で
ある既約多項式に基づいて除算を行なうため巡回符号の
性質から、１≦ｉ≦15、１≦ｊ≦15,1≠ｊなるｉおよび
ｊについて、R1（1,i）≠R1（1,i）となることは容易に
示される。第一表にROMに設定するデータを示す。
ｉについて、R1（1,i）をROMのアドレスとし、そのアド
レスにおいてR2（1,i）が出力されるようにあらかじめR
OMを設定しておく。ここで、除算器１では原始多項式で
ある既約多項式に基づいて除算を行なうため巡回符号の
性質から、１≦ｉ≦15、１≦ｊ≦15,1≠ｊなるｉおよび
ｊについて、R1（1,i）≠R1（1,i）となることは容易に
示される。第一表にROMに設定するデータを示す。
第１表のアドレスおよびデータの剰余符号R1（1,i）,
R2（1,i）は左側が最小位ビットを示し、剰余符号R
1（1,i）の左側のビットから順に第２図の出力端子143a
〜143dの出力に、剰余符号R2（1,i）の左側のビットか
ら順に第３図の出力端子153a〜153dの出力に対応する。
なお、除算器１の出力する剰余符号が零（0000）である
場合、すなわち、誤りが無い場合の処理は後述する。
R2（1,i）は左側が最小位ビットを示し、剰余符号R
1（1,i）の左側のビットから順に第２図の出力端子143a
〜143dの出力に、剰余符号R2（1,i）の左側のビットか
ら順に第３図の出力端子153a〜153dの出力に対応する。
なお、除算器１の出力する剰余符号が零（0000）である
場合、すなわち、誤りが無い場合の処理は後述する。
ここで、２≦ｉ≦15,i≦ｊ≦15,1≦ｋ≦15なるi,jお
よびｋにおいて、除算器１からR1（i,j）なる剰余符号
が出力された場合、R1（i,j）＝R1（1,k）なる剰余符号
R1（1,k）が存在し、符号変換器４は剰余符号R1（1,k）
の入力で検査符号としてR2（1,k）を出力する。誤り訂
正符号の定義より、R1（i,j）＝R1（1,k）とR2（i,j）
＝R2（1,k）は同時に成り立たないため、剰余符号R
1（i,j）を符号変換器４で変換して得られた検査符号R2
（1,k）と除算器２で得られた剰余符号R2（i,j）とは一
致検出器５において一致せず、一致検出器５からは誤り
訂正信号は出力されない。
よびｋにおいて、除算器１からR1（i,j）なる剰余符号
が出力された場合、R1（i,j）＝R1（1,k）なる剰余符号
R1（1,k）が存在し、符号変換器４は剰余符号R1（1,k）
の入力で検査符号としてR2（1,k）を出力する。誤り訂
正符号の定義より、R1（i,j）＝R1（1,k）とR2（i,j）
＝R2（1,k）は同時に成り立たないため、剰余符号R
1（i,j）を符号変換器４で変換して得られた検査符号R2
（1,k）と除算器２で得られた剰余符号R2（i,j）とは一
致検出器５において一致せず、一致検出器５からは誤り
訂正信号は出力されない。
なお、除算器1,2において、ビット反転することによ
ってそれぞれの剰余符号R1（1,1）,R2（1,1）が零符号
になるような位置に加算回路を挿入し、誤り訂正符号に
よって剰余符号R1（1,1）,R2（1,1）の成分を消去でき
るようにする。例えば本実施例では、第２図，第３図に
示すように加算回路145a〜145b,155a〜155dを挿入し、
誤り訂正信号入力端子146,156から入力した誤り訂正信
号を加算回路145a〜145b,155a〜155dに与える。
ってそれぞれの剰余符号R1（1,1）,R2（1,1）が零符号
になるような位置に加算回路を挿入し、誤り訂正符号に
よって剰余符号R1（1,1）,R2（1,1）の成分を消去でき
るようにする。例えば本実施例では、第２図，第３図に
示すように加算回路145a〜145b,155a〜155dを挿入し、
誤り訂正信号入力端子146,156から入力した誤り訂正信
号を加算回路145a〜145b,155a〜155dに与える。
以下に、第２ビットおよび第６ビットに誤りが生じた
信号が入力された場合を仮定して本発明の誤り訂正装置
の動作を説明する。
信号が入力された場合を仮定して本発明の誤り訂正装置
の動作を説明する。
まず、除算器1,2内のシフトレジスタをすべて零にす
る。
る。
次に、除算器1,2と遅延器７とを動作させながら順次
入力端子10から信号を入力する。信号が１符号分入力さ
れると以降、除算器1,2には０が入力されるものとす
る。入力された信号は、遅延器７によって１符号分遅延
して出力され、以降順次出力される。
入力端子10から信号を入力する。信号が１符号分入力さ
れると以降、除算器1,2には０が入力されるものとす
る。入力された信号は、遅延器７によって１符号分遅延
して出力され、以降順次出力される。
信号が１符号分入力された時点において、除算器1,2
からそれぞれR1（2,6）,R2（2,6）からなる剰余符号が
出力され、符号変換器４によってR1（2,6）を変換した
検査符号が一致検出器５に与えられる。この場合、符号
変換器４によってR1（2,6）を変換した検査符号とR
2（2,6）は一致しないため誤り訂正信号は出力されず、
遅延器７から出力された第１ビットの信号はビット反転
器８を経てそのまま出力端子11から出力される。
からそれぞれR1（2,6）,R2（2,6）からなる剰余符号が
出力され、符号変換器４によってR1（2,6）を変換した
検査符号が一致検出器５に与えられる。この場合、符号
変換器４によってR1（2,6）を変換した検査符号とR
2（2,6）は一致しないため誤り訂正信号は出力されず、
遅延器７から出力された第１ビットの信号はビット反転
器８を経てそのまま出力端子11から出力される。
続いて、遅延器７および除算器1,2を１クロック動作
させると、遅延器７から第２ビットの信号が出力され、
除算器1,2からはそれぞれR1（1,5）,R2（1,5）なる剰余
符号が出力されることになる。このときの除算器の動作
は、第２図，第３図に示す除算器の回路図から容易に確
かめられる。例えば、除算器１において前述の動作の場
合、剰余符号R1（2,6）は1110すなわち第２図における
フリップ・フロップ141a〜141dの状態はそれぞれ1,1,1,
0で、一致検出器５からは誤り訂正信号が出力されてい
ないため第２図における誤り訂正入力端子146には０が
入力されており、その状態から除算器を１クロック動作
させると第２図におけるフリップ・フロップ141a〜141d
の状態はそれぞれ0,1,1,1となり、剰余符号は0111すな
わちR1（1,5）となることがわかる。除算器２の動作に
ついても第３図を用いて同様に確かめられる。また、以
下の説明において除算器の詳細な動作は省略する。この
場合、符号変換器４によってR1（1,5）を変換した検査
符号とR2（1,5）は一致し、誤り訂正信号が出力され、
誤り訂正信号によって遅延器７から出力された第２ビッ
トの信号はビット反転器８で反転され、誤りが訂正され
て出力端子11から出力される。
させると、遅延器７から第２ビットの信号が出力され、
除算器1,2からはそれぞれR1（1,5）,R2（1,5）なる剰余
符号が出力されることになる。このときの除算器の動作
は、第２図，第３図に示す除算器の回路図から容易に確
かめられる。例えば、除算器１において前述の動作の場
合、剰余符号R1（2,6）は1110すなわち第２図における
フリップ・フロップ141a〜141dの状態はそれぞれ1,1,1,
0で、一致検出器５からは誤り訂正信号が出力されてい
ないため第２図における誤り訂正入力端子146には０が
入力されており、その状態から除算器を１クロック動作
させると第２図におけるフリップ・フロップ141a〜141d
の状態はそれぞれ0,1,1,1となり、剰余符号は0111すな
わちR1（1,5）となることがわかる。除算器２の動作に
ついても第３図を用いて同様に確かめられる。また、以
下の説明において除算器の詳細な動作は省略する。この
場合、符号変換器４によってR1（1,5）を変換した検査
符号とR2（1,5）は一致し、誤り訂正信号が出力され、
誤り訂正信号によって遅延器７から出力された第２ビッ
トの信号はビット反転器８で反転され、誤りが訂正され
て出力端子11から出力される。
続いて、遅延器７および除算器1,2を１クロック動作
させると、遅延器７から第３ビットの信号が出力され、
除算器1,2からはそれぞれR1（4,4）,R2（4,4）なる剰余
符号が出力されることになる。この除算器1,2の動作で
は、先の誤り訂正信号が除算器1,2の誤り訂正信号入力
端子に入力されるため、第２図，第３図における除算器
の誤り訂正信号入力端子146,156には１が入力されてい
る。この場合、符号変換器４によってR1（4,4）を変換
した検査符号とR2（4,4）は一致しないため誤り訂正信
号は出力されず、遅延器７から出力された第３ビットの
信号はビット反転器８を経てそのまま出力端子11から出
力される。同様の動作で、第4,第５ビットの信号は出力
端子11からそのまま出力される。
させると、遅延器７から第３ビットの信号が出力され、
除算器1,2からはそれぞれR1（4,4）,R2（4,4）なる剰余
符号が出力されることになる。この除算器1,2の動作で
は、先の誤り訂正信号が除算器1,2の誤り訂正信号入力
端子に入力されるため、第２図，第３図における除算器
の誤り訂正信号入力端子146,156には１が入力されてい
る。この場合、符号変換器４によってR1（4,4）を変換
した検査符号とR2（4,4）は一致しないため誤り訂正信
号は出力されず、遅延器７から出力された第３ビットの
信号はビット反転器８を経てそのまま出力端子11から出
力される。同様の動作で、第4,第５ビットの信号は出力
端子11からそのまま出力される。
続いて、遅延器７および除算器1,2の１クロック動作
させると、遅延器７から第６ビットの信号が出力され、
除算器1,2からはそれぞれR1（1,1）,R2（1,1）なる剰余
符号が出力されることになる。この場合、符号変換器４
によってR1（1,1）を変換した検査符号とR2（1,1）は一
致し、誤り訂正信号が出力され、誤り訂正信号によって
遅延器７から出力された第６ビットの信号はビット反転
器８で反転され、誤りが訂正されて出力端子11から出力
される。また、誤り訂正信号は除算器1,2の誤り訂正信
号入力端子に入力され、剰余符号は零になり、以後、誤
りがない状態を示す。
させると、遅延器７から第６ビットの信号が出力され、
除算器1,2からはそれぞれR1（1,1）,R2（1,1）なる剰余
符号が出力されることになる。この場合、符号変換器４
によってR1（1,1）を変換した検査符号とR2（1,1）は一
致し、誤り訂正信号が出力され、誤り訂正信号によって
遅延器７から出力された第６ビットの信号はビット反転
器８で反転され、誤りが訂正されて出力端子11から出力
される。また、誤り訂正信号は除算器1,2の誤り訂正信
号入力端子に入力され、剰余符号は零になり、以後、誤
りがない状態を示す。
続いて、遅延器７および除算器1,2を１クロック動作
させると、遅延器７から第７ビットの信号が出力され、
除算器1,2からはそれぞれ零符号が出力されることにな
る。この場合、一致検出器から誤り訂正信号が出力され
なくなり、遅延器７から出力された第７ビットの信号は
ビット反転器８を経てそのまま出力端子11から出力され
る。以後同様の動作で、第８ビット〜第15ビットの信号
は出力端子11からそのまま出力され、誤り訂正は完了す
る。
させると、遅延器７から第７ビットの信号が出力され、
除算器1,2からはそれぞれ零符号が出力されることにな
る。この場合、一致検出器から誤り訂正信号が出力され
なくなり、遅延器７から出力された第７ビットの信号は
ビット反転器８を経てそのまま出力端子11から出力され
る。以後同様の動作で、第８ビット〜第15ビットの信号
は出力端子11からそのまま出力され、誤り訂正は完了す
る。
また、前述の第３ビット以後の誤り訂正装置の動作か
ら、符号中の１ビットだけが誤った場合も正しく訂正で
きることがわかる。
ら、符号中の１ビットだけが誤った場合も正しく訂正で
きることがわかる。
なお、本実施例において、誤りのない場合または誤り
が途中ですべて訂正された場合、すなわち除算器1,2の
出力する剰余符号が零である場合に誤り訂正信号を出力
しないようにするため、符号変換器４は除算器１の出力
する剰余符号が零であるとき検査符号と合せて訂正制御
信号を出力し、一致検出器５で誤り訂正信号を出力しな
いようにする。
が途中ですべて訂正された場合、すなわち除算器1,2の
出力する剰余符号が零である場合に誤り訂正信号を出力
しないようにするため、符号変換器４は除算器１の出力
する剰余符号が零であるとき検査符号と合せて訂正制御
信号を出力し、一致検出器５で誤り訂正信号を出力しな
いようにする。
以上のように誤り訂正装置を本実施例のような構成に
すれば、符号変換器にROMを用いた場合に、ROMのアドレ
スとして入力する剰余符号を１つとし、一致検出器で残
りの剰余符号と符号変換器の出力とを比較して誤り訂正
信号を発生することによって、符号変換器に用いるROM
の容量を小さくでき、誤り訂正信号の回路規模が小さく
することができる。また、除算器1,2において誤り訂正
信号によって反転するビットの位置を変更することによ
って、短縮化したBCH符号に対しても本実施例の誤り訂
正装置を用いることができる。
すれば、符号変換器にROMを用いた場合に、ROMのアドレ
スとして入力する剰余符号を１つとし、一致検出器で残
りの剰余符号と符号変換器の出力とを比較して誤り訂正
信号を発生することによって、符号変換器に用いるROM
の容量を小さくでき、誤り訂正信号の回路規模が小さく
することができる。また、除算器1,2において誤り訂正
信号によって反転するビットの位置を変更することによ
って、短縮化したBCH符号に対しても本実施例の誤り訂
正装置を用いることができる。
例えば、15ビットの符号長をもつBCH（15,7）符号の
場合、剰余符号は４ビットでROMのアドレスは４ビット
となり、１アドレスで出力するデータのビット数は４ビ
ットであるため、ROMの容量は合計64（＝４×24）ビッ
トあればよく、本発明はROM容量を極めて小さくするも
のであり、更には、63ビットの符号長を持つBCH（63,5
1）符号では、ROMの容量が384ビットあればよく、誤り
訂正符号の符号長が大きいほど本発明の効果は顕著にな
る。
場合、剰余符号は４ビットでROMのアドレスは４ビット
となり、１アドレスで出力するデータのビット数は４ビ
ットであるため、ROMの容量は合計64（＝４×24）ビッ
トあればよく、本発明はROM容量を極めて小さくするも
のであり、更には、63ビットの符号長を持つBCH（63,5
1）符号では、ROMの容量が384ビットあればよく、誤り
訂正符号の符号長が大きいほど本発明の効果は顕著にな
る。
発明の効果 以上のように本発明は、２個以下の誤りを訂正する誤
り訂正符号発生用の生成多項式を成す２つの既約多項式
のうち原始多項式である第１の既約多項式で除算を行な
い且つ誤り訂正信号によって特定のビットを反転可能な
第１の除算器と、他の一方の既約多項式である第２の既
約多項式で除算を行ない且つ誤り訂正信号によって特定
のビットを反転可能な第２の除算器と、第１の除算器で
得られた剰余符号を変換して検査符号を出力する符号変
換器と、第２の除算器で得られた剰余符号と検査符号の
一致を検査して誤り訂正信号を出力する一致検出器とを
備えることにより、符号変換器に用いるROMの容量を極
めて小さくすることができ、回路規模の極めて小さな誤
り訂正装置を提供することができる。
り訂正符号発生用の生成多項式を成す２つの既約多項式
のうち原始多項式である第１の既約多項式で除算を行な
い且つ誤り訂正信号によって特定のビットを反転可能な
第１の除算器と、他の一方の既約多項式である第２の既
約多項式で除算を行ない且つ誤り訂正信号によって特定
のビットを反転可能な第２の除算器と、第１の除算器で
得られた剰余符号を変換して検査符号を出力する符号変
換器と、第２の除算器で得られた剰余符号と検査符号の
一致を検査して誤り訂正信号を出力する一致検出器とを
備えることにより、符号変換器に用いるROMの容量を極
めて小さくすることができ、回路規模の極めて小さな誤
り訂正装置を提供することができる。
第２表に、誤り訂正符号の符号長に対し、第４図に示
される従来の誤り訂正装置および第１図に示される本発
明の誤り訂正装置の符号変換器に用いられるROMの容量
を示す。第２表からわかるように本発明の誤り訂正装置
はROMの容量を極めて小さくでき、更に、誤り訂正符号
の符号長が大きくなるほど本発明の効果は顕著になる。
される従来の誤り訂正装置および第１図に示される本発
明の誤り訂正装置の符号変換器に用いられるROMの容量
を示す。第２表からわかるように本発明の誤り訂正装置
はROMの容量を極めて小さくでき、更に、誤り訂正符号
の符号長が大きくなるほど本発明の効果は顕著になる。
第１図は本発明による誤り訂正装置の構成を示すブロッ
ク図、第２図および第３図は第１図の誤り訂正装置に用
いられる除算器の構成を示す回路図、第４図は従来例に
よる誤り訂正装置の構成を示すブロック図、第５図およ
び第６図は第４図の誤り訂正装置に用いられる除算器の
構成を示す回路図である。 １……原始多項式なる既約多項式に基づいた除算器、２
……残りの既約多項式に基づいた除算器、４……符号変
換器、５……一致検出器、7,90……遅延器、8,91……ビ
ット反転器、41a〜41d,51a〜51d,141a〜141d,151a〜151
d……フリップ・フロップ、42a〜42b,52a〜52d,142a〜1
42b,152a〜152d……加算器、81,82……除算器、84,85…
…符号変換器、86,87……一致検出器、88……カウン
タ。
ク図、第２図および第３図は第１図の誤り訂正装置に用
いられる除算器の構成を示す回路図、第４図は従来例に
よる誤り訂正装置の構成を示すブロック図、第５図およ
び第６図は第４図の誤り訂正装置に用いられる除算器の
構成を示す回路図である。 １……原始多項式なる既約多項式に基づいた除算器、２
……残りの既約多項式に基づいた除算器、４……符号変
換器、５……一致検出器、7,90……遅延器、8,91……ビ
ット反転器、41a〜41d,51a〜51d,141a〜141d,151a〜151
d……フリップ・フロップ、42a〜42b,52a〜52d,142a〜1
42b,152a〜152d……加算器、81,82……除算器、84,85…
…符号変換器、86,87……一致検出器、88……カウン
タ。
Claims (1)
- 【請求項１】２個以下の誤り訂正を行なう誤り訂正装置
であって、２個以下の誤りを訂正する誤り訂正符号発生
用の生成多項式を成す２つの既約多項式のうち原始多項
式である第１の既約多項式で入力信号を除算し且つ誤り
訂正信号によって特定のビットを反転可能な第１の除算
手段と、前記第１の既約多項式でない方の既約多項式で
ある第２の既約多項式で前記入力信号を除算し且つ前記
誤り訂正信号によって特定のビットを反転可能な第２の
除算手段と、前記第１の除算手段で得られた第１の剰余
符号を変換して検査符号を出力する符号変換手段と、前
記第２の除算手段で得られた第２の剰余符号と前記検査
符号とを比較して前記誤り訂正信号を出力する一致検出
手段と、前記入力信号を所定のクロックパルス数だけ遅
延させる遅延手段と、前記遅延手段の出力信号を前記誤
り訂正信号で反転させるビット反転手段とを備え、前記
符号変換手段が所定のビットないし前記所定のビットと
他の１ビットが誤った場合に前記第１の除算手段に得ら
れる第１の剰余符号を前記第２の除算手段に得られる第
２の剰余符号に変換し検査符号として出力することを特
徴とする誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186188A JP2553576B2 (ja) | 1987-07-24 | 1987-07-24 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186188A JP2553576B2 (ja) | 1987-07-24 | 1987-07-24 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429125A JPS6429125A (en) | 1989-01-31 |
| JP2553576B2 true JP2553576B2 (ja) | 1996-11-13 |
Family
ID=16183930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186188A Expired - Fee Related JP2553576B2 (ja) | 1987-07-24 | 1987-07-24 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553576B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553575B2 (ja) * | 1987-07-24 | 1996-11-13 | 松下電器産業株式会社 | 誤り訂正装置 |
| JPH03179923A (ja) * | 1989-12-08 | 1991-08-05 | Matsushita Electric Ind Co Ltd | Ｂｃｈ符号の復号方法および装置 |
| RU2622881C1 (ru) * | 2016-07-05 | 2017-06-20 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Устройство для вычисления сумм парных произведений в полиномиальной системе классов вычетов |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175334A (ja) * | 1983-03-11 | 1983-10-14 | Hitachi Ltd | 符号誤り訂正回路 |
| JPS61288524A (ja) * | 1985-06-14 | 1986-12-18 | Sanyo Electric Co Ltd | Ｂｃｈ符号復号方式 |
| JP2685180B2 (ja) * | 1987-04-10 | 1997-12-03 | 松下電器産業株式会社 | 誤り訂正装置 |
-
1987
- 1987-07-24 JP JP62186188A patent/JP2553576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429125A (en) | 1989-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |