JPH0316054B2 - - Google Patents
Info
- Publication number
- JPH0316054B2 JPH0316054B2 JP59167524A JP16752484A JPH0316054B2 JP H0316054 B2 JPH0316054 B2 JP H0316054B2 JP 59167524 A JP59167524 A JP 59167524A JP 16752484 A JP16752484 A JP 16752484A JP H0316054 B2 JPH0316054 B2 JP H0316054B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- pulse
- data
- reference clock
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 26
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Description
〔産業上の利用分野〕
本発明はサイクリツクデイジタル情報伝送装置
（以下CDTと記す）等のNRZ（Non return to
Zero）信号を用いた直列データ伝送装置におい
て、直列２値信号符号列として受信された入力デ
ータを正確にサンプリングすることができるよう
に、入力データのON／OFF変化点ごとに、入力
データとサンプリングパルスの同期のズレを検出
して１段階づつにこれを補正し、常に入力データ
の中心部においてこれをサンプリングすることが
できるようにした直列データ伝送装置用受信デー
タサンプリングパルス発生回路に関する。 〔従来の技術〕 直列伝送データを受信し、これを並列伝送デー
タに変換する際には、受信側においてサンプリン
グパルスを発生し、これにより受信データのサン
プリングを行うのが通例である。第２図は従来の
直列受信データのサンプリング法の概要を示し、
横軸は時間軸、受信信号は同図イに示すように１
ビツト当りの０又は１の持続時間を相等しくする
直列２進符号列として入力する。サンプリングパ
ルスは入力信号と同期するように受信側において
一定周期をもつて発生され、パルス幅は入力デー
タの１ビツト当りの持続時間に較べ極めて短か
く、理想的には入力信号と完全に同期し、各パル
スは各入力データの（時間軸上の）中心部に位置
する（第２図ロ）。第２図ハはロのサンプリング
パルスにより抽出されたサンプリングデータ列を
示し、その情報内容は入力データのそれに等しい
（この場合においては１，０，１，０……）。 第３図は、直列受信データ及びサンプリングパ
ルスの同期維持のために従来より使用されてきた
フレーム同期方式の要点を示すもので、同図イに
示すように直列データは１フレームを単位として
伝送され、１フレームはその先頭部に配置され、
特定のパターンを有する同期ワード及びそれに引
続いて順次配列された情報ワード＃１，＃２，
＃３，……＃Ｎにより構成され、また各情報ワー
ドは前述した通り所定ビツト数の２進符号列であ
る（同図ニ）。受信側では伝送データ（直列受信
データ）の中に一定周期間隔で配列された同期ワ
ードを検出するごとにパルス状のタイミング信号
を発生し、サンプリングパルス（同図ハ）の位相
はそれを基準にして修正され、この位相関係は次
のフレームの同期タイミング信号が再び発生され
るまで持続される。第３図ニは一例として情報ワ
ード＃２を拡大し、入力データ列がニのサンプリ
ングパルスによりサンプルされる経過を説明した
ものであり、第２図の場合と同様、入力データと
同一の情報内容を有するサンプリングデータ列
（この場合では1.0，１，１）が得られることがわ
かる。 〔発明が解決しようとする問題点〕 しかし、このフレーム同期方式に関しては従来
より次の欠点が指摘されている。 (1) 受信データとサンプリングパルスの同期修正
は同期ワード受信時にしか行われない。このた
め伝送側（送信側）送信データ発生回路のクロ
ツク及び受信側サンプリングパルスの周波数の
精度が低い場合、又は１フレーム内の情報ワー
ド数が多い場合には、サンプリング同期のズレ
が次第に増加する恐れがある。 以上の理由により送信側の送信データ発生回
路及び受信側のサンプリングパルス発生回路に
は極めて高い周波数精度が要求され、技術的困
難及び経済的不利益を招きやすい。 (2) 一旦、両者間の同期が崩れると、途中でこれ
を修正する手段を欠くために、次の同期ワード
が検出されるまでの全受信データがエラーデー
タとなる。 このため、伝送線路の特性が劣る場合（波形
ヒズミ、レベル変動等）や周囲雑音が著しい場
合には、受信側における同期ワードの検出が困
難となりデータの伝送効率が著しく低下する。 〔問題点を解決するための手段及び作用〕 本発明は以上に鑑みてなされたものであり、直
列受信データを常に各ビツト長の中心部において
正確にサンプルすることができるように、受信側
において受信データ１ビツト長の１／2n（ｎは正の 整数）の周期を有する基準クロツクパルス（以下
基準クロツクと略記する）を発生させ、受信デー
タのON／OFF変化点ごとに基準クロツクと直列
受信データ間の位相のズレを検出し、該基準クロ
ツクを１／2nに分周することにより得られるサンプ リングパルスが出力される時点を両者間の同期ズ
レが修正される方向に１基準クロツク周期づつ調
整するようにした直列データ伝送装置用受信デー
タサンプリングパルス発生回路を提供するもので
ある。 以下、本発明の直列データ伝送装置用受信デー
タサンプリングパルス発生回路について詳細に説
明する。 〔実施例〕 第１図は本発明の一実施例を示し、直列受信デ
ータのON／OFF変化点ごとに（換言すれば、１
又は０のデータ・ビツトの先端部の到来を感知す
るごとに）同一の持続時間及び極性を有するパル
ス（以下、受信信号変化点検出信号と記す）を発
生する微分回路１、直列受信データの１ビツト長
（この持続時間をＴで表示する）の例えば1/16
（すなわち1/16Ｔ）を周期とする基準クロツクパ
ルスを発生する基準クロツク発生回路２、前記基
準クロツクを計数（分周）して全桁の計数が完了
すると同時にリツプルキヤリア信号（桁上げ信
号、以下RC信号と記す）を発生する16進カウン
タ３、16進カウンタ３の刻々の計数値に一定の演
算（詳細は後述する）を施してこれを後述の16進
カウンタのプリセツト入力端子へ向けて送出する
役割を果すインバータ（反転器）４、否定論理積
回路（以下NANDと記す）５及び加算器６によ
り構成される。 また、微分回路１は２箇のＤ型フリツプフロツ
プ回路１ａ，１ｂ及び排他的否定論理和回路（以
下EXNORと記す）１ｃにより構成され、D1，
D2及びQ1，Q2は夫々、これらフリツプフロツプ
回路の入力端子及び出力端子、CLKは基準クロ
ツクが入力するクロツク端子である。直列受信デ
ータはＤ型フリツプフロツプ回路１ａのD1端子
に入力し、同Q1端子は他のＤ型フリツプフロツ
プ回路１ｂのD1端子及びEXNOR１ｃの一方の
入力端子に接続される。Ｄ型フリツプフロツプ回
路１ｂの出力端子Q2はEXNOR１ｃの他の入力
端子に接続される。後述する通り、EXNOR１ｃ
の出力（微分回路１の出力）が＝1/16Ｔの時間幅
の受信データ変化点検出信号で、16進カウンタ３
のLOAD端子に入力する。 16進カウンタ３は同CLK端子（クロツク入力
端子）に入力する基準クロツクを計数し、その計
数値は同出力端子QA，QB，QC，QDにセツトされ
る。また、同カウンタ３はプリセツト機能を有
し、プリセツト起動入力（この場合は微分回路１
より入力する受信データ変化点検出信号）が同
LOAD端子に入力すると、そのときにプリセツ
ト入力端子Ａ，Ｂ，Ｃ，Ｄに入力する数値がプリ
セツトされる。なお、プリセツト起動入力中は16
進カウンタ３は一時的に計数機能を喪失する。ま
た、同カウンタ３から出力されるRC信号が直列
受信データを処理するサンプリングパルスとして
機能する。 加算器６は２組の入力端子A1，A2，A3，A4と
B1，B2，B3，B4及び１組の出力端子Σ1，Σ2，
Σ3，Σ4を有する。A1，A2，A3，A4には16進カウ
ンタの出力端子QA，QB，QC，QDが直接的且つ並
列的に接続される。B1，B2，B3，B4のうち、
B1，B2はインバータ４又はNAND５を経由して
16進カウンタ３の出力端子QA，QB，QC，QDに接
続され、また、B3，B4は接地されている。出力
端子Σ1，Σ2，Σ3，Σ4には入力端子A1，A2，A3，
A4及び同B1，B2，B3，B4に入力する数値の和が
出力され、その数値は16進カウンタ３のプリセツ
ト入力端子Ａ，Ｂ，Ｃ，Ｄに並列２進符号列とし
て入力する。 以上の構成において、最初に微分回路１の動作
について説明する。第４図は同回路各部の動作を
説明するタイミングチヤートで、イは直列受信デ
ータ（フリツプフロツプ１ａのD1端子の入力レ
ベル）、ロはフリツプフロツプ１ａ，１ｂのCLK
端子に入力する基準クロツク、ハ，ニは夫々フリ
ツプフロツプ１ａ，１ｂの出力端子Q1，Q2の出
力レベル、ハはEXNOR１ｃの出力レベルを示
す。第４図イ，ロに示す通り、受信データの先端
部（イの図形の左縁部）と基準クロツクは一般に
は時間的に一致しないので、D1がＬ（０）からＨ
(1)へ移行してもQ1は直ちにはＨへ移行せず、次
のクロツクが入力するときにＨへ移行する（同図
ハ）。その後基準クロツクが入力し、D1がＨを持
続する限り、Q1のレベルはＨを持続する。D1が
ＨからＬへ移行するときはQ1は直ちにＬへ移行
せず、次の基準クロツクが入力するときＬとなる
（同図ハ右縁部）。一方、Q1（すなわちD2）がＬか
らＨへ移行しても（同図ハ左縁部）、Q2は直ちに
はＬからＨに移行せず、次の基準クロツクが入力
するときにＨとなる（同図ニ右縁部）。同様にQ1
はQ2よりも１基準クロツク遅れてＨよりＬへ移
行する（同図ハ，ニ右縁部）。また、EXNOR１
ｃは、その性質上、その入力端子の双方がＨまた
はＬの場合に限りＨを出力し、その一方がＨ、他
方がＬのときはＬを出力する。Q1及びQ2が夫々
EXNOR１ｃの入力端子に接続されていること、
及び第４図ハ，ニから明らかな通り、EXNOR１
ｃの出力は同図ホに示すようになり、直列受信デ
ータのON／OFF変化点より１基準クロツク巾以
内の（＜1/16Ｔ）遅れにてＨからＬへ移行し、1/
１６Ｔの間この値を接続した後Ｈへ復帰する。この
ようにEXNOR１ｃが一時的にＬとなる状態が前
述の受信データ変化点検出信号である。 次に16進カウンタ３はCLK端子に入力する基
準クロツクを計数し、その計数値は出力端子QA，
QB，QC，QDに刻々とセツトされ、更に加算器６
の入力端子に並列２進符号列として入力する。次
に他の一組の入力端子B1，B2，B3，B4に入力す
る数値について説明する。０，１，２，３，…
14，15の10進
（以下CDTと記す）等のNRZ（Non return to
Zero）信号を用いた直列データ伝送装置におい
て、直列２値信号符号列として受信された入力デ
ータを正確にサンプリングすることができるよう
に、入力データのON／OFF変化点ごとに、入力
データとサンプリングパルスの同期のズレを検出
して１段階づつにこれを補正し、常に入力データ
の中心部においてこれをサンプリングすることが
できるようにした直列データ伝送装置用受信デー
タサンプリングパルス発生回路に関する。 〔従来の技術〕 直列伝送データを受信し、これを並列伝送デー
タに変換する際には、受信側においてサンプリン
グパルスを発生し、これにより受信データのサン
プリングを行うのが通例である。第２図は従来の
直列受信データのサンプリング法の概要を示し、
横軸は時間軸、受信信号は同図イに示すように１
ビツト当りの０又は１の持続時間を相等しくする
直列２進符号列として入力する。サンプリングパ
ルスは入力信号と同期するように受信側において
一定周期をもつて発生され、パルス幅は入力デー
タの１ビツト当りの持続時間に較べ極めて短か
く、理想的には入力信号と完全に同期し、各パル
スは各入力データの（時間軸上の）中心部に位置
する（第２図ロ）。第２図ハはロのサンプリング
パルスにより抽出されたサンプリングデータ列を
示し、その情報内容は入力データのそれに等しい
（この場合においては１，０，１，０……）。 第３図は、直列受信データ及びサンプリングパ
ルスの同期維持のために従来より使用されてきた
フレーム同期方式の要点を示すもので、同図イに
示すように直列データは１フレームを単位として
伝送され、１フレームはその先頭部に配置され、
特定のパターンを有する同期ワード及びそれに引
続いて順次配列された情報ワード＃１，＃２，
＃３，……＃Ｎにより構成され、また各情報ワー
ドは前述した通り所定ビツト数の２進符号列であ
る（同図ニ）。受信側では伝送データ（直列受信
データ）の中に一定周期間隔で配列された同期ワ
ードを検出するごとにパルス状のタイミング信号
を発生し、サンプリングパルス（同図ハ）の位相
はそれを基準にして修正され、この位相関係は次
のフレームの同期タイミング信号が再び発生され
るまで持続される。第３図ニは一例として情報ワ
ード＃２を拡大し、入力データ列がニのサンプリ
ングパルスによりサンプルされる経過を説明した
ものであり、第２図の場合と同様、入力データと
同一の情報内容を有するサンプリングデータ列
（この場合では1.0，１，１）が得られることがわ
かる。 〔発明が解決しようとする問題点〕 しかし、このフレーム同期方式に関しては従来
より次の欠点が指摘されている。 (1) 受信データとサンプリングパルスの同期修正
は同期ワード受信時にしか行われない。このた
め伝送側（送信側）送信データ発生回路のクロ
ツク及び受信側サンプリングパルスの周波数の
精度が低い場合、又は１フレーム内の情報ワー
ド数が多い場合には、サンプリング同期のズレ
が次第に増加する恐れがある。 以上の理由により送信側の送信データ発生回
路及び受信側のサンプリングパルス発生回路に
は極めて高い周波数精度が要求され、技術的困
難及び経済的不利益を招きやすい。 (2) 一旦、両者間の同期が崩れると、途中でこれ
を修正する手段を欠くために、次の同期ワード
が検出されるまでの全受信データがエラーデー
タとなる。 このため、伝送線路の特性が劣る場合（波形
ヒズミ、レベル変動等）や周囲雑音が著しい場
合には、受信側における同期ワードの検出が困
難となりデータの伝送効率が著しく低下する。 〔問題点を解決するための手段及び作用〕 本発明は以上に鑑みてなされたものであり、直
列受信データを常に各ビツト長の中心部において
正確にサンプルすることができるように、受信側
において受信データ１ビツト長の１／2n（ｎは正の 整数）の周期を有する基準クロツクパルス（以下
基準クロツクと略記する）を発生させ、受信デー
タのON／OFF変化点ごとに基準クロツクと直列
受信データ間の位相のズレを検出し、該基準クロ
ツクを１／2nに分周することにより得られるサンプ リングパルスが出力される時点を両者間の同期ズ
レが修正される方向に１基準クロツク周期づつ調
整するようにした直列データ伝送装置用受信デー
タサンプリングパルス発生回路を提供するもので
ある。 以下、本発明の直列データ伝送装置用受信デー
タサンプリングパルス発生回路について詳細に説
明する。 〔実施例〕 第１図は本発明の一実施例を示し、直列受信デ
ータのON／OFF変化点ごとに（換言すれば、１
又は０のデータ・ビツトの先端部の到来を感知す
るごとに）同一の持続時間及び極性を有するパル
ス（以下、受信信号変化点検出信号と記す）を発
生する微分回路１、直列受信データの１ビツト長
（この持続時間をＴで表示する）の例えば1/16
（すなわち1/16Ｔ）を周期とする基準クロツクパ
ルスを発生する基準クロツク発生回路２、前記基
準クロツクを計数（分周）して全桁の計数が完了
すると同時にリツプルキヤリア信号（桁上げ信
号、以下RC信号と記す）を発生する16進カウン
タ３、16進カウンタ３の刻々の計数値に一定の演
算（詳細は後述する）を施してこれを後述の16進
カウンタのプリセツト入力端子へ向けて送出する
役割を果すインバータ（反転器）４、否定論理積
回路（以下NANDと記す）５及び加算器６によ
り構成される。 また、微分回路１は２箇のＤ型フリツプフロツ
プ回路１ａ，１ｂ及び排他的否定論理和回路（以
下EXNORと記す）１ｃにより構成され、D1，
D2及びQ1，Q2は夫々、これらフリツプフロツプ
回路の入力端子及び出力端子、CLKは基準クロ
ツクが入力するクロツク端子である。直列受信デ
ータはＤ型フリツプフロツプ回路１ａのD1端子
に入力し、同Q1端子は他のＤ型フリツプフロツ
プ回路１ｂのD1端子及びEXNOR１ｃの一方の
入力端子に接続される。Ｄ型フリツプフロツプ回
路１ｂの出力端子Q2はEXNOR１ｃの他の入力
端子に接続される。後述する通り、EXNOR１ｃ
の出力（微分回路１の出力）が＝1/16Ｔの時間幅
の受信データ変化点検出信号で、16進カウンタ３
のLOAD端子に入力する。 16進カウンタ３は同CLK端子（クロツク入力
端子）に入力する基準クロツクを計数し、その計
数値は同出力端子QA，QB，QC，QDにセツトされ
る。また、同カウンタ３はプリセツト機能を有
し、プリセツト起動入力（この場合は微分回路１
より入力する受信データ変化点検出信号）が同
LOAD端子に入力すると、そのときにプリセツ
ト入力端子Ａ，Ｂ，Ｃ，Ｄに入力する数値がプリ
セツトされる。なお、プリセツト起動入力中は16
進カウンタ３は一時的に計数機能を喪失する。ま
た、同カウンタ３から出力されるRC信号が直列
受信データを処理するサンプリングパルスとして
機能する。 加算器６は２組の入力端子A1，A2，A3，A4と
B1，B2，B3，B4及び１組の出力端子Σ1，Σ2，
Σ3，Σ4を有する。A1，A2，A3，A4には16進カウ
ンタの出力端子QA，QB，QC，QDが直接的且つ並
列的に接続される。B1，B2，B3，B4のうち、
B1，B2はインバータ４又はNAND５を経由して
16進カウンタ３の出力端子QA，QB，QC，QDに接
続され、また、B3，B4は接地されている。出力
端子Σ1，Σ2，Σ3，Σ4には入力端子A1，A2，A3，
A4及び同B1，B2，B3，B4に入力する数値の和が
出力され、その数値は16進カウンタ３のプリセツ
ト入力端子Ａ，Ｂ，Ｃ，Ｄに並列２進符号列とし
て入力する。 以上の構成において、最初に微分回路１の動作
について説明する。第４図は同回路各部の動作を
説明するタイミングチヤートで、イは直列受信デ
ータ（フリツプフロツプ１ａのD1端子の入力レ
ベル）、ロはフリツプフロツプ１ａ，１ｂのCLK
端子に入力する基準クロツク、ハ，ニは夫々フリ
ツプフロツプ１ａ，１ｂの出力端子Q1，Q2の出
力レベル、ハはEXNOR１ｃの出力レベルを示
す。第４図イ，ロに示す通り、受信データの先端
部（イの図形の左縁部）と基準クロツクは一般に
は時間的に一致しないので、D1がＬ（０）からＨ
(1)へ移行してもQ1は直ちにはＨへ移行せず、次
のクロツクが入力するときにＨへ移行する（同図
ハ）。その後基準クロツクが入力し、D1がＨを持
続する限り、Q1のレベルはＨを持続する。D1が
ＨからＬへ移行するときはQ1は直ちにＬへ移行
せず、次の基準クロツクが入力するときＬとなる
（同図ハ右縁部）。一方、Q1（すなわちD2）がＬか
らＨへ移行しても（同図ハ左縁部）、Q2は直ちに
はＬからＨに移行せず、次の基準クロツクが入力
するときにＨとなる（同図ニ右縁部）。同様にQ1
はQ2よりも１基準クロツク遅れてＨよりＬへ移
行する（同図ハ，ニ右縁部）。また、EXNOR１
ｃは、その性質上、その入力端子の双方がＨまた
はＬの場合に限りＨを出力し、その一方がＨ、他
方がＬのときはＬを出力する。Q1及びQ2が夫々
EXNOR１ｃの入力端子に接続されていること、
及び第４図ハ，ニから明らかな通り、EXNOR１
ｃの出力は同図ホに示すようになり、直列受信デ
ータのON／OFF変化点より１基準クロツク巾以
内の（＜1/16Ｔ）遅れにてＨからＬへ移行し、1/
１６Ｔの間この値を接続した後Ｈへ復帰する。この
ようにEXNOR１ｃが一時的にＬとなる状態が前
述の受信データ変化点検出信号である。 次に16進カウンタ３はCLK端子に入力する基
準クロツクを計数し、その計数値は出力端子QA，
QB，QC，QDに刻々とセツトされ、更に加算器６
の入力端子に並列２進符号列として入力する。次
に他の一組の入力端子B1，B2，B3，B4に入力す
る数値について説明する。０，１，２，３，…
14，15の10進
【表】
法表示を２進符号で表示したものが第１表であ
る。この表から明らかな通り、16進カウンタの計
数値が０〜７の場合にはQA，QB，QC，QDの最上
桁（QD）は常に０(L)であり、従つてこの値はイ
ンバータ４により反転され、１(H)として加算器６
のB2端子及びNAND５の入力端子の一つに入力
する。NAND５は、同回路の性質上、３入力端
子が全てＬの場合にのみＨを出力し、他の如何な
るデータの組み合せが入力しても常にＬを出力す
る。従つてこの場合はB1の入力（NAND５の出
力）は常に０(L)であり、また前述した通り、B2
の入力が１(H)であることから入力端子B1，B2，
B3，B4にセツトされる数は２進法表示で0010（０
進法表示で２）である。このため加算器６の出力
端子Σ1，Σ2，Σ3，Σ4からはQA，QB，QC，QDの計
数値に２を加算した数値が出力され、16進カウン
タ３のプリセツト入力端子Ａ，Ｂ，Ｃ，Ｄに入力
する。 16進カウンタ６の出力が８又は９の場合には、
第１表から明らかな通り、最上桁QDは１(H)とな
り、加算器６の入力端子B2及びNAND５の入力
端子の一つにＬ（０）が入力する。また、この場
合QB，QCは共に０(L)であることから、NAND５
の３入力端子は全てＬとなり、加算器６の入力端
子B1には１(H)が入力する。従つて、入力端子B1，
B2，B3，B4には0001（10進法表示で１）がセツト
される。このため加算器６の出力端子Σ1，Σ2，
Σ3，Σ4からは16進カウンタの計数値（QA，QB，
QC，QDの数値）に１を加算した値が出力され、
この数値は同プリセツト入力端子Ａ，Ｂ，Ｃ，Ｄ
に入力する。同様の考索により、16進カウンタ３
の計数値が10〜15のときは加算器６の入力端子
B1，B2，B3，B4に入力する数値は0000（全桁Ｌ）
となり、16進カウンタ３のQA，QB，QC，QDの数
値がそのまま同プリセツト入力端子Ａ，Ｂ，Ｃ，
Ｄに入力する。16進カウンタ３の計数値及びプリ
セツト入力端子、加算器６の入出力端子の数値の
相互関係を一括して表示したものが第２表であ
る。 16進カウンタ３のプリセツト制御入力端子
LOADがＨである限り、同プリセツト入力端子
Ａ，Ｂ，Ｃ，Ｄに入力するデータは全て無視され
るが、同LOAD端子にプリセツト起動入力（こ
の場合では受信データ変化点検出信号が入力し、
この端子が一時的にＬとなる）が入力した場合、
その時点にプリセツト入力端子Ａ，Ｂ，Ｃ，Ｄに
入力していたデータにより16進カウンタ３がプリ
セツトされ、事後該カウンタの基準クロツクの計
数はこの数値を起点として行われる。
る。この表から明らかな通り、16進カウンタの計
数値が０〜７の場合にはQA，QB，QC，QDの最上
桁（QD）は常に０(L)であり、従つてこの値はイ
ンバータ４により反転され、１(H)として加算器６
のB2端子及びNAND５の入力端子の一つに入力
する。NAND５は、同回路の性質上、３入力端
子が全てＬの場合にのみＨを出力し、他の如何な
るデータの組み合せが入力しても常にＬを出力す
る。従つてこの場合はB1の入力（NAND５の出
力）は常に０(L)であり、また前述した通り、B2
の入力が１(H)であることから入力端子B1，B2，
B3，B4にセツトされる数は２進法表示で0010（０
進法表示で２）である。このため加算器６の出力
端子Σ1，Σ2，Σ3，Σ4からはQA，QB，QC，QDの計
数値に２を加算した数値が出力され、16進カウン
タ３のプリセツト入力端子Ａ，Ｂ，Ｃ，Ｄに入力
する。 16進カウンタ６の出力が８又は９の場合には、
第１表から明らかな通り、最上桁QDは１(H)とな
り、加算器６の入力端子B2及びNAND５の入力
端子の一つにＬ（０）が入力する。また、この場
合QB，QCは共に０(L)であることから、NAND５
の３入力端子は全てＬとなり、加算器６の入力端
子B1には１(H)が入力する。従つて、入力端子B1，
B2，B3，B4には0001（10進法表示で１）がセツト
される。このため加算器６の出力端子Σ1，Σ2，
Σ3，Σ4からは16進カウンタの計数値（QA，QB，
QC，QDの数値）に１を加算した値が出力され、
この数値は同プリセツト入力端子Ａ，Ｂ，Ｃ，Ｄ
に入力する。同様の考索により、16進カウンタ３
の計数値が10〜15のときは加算器６の入力端子
B1，B2，B3，B4に入力する数値は0000（全桁Ｌ）
となり、16進カウンタ３のQA，QB，QC，QDの数
値がそのまま同プリセツト入力端子Ａ，Ｂ，Ｃ，
Ｄに入力する。16進カウンタ３の計数値及びプリ
セツト入力端子、加算器６の入出力端子の数値の
相互関係を一括して表示したものが第２表であ
る。 16進カウンタ３のプリセツト制御入力端子
LOADがＨである限り、同プリセツト入力端子
Ａ，Ｂ，Ｃ，Ｄに入力するデータは全て無視され
るが、同LOAD端子にプリセツト起動入力（こ
の場合では受信データ変化点検出信号が入力し、
この端子が一時的にＬとなる）が入力した場合、
その時点にプリセツト入力端子Ａ，Ｂ，Ｃ，Ｄに
入力していたデータにより16進カウンタ３がプリ
セツトされ、事後該カウンタの基準クロツクの計
数はこの数値を起点として行われる。
以上説明した通り、本発明の直列データ伝送装
置用受信データサンプリングパルス発生回路によ
れば、受信データの１ビツト長の１／2n（ｎは正の 整数）周期を有する基準クロツクを受信側におい
て発生し、受信データのON／OFF変化点ごとに
該基準クロツクと直列受信データの同期のズレを
検出し、該基準クロツクを１／2nに分周することに より得られるサンプリングパルスが発生される時
点を前記同期ズレが修正される方向に１基準クロ
ツクづつ調整するようにしたため、数回の繰り返
しにより両者間の同期のズレが自動的に修正さ
れ、事後常に各受信データの１ビツト長の中心部
において正確に受信データをサンプルすることが
できるようになつた。
置用受信データサンプリングパルス発生回路によ
れば、受信データの１ビツト長の１／2n（ｎは正の 整数）周期を有する基準クロツクを受信側におい
て発生し、受信データのON／OFF変化点ごとに
該基準クロツクと直列受信データの同期のズレを
検出し、該基準クロツクを１／2nに分周することに より得られるサンプリングパルスが発生される時
点を前記同期ズレが修正される方向に１基準クロ
ツクづつ調整するようにしたため、数回の繰り返
しにより両者間の同期のズレが自動的に修正さ
れ、事後常に各受信データの１ビツト長の中心部
において正確に受信データをサンプルすることが
できるようになつた。
第１図…本発明の一実施例を示す説明図。第２
図…直列受信データのサンプリング法の概要を説
明する図。第３図…従来のフレーム同期方式の原
理を説明する図。第４図…微分回路の動作を説明
するタイミングチヤート。第５図…本実施例にお
ける同期ズレ修正の機能を説明する図。 符号表、１…微分回路、１ａ，１ｂ…同Ｄ型フ
リツプフロツプ回路、１ｃ…同EXNOR回路、２
…基準クロツク発生回路、３…16進カウンタ、４
…インバータ、５…３入力NAND回路、６…加
算器。
図…直列受信データのサンプリング法の概要を説
明する図。第３図…従来のフレーム同期方式の原
理を説明する図。第４図…微分回路の動作を説明
するタイミングチヤート。第５図…本実施例にお
ける同期ズレ修正の機能を説明する図。 符号表、１…微分回路、１ａ，１ｂ…同Ｄ型フ
リツプフロツプ回路、１ｃ…同EXNOR回路、２
…基準クロツク発生回路、３…16進カウンタ、４
…インバータ、５…３入力NAND回路、６…加
算器。
Claims (1)
- １ 持続時間が等しい「１」及び「０」の２値の
符号列より成る直列受信データをサンプリングす
るためのパルスを発生する直列受信データサンプ
リングパルス発生回路において、前記直列受信デ
ータの１ビツト長の1/2nの周期を有する基準クロ
ツクパルスを発生する手段と、前記直列受信デー
タの各ビツトの値が変化したときパルスを発生す
る微分回路と、前記基準クロツクパルスを計数
し、2n毎に桁上げパルスを発生する2n進カウンタ
と、前記微分回路からのパルス発生時の前記カウ
ンタの計数値に対応してそれ以降の該カウンタの
計数値を変更する手段とを具備し、前記カウンタ
の桁上げパルスをサンプリングパルスとしたこと
を特徴とする直列データ伝送装置用受信データサ
ンプリングパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167524A JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167524A JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146642A JPS6146642A (ja) | 1986-03-06 |
| JPH0316054B2 true JPH0316054B2 (ja) | 1991-03-04 |
Family
ID=15851291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167524A Granted JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146642A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770991B2 (ja) * | 1986-08-27 | 1995-07-31 | 日本電気株式会社 | クロツク再生回路 |
| JPH0624355B2 (ja) * | 1988-09-29 | 1994-03-30 | 株式会社ピーエフユー | データ受信装置 |
| JPH03123338U (ja) * | 1990-03-27 | 1991-12-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220534A (ja) * | 1982-06-17 | 1983-12-22 | Shinko Electric Co Ltd | 同期パルス抽出回路 |
-
1984
- 1984-08-10 JP JP59167524A patent/JPS6146642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220534A (ja) * | 1982-06-17 | 1983-12-22 | Shinko Electric Co Ltd | 同期パルス抽出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146642A (ja) | 1986-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5553103A (en) | Circuit including a subtractor, an adder, and first and second clocked registers connected in series | |
| US4841167A (en) | Clock recovering device | |
| US4686676A (en) | Apparatus and method for determining true data in a digital data stream from distorted data | |
| JPH0316054B2 (ja) | ||
| US4464769A (en) | Method and apparatus for synchronizing a binary data signal | |
| JP2948245B2 (ja) | 通信ネットワーク局のための送受信同期化装置 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JPS61148939A (ja) | フレ−ム同期方式 | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JPH04329721A (ja) | データ受信方法 | |
| KR950002305B1 (ko) | 수신데이타에 의한 동기클록발생회로 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| AU539338B2 (en) | A method and apparatus for synchronizing a binary data signal | |
| JP2590935B2 (ja) | デジタル伝送データ再生回路 | |
| SU1615769A1 (ru) | Устройство дл приема информации | |
| JPH0537508A (ja) | 調歩信号のパルス幅歪補正回路 | |
| JPS61199348A (ja) | 非同期検出回路 | |
| JPS62281534A (ja) | フレ−ム同期パタ−ン相関検出回路 | |
| JPH08204692A (ja) | 伝送信号のクロックタイミング抽出方法 | |
| JPH0396140A (ja) | Ｒｚ符号同期回路 | |
| JPH05175829A (ja) | データ入出力方法および装置 | |
| JPS63158934A (ja) | スタ−トビツト検出回路 | |
| JPS58182352A (ja) | デジタルデ−タ受信回路 | |
| JPH0548588A (ja) | パリテイブロツク同期方式 | |
| JPS63185137A (ja) | 同期検出回路 |