JPH08204692A - 伝送信号のクロックタイミング抽出方法 - Google Patents

Abstract

(57)【要約】 【目的】高速の素子を使用することなく、またＰＬＬの
ようなアナログ回路を使用することなく、安価に実現す
ることのできるタイミング抽出方法を提供する。 【構成】伝送信号の伝送周波数の概ね２倍の周波数の基
準クロックから９０°位相のずれた２つの位相を発生さ
せる手段１８，１９を備え、該２つの位相の組み合せに
より位相の進みと遅れと位相が同相の３つの判断基準を
備え、前記有限長のデータの変化点が前記３つの判断基
準のどの時点で発生するかを監視し、前記有限長のデー
タの変化点が前記３つの判断基準のどれに該当するかに
基づいて、クロックの位相を補正するかまたは位相補正
を行わないようにし、補正後または元の有限長データの
ビット中央点の変化のみ抽出し、抽出されたビット中央
点の変化をタイミング情報として使用する伝送信号のク
ロックタイミング抽出方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回線上の受信信号からク
ロックを抽出するタイミング抽出方法に関する。

【０００２】

【従来の技術】２値化デジタル信号を伝送回路を介して
伝送するに際して用いられる符号化方式の一つとしてマ
ンチェスタ符号がある。これは、“０”という信号を表
現するのに、ビット中央点でデータが１から０に変化
し、“１”という信号の場合には、ビット中央点でデー
タが０から１に変化するような符号である。このような
符号を採用することにより、容易に受信信号からクロッ
クパルスを再生できるという利点がある。従来、回線上
の受信データから受信クロックを抽出するタイミング抽
出方法としては、受信データ信号の１６倍の周波数のク
ロックを用いて、受信データ信号の変化点検出および位
相補正を実施するデジタル位相ロックループがある。ま
た２倍の周波数にて受信データ信号から受信クロックを
抽出する方法として、特開昭６４−１３８２０号公報に
記載されているように、アナログのＰＬＬ（位相ロック
ループ）による方法がある。

【０００３】

【発明が解決しようとする課題】ところが、前記従来の
技術では、受信データ信号の１６倍の周波数のクロック
を必要とし、データ伝送速度を高めていった場合、さら
にその伝送速度の１６倍のクロックを生成するために、
高価な高速の素子が必要である。また、２倍の周波数で
動作するＰＬＬを用いた方法では、ゲートアレイ等内部
にアナログ回路を展開することが困難な素子の使用にお
いては、回路構成が複雑になり、コストアップにつなが
るという欠点があった。本発明が解決すべき課題は、高
速の素子を使用することなく、またＰＬＬのようなアナ
ログ回路を使用することなく、安価に実現することので
きるタイミング抽出方法を提供することにある。

【０００４】

【課題を解決するための手段】前記課題を解決するため
の第１の手段は、有限長のデータ信号列を伝送するため
にビット中央点に変化を持つ符号を伝送符号として用
い、該有限長のデータの先頭にフレーム同期用に各ビッ
トの中央点にのみ変化を生じさせるビットパターンを付
加した伝送信号のクロックタイミング抽出方法におい
て、前記伝送周波数の概ね２倍の周波数のクロックを基
準クロックとし、該基準クロックと該基準クロックに対
して１８０°位相のずれたクロックをそれぞれ２分周す
ることにより、それぞれ９０°位相のずれた２つの位相
を発生させる手段を備え、該２つの位相の組み合せによ
り位相の進みと遅れと位相が同相の３つの判断基準を備
え、前記有限長のデータの変化点が前記３つの判断基準
のどの時点で発生するかを監視し、前記有限長のデータ
の変化点が位相の進みと遅れの判断基準内にて発生する
場合、前記９０°位相のずれた２つの位相のクロックを
交互に反転させてそれぞれ９０°位相をシフトさせて位
相補正を行うことにより、前記有限長のデータのビット
端点の変化点を抽出することなく、ビット中央の変化点
のみ抽出し、前記有限長のデータの変化点が位相が同相
の判断基準内にて発生する場合、前記９０°位相のずれ
た２つの位相のクロックを以前の状態を変えずに用いて
位相補正を行わないようにして、以前の状態を継続させ
て前記有限長のデータのビット中央の変化点のみ抽出
し、抽出されたビット中央点の変化をタイミング情報と
して使用するものである。また、前記課題を解決するた
めの第２の手段は、伝送回線にて接続された２つの局の
送信データの基準クロックの周波数が概ね等しいが異な
る場合の受信データからのタイミング抽出方法におい
て、受信局で、前記伝送速度の概ね２倍の周波数の基準
クロックをそれぞれあらかじめ定めた時間分位相を遅ら
せた複数のクロックを発生させ、前記複数のクロックの
内の一つの変化の生じる時点で前記受信データの変化を
監視し、両信号が重なった時点の直後に変化を生じる前
記複数のクロックの一つを前記受信データのクロックと
して使用するものである。

【０００５】

【作用】本発明によれば、マンチェスタ符号等ビットの
中央点で変化を生じる符号を使用して伝送を行い、受信
局でこれを復号する場合に、伝送速度の２倍の周波数に
より、アナログ回路を使用せずに、比較的低速の素子に
よりタイミングが抽出できる。また、遅延素子を使用
し、複数の位相を持つクロックを使用して、ゲートアレ
イ等のデジタル素子によりタイミングの抽出ができる。

【０００６】

【実施例】以下に本発明の実施例について述べる。図１
は本発明の一実施例である。図２〜図４は図１のフレー
ム同期検出部のタイミングチャートである。図５は図１
のタイミング抽出部の位相判定基準のタイミングチャー
ト、図６はフレーム同期検出部がフレーム同期を検出し
た直後のタイミング抽出部の初期状態を示している。図
７及び図８はタイミング抽出部の位相補正状態を示して
いる。図１において、信号Ｓ１はマンチェスタ符号の受
信データ信号列である。信号Ｓ１に１，０，１，０の繰
り返しデータ列のフレーム同期信号が表れる時、信号Ｓ
１と固定遅延回路１で１ビットのほぼ１／２周期遅延さ
せた信号とのＥＸＣＬＵＳＩＶＥ−ＮＯＲをとる変化点
検出回路２の出力にビット中央の変化に対応するパルス
が発生する。このパルスはカウンタ５のリセット信号と
して与えられており、１ビット間隔でカウンタ５をリセ
ットする。カウンタ５は、伝送速度の概ね２倍の周波数
を持つ基準クロック信号Ｓ２とこの信号の位相反転した
信号を選択回路３で選択した出力をクロックとして入力
し計数する。

【０００７】今、図２に示すように、信号線Ｓ１に
“０”、“１”、“０”なる符号を表す信号が入力され
た場合、最初の“０”の変化、すなわちビット中央点で
ローレベルからハイレベルに変化する信号は基準クロッ
ク１回分の変化でしかないため正確な負極性のパルス幅
を持たずに次の変化点に計数動作が移行する。次の変化
は“０”、“１”の信号にてなされるために、基準クロ
ックＳ２は２回分計数でき、その結果としてカウンタ５
のＱＢ出力がハイレベルとなり、セットリセットフリッ
プフロップ１０よりハイレベルが出力される。信号線Ｓ
１の次の変化は“１”、“０”にて生じ、基準クロック
Ｓ２は２回分計数でき、その結果としてカウンタ５のＱ
Ｂ出力がハイレベルとなり、セットリセットフリップフ
ロップ１１よりハイレベルが出力される。この結果とし
て、回路１２よりローレベルが出力され、セットリセッ
トフリップフロップ１４よりハイレベルが出力され（Ｓ
３）、フレーム同期が検出されたことが認識できる。

【０００８】以上の図２の動作は基準クロックＳ２と受
信信号Ｓ１との位相がずれていない場合であるが、基準
クロックＳ２の立ち上がり位相と信号Ｓ１の変化点が衝
突した場合、図３に示すように、衝突検出回路４にて衝
突を検出して選択回路３により、基準クロックＳ２の位
相を反転させたパルスに切り換え、これをカウンタ５の
基準クロックとして与えることにより、基準クロックＳ
２の立ち上がり位相と信号Ｓ１の変化点が衝突した場合
のフレーム同期検出ミスを防止している。また、信号線
Ｓ１の変化がなくなった場合、図４に示すように、回路
７にて正極性での変化、回路９にて負極性の変化を監視
していずれか一方、もしくは両方の変化がなくなった場
合、回路１３にて検出してセットリセットフリップフロ
ップ１４よりローレベルを出力し、フレーム同期が外れ
たことを認識する。タイミング抽出部においては、図５
に示すように、選択回路１７の出力とその反転出力によ
り、Ｄ型フリップフロップで構成された分周回路１８と
１９を駆動し、それぞれ９０°位相のずれたクロックを
出力させて、変化点検出回路２より出力される信号Ｓ１
の変化点に対しての位相の組み合わせにより、位相の進
みと同相と遅れを判断基準としている。フレーム同期が
確立された直後の初期状態は、図６に示すように、変化
点検出回路１６の出力に対して、選択回路１７の出力が
ハイレベル、分周回路１８の出力がローレベル、分周回
路１９の出力がハイレベルとなるように設定する。

【０００９】今、図７に示すように、信号Ｓ１が基準ク
ロックＳ２よりも位相が進んでいる状態の場合、変化点
検出回路２より出力される変化点は、同相にあった後、
次の変化点では、ビット端点の変化と予想されるため、
これを抑制するために選択回路３０より、分周回路１８
の位相にてクロックを出力する。また、次の変化点検出
回路２の出力は、ビット中央点であり、分周回路１８と
１９の出力により構成される位相判断基準状態にしたが
って位相の確認を実施するが、分周回路１８のローレベ
ルと分周回路１９のハイレベルに変化点検出回路２の変
化点が表れた時にこれを位相の進みと判定し分周回路１
８の出力をセットし、また分周回路１９の出力をリセッ
トし選択回路１７の出力を反転し、位相を９０°進める
とともに回路３０の出力を分周回路１９の出力に切り替
えて回路に出力される次の変化点を抑制している。ま
た、図８に示すように、信号Ｓ１の変化点、変化点検出
回路２の出力が位相判定基準の位相遅れの区間に近づく
場合、パルス発生器２９にて次の変化にあらかじめ期待
される符号歪み量のパルスを発生させて、これが分周回
路１８の出力と衝突した場合、次のビット端点での変化
は分周回路１９のハイレベルの区間にあると予想される
ために、分周回路１９の出力を選択回路３０にて選択し
て抑制している。また、次の変化点では、信号Ｓ１の位
相の遅れから、分周回路１８のハイレベルと分周回路１
９のローレベルに変化点検出回路２の変化点が表れた時
にこれを位相の遅れと判定し分周回路１８の出力をリセ
ットし、また分周回路１９の出力をリセットするととも
に選択回路１７の出力を反転し、位相を９０°遅らすと
ともに選択回路３０の出力を分周回路１８の出力に切り
替えて回路に出力される次の変化点を抑制している。

【００１０】次に、本発明の第２実施例について述べ
る。図９は本発明の第２実施例を示すブロック図、図１
０と図１１は同実施例の動作を示すタイミングチャート
である。図９において、３１は受信データの変化点検出
回路、３２は変化点検出回路３１から出力される微分パ
ルス信号を適当なパルス幅に変換して出力するパルス発
生回路、３３〜３７は遅延回路、３８〜４３は遅延回路
３３〜３７により得られた位相の異なるクロック信号間
の位相差分パルスとして出力するＡＮＤ回路、４４〜４
９はＡＮＤ回路３８〜４３のパルスとパルス発生回路３
２からのパルスとの位相の合致によりパルスを出力する
ＮＡＮＤ回路、５６〜６１はセットリセット回路、５０
〜５５はセットリセット回路５６〜６１のリセット信号
を出力するＡＮＤ回路、６２〜６８は遅延回路３３〜３
７から得られる位相の異なるクロック信号の内の一つを
選択する選択回路、６９は受信信号をリタイミングする
Ｄ型フリップフロップである。今、図９において、受信
データは受信データ変化点検出回路３１に入力され変化
点がパルス発生回路３２より出力される。遅延回路３３
〜３７においては基準クロックがそれぞれ各遅延分位相
が異なったクロックとして出力される。各遅延回路３３
〜３７の遅延量は精度を求められるものではなく、基準
クロックの１周期分に対して４ないしは１６個程度の立
ち上がり点が得られる分の遅延をもたせれば良い。この
実施例では５個の遅延回路を具備し、基準クロックと合
わせて６個の位相のクロックを発生させている。ゲート
アレイ等の素子においては、内部素子の遅延量は概ね一
定であるため反転回路を偶数個接続して得られる程度の
遅延を割り当てることを想定している。基準クロックと
各遅延回路から出力されるクロック波形を図１０に示
す。図９の遅延回路３３〜３７により得られたクロック
とそれぞれ次段の遅延回路との位相差はＡＮＤ回路３８
〜４３にて検出される。この結果図１１に示すような基
準クロックの１周期に１回のハイレベルのパルスが発生
される信号となる。このハイレベル期間に分周回路６２
からのパルスが検出されるとＮＡＮＤ回路４４〜４９の
内の一つからローレベルの信号が発生されセットリセッ
ト回路５６〜６１をセットしその時点で分周回路６３〜
６７の内の一つのクロックを選択している。セットリセ
ット回路５６〜６１のリセットはセットする時点以外の
クロックが選択される時点であり、ＡＮＤ回路５０〜５
５にはセットされる時点以外の時点を示すＮＡＮＤ回路
４４〜４９までのセット信号に使用した出力以外の残り
の信号が入力される。このようにして、分周回路６８の
出力には選択された位相のクロックの組み合わせが出力
され受信信号の再生クロックとして使用する。

【００１１】

【発明の効果】以上述べたように、本発明のタイミング
抽出方法によれば、マンチェスタ符号等ビットの中央点
で変化を生じる符号を使用して伝送を行い、受信局でこ
れを復号する場合に、伝送速度の２倍の周波数により、
アナログ回路を使用せずに、比較的低速の素子により簡
易な構成でタイミング抽出が可能となる。また、遅延素
子を使用した複数の位相を持つクロックを使用して、ゲ
ートアレイ等のデジタル素子により簡易な構成でタイミ
ング抽出が可能となる。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示すブロック図であ
る。

【図２】 図１のフレーム同期検出部のタイミングチャ
ートである。

【図３】 図１のフレーム同期検出部のタイミングチャ
ートである。

【図４】 図１のフレーム同期検出部のタイミングチャ
ートである。

【図５】 図１のタイミング抽出部の位相判定基準のタ
イミングチャートである。

【図６】 図１のフレーム同期検出部がフレーム同期を
検出した直後のタイミング抽出部の初期状態を示すタイ
ミングチャートである。

【図７】 図１のタイミング抽出部の位相補正状態を示
すタイミングチャートである。

【図８】 図１のタイミング抽出部の位相補正状態を示
すタイミングチャートである。

【図９】 本発明の第２実施例を示すブロック図であ
る。

【図１０】 図９の実施例の動作を示すタイミングチャ
ートである。

【図１１】 図９の実施例の動作を示すタイミングチャ
ートである。

【符号の説明】

１，１５：固定遅延回路、２，１６：変化点検出回路、
３，１７，３０：選択回路、４：衝突検出回路、５：カ
ウンタ、１０，１１，１４：セットリセットフリップフ
ロップ、１８，１９，２７：分周回路、２９：パルス発
生器、３１：受信データ変化点検出回路、３２：パルス
発生回路、３３〜３７：遅延回路、３８〜４３：ＡＮＤ
回路、４４〜４９：ＮＡＮＤ回路、５０〜５５：ＡＮＤ
回路、５６〜６１：セットリセット回路、６２〜６８：
分周回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 有限長のデータ信号列を伝送するために
   ビット中央点に変化を持つ符号を伝送符号として用い、
   該有限長のデータの先頭にフレーム同期用に各ビットの
   中央点にのみ変化を生じさせるビットパターンを付加し
   た伝送信号のクロックタイミング抽出方法において、 前記伝送周波数の概ね２倍の周波数のクロックを基準ク
   ロックとし、該基準クロックと該基準クロックに対して
   １８０°位相のずれたクロックをそれぞれ２分周するこ
   とにより、それぞれ９０°位相のずれた２つの位相を発
   生させる手段を備え、 該２つの位相の組み合せにより位相の進みと遅れと位相
   が同相の３つの判断基準を備え、 前記有限長のデータの変化点が前記３つの判断基準のど
   の時点で発生するかを監視し、 前記有限長のデータの変化点が位相の進みと遅れの判断
   基準内にて発生する場合、前記９０°位相のずれた２つ
   の位相のクロックを交互に反転させてそれぞれ９０°位
   相をシフトさせて位相補正を行うことにより、前記有限
   長のデータのビット端点の変化点を抽出することなく、
   ビット中央の変化点のみ抽出し、 前記有限長のデータの変化点が位相が同相の判断基準内
   にて発生する場合、前記９０°位相のずれた２つの位相
   のクロックを以前の状態を変えずに用いて位相補正を行
   わないようにして、以前の状態を継続させて前記有限長
   のデータのビット中央の変化点のみ抽出し、 抽出されたビット中央点の変化をタイミング情報として
   使用することを特徴とする伝送信号のクロックタイミン
   グ抽出方法。
2. 【請求項２】 請求項１記載の有限長データのフレーム
   同期用のクロックタイミング抽出方法において、 伝送速度の概ね２倍の周波数の基準クロックにより、各
   ビットの中央点にのみ変化を生じさせるビット信号列の
   正極性と負極性をそれぞれ２回ないしは３回計数し、 両極性ともに３回の計数内にて変化を生じれば正確なビ
   ット長であると判断し、いずれの極性かもしくは両極性
   のビットの変化点が３回を越える計数にて発生する場合
   は、フレーム同期用ビット信号列が異常であると判断す
   るフレーム同期ビット検出方法。
3. 【請求項３】 伝送回線にて接続された２つの局の送信
   データの基準クロックの周波数が概ね等しいが異なる場
   合の受信データからのタイミング抽出方法において、 受信局で、前記伝送速度の概ね２倍の周波数の基準クロ
   ックをそれぞれあらかじめ定めた時間分位相を遅らせた
   複数のクロックを発生させ、 前記複数のクロックの内の一つの変化の生じる時点で前
   記受信データの変化を監視し、 両信号が重なった時点の直後に変化を生じる前記複数の
   クロックの一つを前記受信データのクロックとして使用
   することを特徴とする伝送信号のクロックタイミング抽
   出方法。