JPH0563528A

JPH0563528A - 波形歪補正装置

Info

Publication number: JPH0563528A
Application number: JP3250488A
Authority: JP
Inventors: Nobuyuki Yasuda; 安田　　信行
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-03
Filing date: 1991-09-03
Publication date: 1993-03-12
Anticipated expiration: 2018-01-27
Also published as: JP3371913B2; US5311559A

Abstract

(57)【要約】【目的】受信データの“１”、“０”の波形歪を、デ
ジタル的にほぼ正確に補正する。【構成】遅延手段２３から、入力信号が所定の短い時
間ずつ遅延された複数の遅延信号を得る。その複数の遅
延信号のうちの複数個の遅延信号を選択手段２４により
選択する。選択された複数個の遅延信号を合成手段２５
で合成し、入力信号の補正信号を得る。この合成手段２
５からの補正信号の“１”の状態の時間間隔の長さの累
積値と“０”の状態の時間間隔の長さの累積値との差異
を検出手段３０で検出し、この検出手段３０の検出出力
に基づいて、選択手段及び合成手段を制御し、補正信号
が“１”の状態の時間間隔の長さの累積値と、“０”の
状態の時間間隔の長さの累積値とが等しくなるように補
正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばバイフェイズ
マーク方式で変調されて伝送された信号の受信信号の時
間歪の補正を行う場合に適用して好適な波形歪補正装置
に関する。

【０００２】

【従来の技術】デジタルオーディオ機器間の相互接続に
用いるものであって、シリアルデータ伝送方式、自己同
期伝送方式のインターフェイスとして、ＥＩＡＪＣＰ−
３４０が知られている。

【０００３】このデジタルオーディオインターフェイス
の規格においては、変調方式としてのチャンネルコーデ
ィング方式には、バイフェイズマーク方式が用いられて
いる。図５は、このバイフェイズマーク符号を説明する
ためのもので、図５Ａは変調クロック（２倍ビットレー
ト）、図５ＢはＮＲＺ符号表現のソースデータ、図５Ｃ
はそのバイフェイズマーク符号である。

【０００４】同図から明らかなように、バイフェイズマ
ーク符号は、変調クロックの一周期をＴ（１／２ビット
クロック周期）としたとき、ソースデータの「１」，
「０」を、信号の“１”，“０”の反転時間が１Ｔ周期
か、２Ｔ周期かにより表わす変調方式である。図５Ｃで
は、ソースデータの「１」は、信号の“１”，“０”の
反転時間が１Ｔ周期として表わされ、ソースデータの
「０」は、信号の“１”，“０”の反転時間が２Ｔ周期
として表わされている。

【０００５】このバイフェイズマーク方式は、信号の
“１”の時間間隔の長さの累積値と，“０”の時間間隔
の累積値とが等しくなり、伝送ラインのＤＣ（直流）成
分を最小にできる変調方式である。また、伝送データ信
号からのクロック再生が容易な変調方式である。

【０００６】また、このデジタルオーディオインターフ
ェイスの規格の信号フォーマットは、図７のようになっ
ている。すなわち、図７の例はデジタルオーディオデー
タが２チャンネルステレオの場合の例で、フレーム０か
らフレーム１９１までの１９２個のフレームで１ブロッ
クが構成されている。

【０００７】そして、１フレームは２つのサブフレーム
から構成されており、この２チャンネルステレオの場
合、１フレームの前半のサブフレームにチャンネル１
（例えば左チャンネル）が、後半のサブフレームにチャ
ンネル２（例えば右チャンネル）が割り当てられる。サ
ブフレームは３２ビット（変調クロックの６４個分）か
らなる。

【０００８】そして、各サブフレームの先頭の４ビット
として付加データとしてのプリアンブルが挿入される。
このプリアンブルは、サブフレーム及びブロックの同期
化と識別のために用いられるもので、このプリアンブル
としては、前述したデータのバイフェイズマーク符号と
して現れない特殊なパターンが用いられる。

【０００９】この場合、１フレームの前半のサブフレー
ムと後半のサブフレームを識別するため、両サブフレー
ムのプリアンブルは異なるパターンとされる。また、１
ブロックの先頭のサブフレームのプリアンブルも、他の
サブフレームと識別するため、他とは異なるパターンが
用いられる。このためプリアンブルとしては、３種類の
同期パターンＢ，Ｍ，Ｗが用意される。

【００１０】図６は、この３種類のパターンのプリアン
ブルＢ，Ｍ，Ｗを示すものである。同図に示すように、
先行するバイフェイズマーク符号としてのシンボルデー
タが「０」か「１」かで、２種類のパターンがそれぞれ
のプリアンブルＢ，Ｍ，Ｗについて設定されているが、
信号の極性が異なるだけで基本的にはそれぞれ同じパタ
ーンである。

【００１１】プリアンブルＢは、図６に示すように、ブ
ロックの先頭のサブフレームに挿入され、ブロックの同
期化及び識別用に用いられる。プリアンブルＭは、各フ
レームの前半のサブフレームであって、ブロックの先頭
以外のものに挿入される。また、プリアンブルＷは、各
フレームの後半のサブフレームに挿入されるものであ
る。これらプリアンブルＭ及びＷは、サブフレームの同
期化及び識別用に用いられる。

【００１２】これらプリアンブルＢ，Ｍ，Ｗは、図６か
ら明らかなように、極性反転間隔で見ると、始めの極性
反転間隔がバイフェイズマーク符号データとして現れな
いパターンである３Ｔとなっている。

【００１３】従来、上記のようなバイフェイズマーク変
調された信号の受信に際しては、受信した変調信号に含
まれる変調クロック成分やデータのワード同期成分（プ
リアンブルの３Ｔの成分）を取り出し、これらの成分を
基準にして例えばＰＬＬ回路を用いてデータの変調クロ
ックやデータのビットクロックなどを生成し、これらの
クロックにより変調信号の抽出やデータの復調を行って
いる。

【００１４】図８は、従来のデータ受信回路の一例のブ
ロック図で、送信部１からのバイフェイズマーク変調信
号は、光ケーブル２などの伝送系を介して受信部３で受
信される。この受信部３では、受信データは伝送系を通
ることにより波形が正弦波状になまっているので、矩形
状に波形整形を行う。この波形整形の方法は、再生信号
の直流レベルをスレッショールド値としてこのスレッシ
ョールド値と受信データとを比較することにより行う。

【００１５】この受信部３からの出力信号は、クロック
成分抽出回路６に供給されて、クロック成分が信号中か
ら抽出される。抽出されたクロック成分は、ＰＬＬ回路
１０の位相比較回路１３に供給される。

【００１６】ＰＬＬ回路１０は、可変周波数発振器（以
下ＶＣＯという）１１を有し、このＶＣＯ１１の出力信
号は可変分周回路を構成するカウンタ回路１２に供給さ
れる。このカウンタ回路１２からは複数通りの周波数の
信号が得られ、そのうちの変調クロック周波数の信号が
位相比較回路１３に供給され、クロック成分抽出回路６
からのクロック成分と比較される。そして、この位相比
較回路１３からの比較誤差出力がローパスフィルタ１４
を介してＶＣＯ１１に供給され、このＶＣＯ１１の発振
出力信号がクロック成分抽出回路６の出力信号に同期す
るように制御される。したがって、カウンタ回路１２か
らは、受信信号中のクロック成分に同期した各種周波数
の信号が得られることになる。

【００１７】そして、受信部３からの信号は、また、信
号抽出回路４に供給される。この信号抽出回路４には、
ＰＬＬ回路１０のカウンタ回路１２からのクロック信号
が供給され、このクロックに同期して、信号の“１”，
“０”の抽出が行われる。

【００１８】この信号抽出回路４の出力信号はデコード
回路５に供給される。そして、カウンタ回路１２からの
デコードのためのクロックがこのクロック回路５に供給
され、バイフェイズマーク符号から元の例えばＮＲＺデ
ータが復号化される。

【００１９】

【発明が解決しようとする課題】ところで、受信部３の
出力信号には時間歪が生じることがある。例えばバイフ
ェイズマーク符号の直流レベルは０であるので、受信部
３における波形整形のスレッショールド値は０とされる
が、伝送系や受信素子において直流的なオフセットが生
じたり、スレッショールド値に直流オフセットがある
と、スレッショールド値と受信信号との相対的なレベル
関係が変動するため、信号の“１”となる期間と“０”
となる期間を、正しく復元できずに時間歪を発生してし
まう。

【００２０】例えば図９Ａにおいて、スレッショールド
値がth1 のときには信号の“１”または“０”の間隔
（極性反転間隔）は、図９Ｂに示すように正しく再現さ
れるが、スレッショールド値がth2 のようにずれたとき
には、図９Ｃに示すように信号の“１”，“０”の間隔
に時間歪を生じてしまう。

【００２１】このように、時間歪が発生すると、図８に
おいて、ＰＬＬ回路１０からのビットクロックにより信
号抽出回路４で信号の“１”，“０”を抽出したので
は、クロックと信号の“１”，“０”とのタイミングが
異なり、信号の抽出誤りを生じる恐れがあった。

【００２２】これを防止するためには、受信部３からの
信号の時間歪を除去してから信号抽出回路４に受信出力
信号を供給するようにすれば良い。このため、従来、波
形整形して得た矩形波を三角波に変換し、これをローパ
スフィルタに供給することにより、その直流レベルを検
出し、これにより波形整形のスレッショールド値を制御
する方法が用いられることもあった。

【００２３】しかし、この方法は、アナログ制御である
ので、調整が厄介であると共に、Ｓ／Ｎが悪くなるの
で、補正に限界があった。その上、受信部３からの信号
波形のすべてが変化するので、プリアンブル中の同期パ
ターン位相もずれてしまう欠点がある。

【００２４】この発明は、上記の問題点を解決できるよ
うにした波形歪補正装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】上記課題を解決するた
め、この発明による波形歪補正装置は、後述の実施例の
参照符号を対応させると、信号の立ち上がりから立ち下
がりまで（信号が“１”の状態）の時間間隔の長さの累
積値と、前記信号の立ち下がりから立ち上がりまで（信
号が“０”の状態）の時間間隔の長さの累積値とが等し
くなるように変調された入力信号が供給され、前記時間
間隔より短い所定時間ずつ遅延された複数の遅延信号を
得る遅延手段２３と、この遅延手段２３からの複数の遅
延信号の内の複数個の遅延信号を選択する選択手段２４
と、この選択手段２４からの選択された複数個の遅延信
号を合成することにより、前記入力信号が“１”の状態
の時間間隔の長さ及び／または前記入力信号が“０”の
状態の時間間隔の長さを前記所定時間単位で補正した補
正信号を得る合成手段２５と、この合成手段２５からの
補正信号が“１”の状態の時間間隔の長さと“０”の状
態の時間間隔の長さとの差異を検出する検出手段３１
と、この検出手段３０の検出出力に基づいて、補正信号
が“１”の状態の時間間隔の長さの累積値と、“０”の
状態の時間間隔の長さの累積値とが等しくなるように、
選択手段２４における前記複数個の遅延信号の選択動作
及び合成手段２５における合成動作を制御する制御信号
発生手段３２，３３とを備える。

【００２６】

【作用】信号の“１”の状態の時間間隔の長さの累積値
と、“０”の状態の時間間隔の長さの累積値とが等しく
なるように複数個の遅延信号が合成される。この結果、
補正信号としては、入力信号の“１”の状態の時間間隔
の長さと、“０”の状態の時間間隔の長さとがそれぞれ
正しく補正された信号が得られる。

【００２７】この場合、遅延手段からの所定時間ずつ遅
延された複数個の遅延信号が合成されて、波形歪が補正
されるものであり、前記所定時間の範囲の精度でデジタ
ル的に補正が行われるものである。

【００２８】

【実施例】以下、この発明による波形歪補正装置の一実
施例を、前述したバイフェイズマーク変調されて伝送さ
れたデジタルオーディオデータの受信信号に適用した場
合を例にとって、図を参照しながら説明する。

【００２９】図１は、この例の波形歪補正装置を含むデ
ータ受信装置の一実施例のブロック図、図２及び図３は
その動作説明のためのタイムチャートである。図２は信
号の“１”の間隔が短く、“０”の間隔が長くなった場
合、図３は信号の“１”の間隔が長く、“１”の間隔が
短くなった場合である。

【００３０】図１において、受信されたバイフェイズマ
ーク符号データIBは、入力端子２１を通じて遅延回路２
３に供給される。波形歪修整回路２０に供給される。こ
の波形歪修整回路２０派、遅延回路２３と、選択回路２
４と、合成回路２５とからなり、入力データIBは遅延回
路２３に供給される。

【００３１】遅延回路２３は、この例の場合、２個のシ
フトレジスタ２３１と２３２とで構成され、入力バイフ
ェイズマーク符号データIBは、シフトレジスタ２３１の
入力端に供給され、このシフトレジスタ２３１の出力Ｑ
７がシフトレジスタ２３２の入力端に供給される。そし
て、入力端子２２を通じて高い周波数のクロックHCK
（図２Ｂ及び図３Ｂ）がシフトレジスタ２３１及び２３
２のクロック端子に供給される。

【００３２】この例の場合、図２及び図３に示すよう
に、クロックHCK は、ビットクロックCKIBの１／１６の
周期τ（＝Ｔ／８）とされている。したがって、シフト
レジスタ２３１の出力Ｑ０〜Ｑ７は、入力データIBがそ
れぞれ順次τずつ遅延された信号となる。そして、この
例の場合、シフトレジスタ２３１の出力Ｑ７は、入力デ
ータIBが丁度１Ｔだけ遅延された信号CNST（図２Ｄ及び
図３Ｄ）となる。したがって、シフトレジスタ２３２の
出力Ｑ０〜Ｑ７は、入力データIBが１Ｔよりさらに順次
τずつ遅延された信号となる。

【００３３】この遅延回路２３からの複数個の遅延信号
は、選択回路２４に供給される。この例の場合、この選
択回路２４は、２個のセレクタ２４１及び２４２で構成
されており、シフトレジスタ２３１の出力Ｑ０〜Ｑ７が
セレクタ２４１に供給され、シフトレジスタ２３２の出
力Ｑ０〜Ｑ７がセレクタ２４２に供給される。

【００３４】セレクタ２４１は、後述する選択制御信号
により制御されてシフトレジスタ２３１の出力Ｑ０〜Ｑ
７のうちのいずれか１つの信号を選択する。また、セレ
クタ２４２は、同様に選択制御信号により制御されてシ
フトレジスタ２３２の出力Ｑ０〜Ｑ７のうちのいずれか
１つの信号を選択する。選択回路２４は、このセレクタ
２４１の出力信号DIB1と、セレクタ２４２の出力信号DI
B2と、シフトレジスタ２３１の出力Ｑ７である信号CNST
とを、その選択出力信号として出力する。

【００３５】選択回路２４のこれらの出力信号は、合成
回路２５に供給される。この合成回路２５は、この例の
場合、オア回路２５１と、アンド回路２５２と、スイッ
チ回路２５３とからなっている。

【００３６】オア回路２５１にはセレクタ２４１の出力
DIB1と信号CNSTとが供給される。このオア回路２５１
は、入力データIBの“１”の間隔が短くなったとき、そ
の間隔を増加させた補正信号IBORを出力する。また、ア
ンド回路２５２にはセレクタ２４２の出力DIB2と信号CN
STとが供給される。このアンド回路２５２は、入力デー
タIBの“１”の間隔が長くなったとき、その間隔を狭め
た補正信号IBANを出力する。スイッチ回路２５３は、オ
ア回路２５１の出力IBORと、アンド回路２５２の出力IB
ANとのいずれを合成出力IBCRとして出力するかを後述の
切り換え制御信号により決定する。

【００３７】スイッチ回路２５３からの合成出力IBCR
は、波形歪検出回路３０に供給される。この波形歪検出
回路３０は、アップダウンカウンタ３１と、歪判別回路
３２と、アップダウンカウンタ３３とから構成される。

【００３８】そして、合成出力IBCRは、アップダウンカ
ウンタ３１にアップダウン制御信号として供給される。
このアップダウンカウンタ３１のクロック端子には、高
速のクロックこの例ではクロックHCK が供給されてい
る。カウンタ３１は、出力IBCRが“１”のときには、ク
ロックHCK をアップカウントし、出力IBCRが“０”のと
きには、クロックHCK をダウンカウントする。

【００３９】また、このカウンタ３１は、入力端子３４
からの低速のクロックLCK 例えばビットクロックCKIBの
整数倍の周期のクロックによりプリセット（リセットで
もよい）される。したがって、アップダウンカウンタ３
１は、このプリセット値からクロックHCK をアップカウ
ントまたはダウンカウントする。そして、次のプリセッ
トの直前では、このカウンタ３１のカウント値は、低速
クロックLCK の１周期間での出力IBCRの“１”の間隔の
累積値と“０”の間隔の累積値との差に応じたカウント
値（前記差はプリセット値からの差として現れる）とな
る。

【００４０】バイフェイズマーク符号は、信号の“１”
の時間間隔の累積値と“０”の時間間隔の累積値とが等
しくなるものであるので、時間歪がなければアップダウ
ンカウンタ３１のカウント値はプリセット値になる。ア
ップダウンカウンタ３１のカウント値がプリセット値か
らずれているときには、出力IBCRにはそのずれに応じた
時間歪が生じていることになる。

【００４１】このアップダウンカウンタ３１のカウント
値は、クロックLCKによりプリセットされる前に、この
クロックLCK のタイミングで歪判別回路３２に転送され
る。この歪判別回路３２では、波形歪修整回路２０での
最小修整単位より、アップダウンカウンタ３１のカウン
ト値とプリセット値との差が大きくなったか否かを検出
し、その検出出力HOLDがアップダウンカウンタ３３のイ
ネーブル端子に供給される。

【００４２】アップダウンカウンタ３３は、この出力HO
LDを受けて、アップダウンカウンタ３１のカウント値と
そのプリセット値との差が波形歪修整回路での最小修整
単位より小さいときには、カウント動作を停止して、こ
のアップダウンカウンタ３３のカウント値はホールドす
る。

【００４３】また、歪判別回路３２は、カウンタ３１の
カウント値がプリセット値より大きくなったか、あるい
は小さくなったかにより出力IBCRの“１”の間隔が長い
のか、“０”の間隔が長いのかの歪の方向を検出し、そ
の検出出力UDCTをアップダウンカウンタ３３のアップダ
ウン制御端子に供給する。

【００４４】アップダウンカウンタ３３のクロック端子
には、入力端子３４からの低速のクロックLCK が供給さ
れている。したがって、アップダウンカウンタ３３は、
アップダウンカウンタ３１のカウント値とそのプリセッ
ト値との差が波形歪修整回路での最小修整単位より大き
いときには、出力UDCTの状態に応じてクロックLCK をア
ップまたはダウンカウントする。

【００４５】そして、このアップダウンカウンタ３３の
カウント値出力の一部が選択回路２４に、その選択制御
信号として供給され、また、カートリッジ出力の他の一
部がスイッチ回路２５３に、その切り換え制御信号とし
て供給される。そして、この制御のフィードバックルー
プにより、スイッチ回路２５３からの出力信号IBCRの
“１”の間隔の累積値と“０”の間隔の累積値とが等し
くなるように合成出力IBCRの“１”の間隔の長さと
“０”の間隔の長さとが補正される。

【００４６】すなわち、例えば図２Ｃに示すように、入
力バイフェイズマーク符号データIBが、“０”の間隔が
長く、“１”の間隔が短い信号であったときには、スイ
ッチ回路２５３は、端子ａ側に接続されてオア回路２５
１からの出力IBORを得る状態となる。オア回路２５１に
は、入力データIBが１Ｔだけ遅延された出力CNST（図２
Ｄ）とセレクタ２４１からの歪量に応じた遅延量のセレ
クト出力DIB1（図２Ｅ）とが供給されているので、オア
回路２５１からは歪量に応じて“１”の間隔が長くな
り、“０”の間隔が短くなる両者の論理和出力IBOR（図
２Ｆ）が得られる。このとき、カウンタ３３のカウント
値が大きい（“１”の間隔が長いほうに大きくずれてい
る）ほど、セレクタ２４１からは、出力CNSTから位相的
によりずれた信号が出力DIB1として選択される。

【００４７】なお、波形歪が大きくなり、“１”の間隔
が最小の間隔１Ｔの１／２以下になると、単に２つの信
号の論理和を取っただけでは両信号の間が“１”になら
ない。このような場合には、図２Ｇに示すように中程度
に遅延した信号（セレクタをさらに設けて、この信号も
選択するようにして良い）をさらにオア回路２５１に供
給するようにすれば良い。

【００４８】次に、例えば図３Ｃに示すように、入力バ
イフェイズマーク符号データIBが、“１”の間隔が長
く、“０”の間隔が短い信号であったときには、スイッ
チ回路２５３は、端子ｂ側に接続されてアンド回路２５
２からの出力IBANを得る状態となる。アンド回路２５２
には、入力データIBが１Ｔだけ遅延された出力CNST（図
３Ｄ）とセレクタ２４２からの歪量に応じた遅延量のセ
レクト出力DIB2（図３Ｅ）とが供給されているので、ア
ンド回路２５２からは歪量に応じて“０”の間隔が長く
なり、“１”の間隔が短くなる両者の論理積出力IBAN
（図３Ｆ）が得られる。このとき、カウンタ３３のカウ
ント値が大きい（“１”の間隔が長いほうに大きくずれ
ている）ときには、セレクタ２４１からは、出力CNSTか
ら位相的によりずれた信号が出力DIB2として選択され
る。

【００４９】なお、この場合にも波形歪が大きくなり、
“０”の間隔が最小の間隔１Ｔの１／２以下になると、
単に２つの信号の論理積を取っただけでは両信号の間が
“０”にならない。このような場合には、図３Ｇに示す
ように中程度に遅延した信号（セレクタをさらに設け
て、この信号も選択するようにして良い）をさらにアン
ド回路２５２に供給するようにすれば良い。

【００５０】以上のようにして、スイッチ回路２５３か
らは波形歪が補正された出力IBCRが得られる。この出力
IBCRは、デコード回路２６に供給され、ＰＬＬ回路４３
からのデコードのためのクロックによりバイフェイズマ
ーク符号の復号化処理がなされ、復号出力データが出力
端子２７に導出される。

【００５１】この場合、スイッチ回路２５３の出力IBCR
は、図４Ｃにも示すように、入力データIB（図４Ｂ）が
１Ｔだけ遅延された波形歪のない信号である。そこで、
この例においては、この出力IBCRから同期パターンの検
出のためのゲート信号GT（図４Ｄ）を形成し、同期パタ
ーンの確実な検出を可能にしている。

【００５２】すなわち、入力端子２１を通じた入力デー
タIBが同期パターン検出回路４１に供給され、スイッチ
回路２５３からの出力IBCRはゲート信号形成回路４２に
供給される。このゲート信号形成回路４２では、出力IB
CRの立ち上がり（あるいは立ち下がり）から１．５Ｔを
経過した時点から例えば１Ｔの期間、同期パターンのゲ
ート信号GTを“１”に立ち上げる。そして、同期パター
ン検出回路４１では、このゲート信号GTが“１”の期間
に、入力データIBの立ち下がり（入力データIBの立ち下
がりから１．５Ｔ経過した時点からゲート信号GTを立ち
上げたときは、立ち上がり）があったとき、それを同期
パターンとして検出する。

【００５３】この同期パターンの検出出力SD（図４Ｅ）
は、ＰＬＬ回路４３に、その同期の基準信号として供給
される。ＰＬＬ回路４３からは、この出力SDに位相同期
したクロックが得られ、これがデコード回路２６に供給
される。デコード回路２６では、波形歪が補正されたデ
ータIBCRが、ＰＬＬ回路４３からのクロックに基づいて
デコードされるので、正確なデコード処理が行われる。

【００５４】以上のようにして、入力データに時間歪が
生じて信号の“１”、“０”についての波形歪が生じて
も、デジタル的に入力データの波形歪を補正することが
できる。このため、信号の“１”、“０”の読取りが正
確にできる。なお、実験の結果、信号の“１”または
“０”の間隔が正規のものより１／２に短くなってもこ
れを補正することができることが判明した。そして、例
えばノーマル速度の２倍速でのデータ伝送においての受
信においても、データの読取りができることが確認され
た。

【００５５】また、上述の例において、波形歪修整回路
２０、合成回路２５、波形歪検出回路３０のすべてはデ
ジタル回路で構成でき、１個のＬＳＩに集積化すること
ができる。したがって、構成が簡略化でき、その上、ア
ナログ回路のような調整が不要であり、また、Ｓ／Ｎの
問題が生じない。

【００５６】なお、以上の例はデジタルオーディオデー
タの伝送の場合にこの発明を適用した例であるが、この
発明はその他のデジタルデータの伝送データの波形歪の
補正にも適用できることはもちろんである。また、対象
となる変調符号も、バイフェイズマーク符号に限定され
るものでないことはいうまでもない。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、入力データに時間歪が生じて信号の“１”、“０”
についての波形歪が生じても、デジタル的に入力データ
の波形歪を補正することができる。このため、信号の
“１”、“０”の読取りが正確にできる。

【００５８】デジタル回路で構成できるので、従来のア
ナログ回路のような調整は不要であり、Ｓ／Ｎの点でも
有利である。

【図面の簡単な説明】

【図１】この発明の一実施例のブロック図である。

【図２】図１の例の補正動作の説明のためのタイムチャ
ートである。

【図３】図１の例の補正動作の説明のためのタイムチャ
ートである。

【図４】図１の例の同期パターン検出動作の説明のため
のタイムチャートである。

【図５】バイフェイズマーク符号を説明するための図で
ある。

【図６】プリアンブルのパターンを説明するための図で
ある。

【図７】デジタルオーディオインターフェイスの一例の
信号フォーマットを説明するための図である。

【図８】従来のデータ受信回路の一例のブロック図であ
る。

【図９】受信信号の波形整形を説明するための図であ
る。

【符号の説明】

２３遅延回路２４選択回路２５合成回路３０波形歪検出回路３１アップダウンカウンタ３２歪判別回路３３アップダウンカウンタ２３１，２３２シフトレジスタ２４１，２４２セレクタ

Claims

【特許請求の範囲】

【請求項１】信号の立ち上がりから立ち下がりまでの
時間間隔の長さの累積値と、前記信号の立ち下がりから
立ち上がりまでの時間間隔の長さの累積値とが等しくな
るように変調された入力信号が供給され、前記時間間隔
より短い所定時間ずつ遅延された複数の遅延信号を得る
遅延手段と、この遅延手段からの前記複数の遅延信号の内の複数個の
遅延信号を選択する選択手段と、前記選択手段からの前記選択された複数個の遅延信号を
合成することにより、前記入力信号の立ち上がりから立
ち下がりまでの時間間隔の長さ及び／または前記入力信
号の立ち下がりから立ち上がりまでの時間間隔の長さを
前記所定時間単位で補正した補正信号を得る合成手段
と、この合成手段からの補正信号の立ち上がりから立ち下が
りまでの時間間隔の長さと立ち下がりから立ち上がりま
での時間間隔の長さとの差異を検出する検出手段と、この検出手段の検出出力に基づいて、前記補正信号の立
ち上がりから立ち下がりまでの時間間隔の長さの累積値
と、立ち下がりから立ち上がりまでの時間間隔の長さの
累積値とが等しくなるように、前記選択手段における前
記複数個の遅延信号の選択動作及び前記合成手段におけ
る合成動作を制御する制御信号を発生する制御信号発生
手段とを備えた波形歪補正装置。