JP3033520B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
Description
【０００１】
【発明の属する技術分野】本発明は、光通信の分野等で
使用されるノンリターンゼロ信号からタイミングクロッ
ク信号を抽出し、データ再生を行う識別再生器等にこの
タイミングクロックを供給するタイミングクロック抽出
回路の構成に関する。
使用されるノンリターンゼロ信号からタイミングクロッ
ク信号を抽出し、データ再生を行う識別再生器等にこの
タイミングクロックを供給するタイミングクロック抽出
回路の構成に関する。
【０００２】
【従来の技術】データを時分割多重して伝送・受信して
時間分離する、例えばデータの伝送速度が１［Ｇｂ／
ｓ］以上の高速デイジタル通信において、受信部では、
受信データを識別する際、時問分離する際に伝送速度に
応じたクロックが必要である。従来は、時間分離する前
の高速データからクロック成分を抽出し、そのクロック
を用いて識別、時間分離を行っていたために高速で動作
するクロック抽出回路が必要であり、デバイスの特性に
負うところが非常に大きかった。特にデータの伝送速度
が１［Ｇｂ／ｓ］を越える領域では、高速な位相比較器
の実現は困難であった。
時間分離する、例えばデータの伝送速度が１［Ｇｂ／
ｓ］以上の高速デイジタル通信において、受信部では、
受信データを識別する際、時問分離する際に伝送速度に
応じたクロックが必要である。従来は、時間分離する前
の高速データからクロック成分を抽出し、そのクロック
を用いて識別、時間分離を行っていたために高速で動作
するクロック抽出回路が必要であり、デバイスの特性に
負うところが非常に大きかった。特にデータの伝送速度
が１［Ｇｂ／ｓ］を越える領域では、高速な位相比較器
の実現は困難であった。
【０００３】図１１に従来例の構成によるクロック抽出
回路のブロック図を示す。この従来のクロック抽出回路
は、入力端子１０より入力されたノンリターンゼロ信号
の変化点を検出するエッジ検出回路１と、エッジ検出回
路の出力と電圧制御発振器７の出力信号により、受信し
たノンリターンゼロ信号と電圧制御発振器の出力信号と
の位相を比較する位相比較器４と、所定の低域周波数の
信号のみを出力する低域フィルタ６と、低域フィルタか
ら送られる信号に応じてパルス信号を発振し出力端子２
０および位相比較器ヘ送る前記電圧制御発振器７とで構
成されている。
回路のブロック図を示す。この従来のクロック抽出回路
は、入力端子１０より入力されたノンリターンゼロ信号
の変化点を検出するエッジ検出回路１と、エッジ検出回
路の出力と電圧制御発振器７の出力信号により、受信し
たノンリターンゼロ信号と電圧制御発振器の出力信号と
の位相を比較する位相比較器４と、所定の低域周波数の
信号のみを出力する低域フィルタ６と、低域フィルタか
ら送られる信号に応じてパルス信号を発振し出力端子２
０および位相比較器ヘ送る前記電圧制御発振器７とで構
成されている。
【０００４】
【発明が解決しようとする課題】ところで、上述のよう
な従来のクロック抽出回路において、その安定に動作し
得る速度の限界を決定するものは専ら位相比較器であ
る。すなわち、伝送速度ｆ［ｂ／ｓ］のノンリターンゼ
ロ信号を受信するためには、位相比較器もｆ［Ｈｚ」で
動作する必要がある。ところが、現実実際に供給されて
いる位相比較器の動作速度には制限があり、実際に高い
速度で安定に動作する位相比較器は極めて少ない。
な従来のクロック抽出回路において、その安定に動作し
得る速度の限界を決定するものは専ら位相比較器であ
る。すなわち、伝送速度ｆ［ｂ／ｓ］のノンリターンゼ
ロ信号を受信するためには、位相比較器もｆ［Ｈｚ」で
動作する必要がある。ところが、現実実際に供給されて
いる位相比較器の動作速度には制限があり、実際に高い
速度で安定に動作する位相比較器は極めて少ない。
【０００５】このように、従来のクロック抽出回路を備
えた受信器を用いた通信システムでは、位相比較器の動
作速度の限界のために、通信システム全体の情報伝送速
度が制限を受けていた。
えた受信器を用いた通信システムでは、位相比較器の動
作速度の限界のために、通信システム全体の情報伝送速
度が制限を受けていた。
【０００６】また、一部に高速動作の可能な位相比較器
も実現されているが、これらは極めて高価であり、また
その寸法も大きいので、装置の低価格化あるいは小型化
といった市場の要求に応えることができなかった。
も実現されているが、これらは極めて高価であり、また
その寸法も大きいので、装置の低価格化あるいは小型化
といった市場の要求に応えることができなかった。
【０００７】なお、タイミングクロック抽出回路とし
て、電圧制御発振器の出力を入力信号の伝送速度とほぼ
等しい周波数域まで分周する第一の分周器と、この分周
器の出力を１／２に分周する第二の分周器を備え、第二
の分周器の出力を位相比較器に入力タイミング抽出回路
が、特開昭６３−７０５０号公報に提案されている。し
かし、このような構成は、後述するように、ノンリター
ンゼロ信号の検出に用いた場合には、位相差として誤っ
た値を生じる、ことになる。
て、電圧制御発振器の出力を入力信号の伝送速度とほぼ
等しい周波数域まで分周する第一の分周器と、この分周
器の出力を１／２に分周する第二の分周器を備え、第二
の分周器の出力を位相比較器に入力タイミング抽出回路
が、特開昭６３−７０５０号公報に提案されている。し
かし、このような構成は、後述するように、ノンリター
ンゼロ信号の検出に用いた場合には、位相差として誤っ
た値を生じる、ことになる。
【０００８】そこで、本発明の目的は、上述のような従
来のクロック抽出回路の問題点を解決し、廉価かつ小型
に製造し得る、動作速度の高いクロック抽出回路を実現
することにある。
来のクロック抽出回路の問題点を解決し、廉価かつ小型
に製造し得る、動作速度の高いクロック抽出回路を実現
することにある。
【０００９】
【課題を解決するための手段】本発明に従い、入力され
たノンリターンゼロ信号をｍ分周する分周器と、ｍ分周
された入力信号の変化点を検出してパルスを発生するエ
ッジ検出回路と、該エッジ検出回路より出力されたエッ
ジパルスをセレクトするセレクト回路と、一方の入力に
前記セレクト回路によりセレクトされた一方のセレクト
パルスを受ける第一の位相比較器と、一方の入力に前記
セレクト回路によりセレクトされたもう一方のセレクト
パルスを受ける第二の位相比較器と、前記第一と第二の
位相比較器の出力を受けるローパスフイルタと、該ロー
パスフイルタの出力により制御される電圧制御発振器
と、該電圧制御発振器の出力信号をｎ分周する分周器と
を備え、該分周器の出力を前記第一と第二の位相比較器
のそれぞれの他の入力に接続する一方、前記電圧制御発
振器の出力からタイミングクロックを抽出するように構
成されていることを特徴とする、入力信号からタイミン
グクロックを抽出する高速クロック抽出回路が提供され
る。
たノンリターンゼロ信号をｍ分周する分周器と、ｍ分周
された入力信号の変化点を検出してパルスを発生するエ
ッジ検出回路と、該エッジ検出回路より出力されたエッ
ジパルスをセレクトするセレクト回路と、一方の入力に
前記セレクト回路によりセレクトされた一方のセレクト
パルスを受ける第一の位相比較器と、一方の入力に前記
セレクト回路によりセレクトされたもう一方のセレクト
パルスを受ける第二の位相比較器と、前記第一と第二の
位相比較器の出力を受けるローパスフイルタと、該ロー
パスフイルタの出力により制御される電圧制御発振器
と、該電圧制御発振器の出力信号をｎ分周する分周器と
を備え、該分周器の出力を前記第一と第二の位相比較器
のそれぞれの他の入力に接続する一方、前記電圧制御発
振器の出力からタイミングクロックを抽出するように構
成されていることを特徴とする、入力信号からタイミン
グクロックを抽出する高速クロック抽出回路が提供され
る。
【００１０】
【発明の実施の形態】以下、本発明の第一の実施例につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１１】図１は本発明の第一の実施例によるクロッ
ク抽出回路の構成を示すブロック図である。同図に示す
第一の実施例のクロック抽出回路は、エッジ検出回路
１、分周器２、エッジパルスセレクト回路３、第一の位
相比較器４、第二の位相比較器５、低域フイルタ６、電
圧制御発振器７から構成されている。入力端子１０から
入力される入力データ信号はエッジ検出回路によりその
変化点が検出され、その変化点に応じたエッジパルスが
出力される。エッジパルスは、エッジパルスセレクト回
路に入力され、後述する２種類のパルスにセレクトされ
る。また、電圧制御発振器からの抽出クロック信号は分
周器により分周される。２つにセレクトされた各々のエ
ッジパルスを用いて、分周された抽出クロック信号が２
つの位相比較器に入力され、入力データ信号と分周され
たクロック信号の位相が比較され、それらの位相誤差に
応じた信号が低域フィルタ６に送られる。
ク抽出回路の構成を示すブロック図である。同図に示す
第一の実施例のクロック抽出回路は、エッジ検出回路
１、分周器２、エッジパルスセレクト回路３、第一の位
相比較器４、第二の位相比較器５、低域フイルタ６、電
圧制御発振器７から構成されている。入力端子１０から
入力される入力データ信号はエッジ検出回路によりその
変化点が検出され、その変化点に応じたエッジパルスが
出力される。エッジパルスは、エッジパルスセレクト回
路に入力され、後述する２種類のパルスにセレクトされ
る。また、電圧制御発振器からの抽出クロック信号は分
周器により分周される。２つにセレクトされた各々のエ
ッジパルスを用いて、分周された抽出クロック信号が２
つの位相比較器に入力され、入力データ信号と分周され
たクロック信号の位相が比較され、それらの位相誤差に
応じた信号が低域フィルタ６に送られる。
【００１２】受信した入力データ信号、ならびに、電圧
制御発振器からのクロック信号を分周したものとの位相
を比較する時に、従来と同様に、入力データ信号の立ち
上がり・立ち下がりエッジから入力信号の変化点を検出
し得られたエッジパルスにより、分周された後の電圧制
御発振器のクロック信号の位相誤差情報を得ようとする
場合には、場合によっては、位相誤差が同じであって
も、正、負、全く反対の出力を発してしまうことが起こ
りうる。
制御発振器からのクロック信号を分周したものとの位相
を比較する時に、従来と同様に、入力データ信号の立ち
上がり・立ち下がりエッジから入力信号の変化点を検出
し得られたエッジパルスにより、分周された後の電圧制
御発振器のクロック信号の位相誤差情報を得ようとする
場合には、場合によっては、位相誤差が同じであって
も、正、負、全く反対の出力を発してしまうことが起こ
りうる。
【００１３】この様子を図１２に示す。図１２（ａ）は
入力されるＮＲＺデータ信号、図１２（ｂ）は（ａ）の
立ち上がり・立ち下がりエッジを検出することにより発
生されたエッジパルス、図１２（ｃ）は電圧制御発振器
から出力されたクロック信号を示す。また、図１２
（ｄ）は電圧制御発振器から出力されたクロック信号が
分周された後の信号である。
入力されるＮＲＺデータ信号、図１２（ｂ）は（ａ）の
立ち上がり・立ち下がりエッジを検出することにより発
生されたエッジパルス、図１２（ｃ）は電圧制御発振器
から出力されたクロック信号を示す。また、図１２
（ｄ）は電圧制御発振器から出力されたクロック信号が
分周された後の信号である。
【００１４】従来は、図１２（ｂ）のエッジパルスによ
り、図１２（ｃ）の抽出されたクロック信号と、図１２
（ａ）の入力データと位相誤差が検出ざれた。図１２
（ｃ）中に示すように、エッジパルスとクロック信号の
立ち上がりが位相比較器により比較され、その位相誤差
に応じた値が出力されていた。図１２（ｃ）中では、位
相誤差Φが検出されている様子が示されている。
り、図１２（ｃ）の抽出されたクロック信号と、図１２
（ａ）の入力データと位相誤差が検出ざれた。図１２
（ｃ）中に示すように、エッジパルスとクロック信号の
立ち上がりが位相比較器により比較され、その位相誤差
に応じた値が出力されていた。図１２（ｃ）中では、位
相誤差Φが検出されている様子が示されている。
【００１５】しかし、抽出されたクロックが分周された
状態で、従来のような位相誤差の検出を行うと、図１２
（ｄ）に示すように位相誤差は同じであっても、分周さ
れたクロック信号の立ち下がりエッジにおいて位相誤差
の検出が行われるため、半周期前の立ち上がりエッジに
対する位相誤差を検出してしまい、誤った位相誤差の情
報を出力してしまう恐れがある。図中では、位相誤差Φ
に対し、分周されたクロック信号の立ち下がりエッジに
おいて位相誤差の検出が行われると、実際の位相誤差Φ
に対し、位相誤差がΦ＋πであるような誤った値を出力
してしまう様子が示されている。
状態で、従来のような位相誤差の検出を行うと、図１２
（ｄ）に示すように位相誤差は同じであっても、分周さ
れたクロック信号の立ち下がりエッジにおいて位相誤差
の検出が行われるため、半周期前の立ち上がりエッジに
対する位相誤差を検出してしまい、誤った位相誤差の情
報を出力してしまう恐れがある。図中では、位相誤差Φ
に対し、分周されたクロック信号の立ち下がりエッジに
おいて位相誤差の検出が行われると、実際の位相誤差Φ
に対し、位相誤差がΦ＋πであるような誤った値を出力
してしまう様子が示されている。
【００１６】またこのような誤りは、入力信号がランダ
ムな信号であるため、全く予想することが不可能であ
る。
ムな信号であるため、全く予想することが不可能であ
る。
【００１７】図３（ａ）には、図１１に示した従来例に
対応する、位相比較器が抽出されたクロックの立ち上が
りエッジに対して位相誤差の検出を行った場合の位相誤
差と出力の関係の一例を示す。任意の位相誤差に対し、
一意に位相比較器の出力が決まっており、また、ーπ／
２〜＋π／２の間で、位相誤差に対して位相比較器の出
力が単調に増加しており、クロック抽出が可能であるこ
とが分かる。しかし、このような構成は、従来技術の項
でも述ベたように高速動作に問題がある。
対応する、位相比較器が抽出されたクロックの立ち上が
りエッジに対して位相誤差の検出を行った場合の位相誤
差と出力の関係の一例を示す。任意の位相誤差に対し、
一意に位相比較器の出力が決まっており、また、ーπ／
２〜＋π／２の間で、位相誤差に対して位相比較器の出
力が単調に増加しており、クロック抽出が可能であるこ
とが分かる。しかし、このような構成は、従来技術の項
でも述ベたように高速動作に問題がある。
【００１８】また、図３（ｂ）には図１２（ｄ）で説明
した、クロックを分周した後、従来のような位相比較器
を行った場合（位相比較器が抽出されたクロックの立ち
上がり、立ち下がり両エッジに対して位相誤差の検出を
行った場合）の位相誤差と位相比較器の出力の関係を示
す。任意の位相誤差に対し、位相比較器出力が２つの値
を取りうる様子が示されている。これでは、クロック抽
出は不可能である。
した、クロックを分周した後、従来のような位相比較器
を行った場合（位相比較器が抽出されたクロックの立ち
上がり、立ち下がり両エッジに対して位相誤差の検出を
行った場合）の位相誤差と位相比較器の出力の関係を示
す。任意の位相誤差に対し、位相比較器出力が２つの値
を取りうる様子が示されている。これでは、クロック抽
出は不可能である。
【００１９】ノンリターンゼロ信号を受信して信号再生
を行うためのクロック抽出回路であって、従来の構成に
おいては、入力データあるいは抽出クロックのどちら
か、あるいは両方を分周した後、正確な位相比較を行う
ことができないという、前述の問題を解決するため、本
発明ではエッジ検出回路によって出力されたエッジパル
スを、分周クロックに対し、立ち上がりに対する検出を
行う場合と、立ち下がりに対して検出を行う場合とにセ
レクトして使い分ける構成を持って解決する。
を行うためのクロック抽出回路であって、従来の構成に
おいては、入力データあるいは抽出クロックのどちら
か、あるいは両方を分周した後、正確な位相比較を行う
ことができないという、前述の問題を解決するため、本
発明ではエッジ検出回路によって出力されたエッジパル
スを、分周クロックに対し、立ち上がりに対する検出を
行う場合と、立ち下がりに対して検出を行う場合とにセ
レクトして使い分ける構成を持って解決する。
【００２０】図２を用いてその動作原理を説明する。図
２の（ａ）〜（ｄ）の波形は、前述の図１２の（ａ）〜
（ｄ）と同じものである。（ｅ）は、（ｄ）の分周され
たクロック信号の９０度位相が進んだ波形である。図１
のブロック図にも示されているように本発明のエッジパ
ルスセレクト回路では、この（ｅ）の波形を使う。そし
て、（ｆ）と（ｇ）がエッジパルスセレクト回路により
セレクトされた波形である。（ｆ）は、エッジ検出回路
よけ出力された全てのエッジパルス（ｂ）と（ｅ）との
ＡＮＤを取ったものである。一方、（ｇ）は、（ｂ）
と、（ｅ）の否定とのＡＮＤを取ったものである。
（ｄ）と（ｆ）、（ｄ）と（ｇ）との間を各々つないだ
点線で分かるように、（ｆ）は（ｄ）の立ち上がりエッ
ジに対してのみ検出を行うエッジパルスであり、（ｇ）
は（ｄ）の立ち下がりエッジに対してのみ検出を行う千
ッジパルスであることが分かる。これらのセレクトされ
たエッジパルスを使うことにより、分周されたクロック
の立ち上がりと位相比較を行うか、立ち下がりと位相比
較を行うかにより、位相比較器を使い分けることができ
るようになるため、分周した後でも正確な位相比較が可
能になり、クロック抽出を行うことができるようにな
る。図１に示した２つの位相比較器４、５がそれぞれク
ロックの立ち上がりに対する位相比較と、クロックの立
ち下がりに対する位相比較をそれぞれ担っている。図１
に示すように、第二の位相比較器は、分周クロックの立
ち下がりエッジに対してのみ位相比較を行っているの
で、第一の位相比較器出力との和を取る前にその出力を
反転する必要がある。
２の（ａ）〜（ｄ）の波形は、前述の図１２の（ａ）〜
（ｄ）と同じものである。（ｅ）は、（ｄ）の分周され
たクロック信号の９０度位相が進んだ波形である。図１
のブロック図にも示されているように本発明のエッジパ
ルスセレクト回路では、この（ｅ）の波形を使う。そし
て、（ｆ）と（ｇ）がエッジパルスセレクト回路により
セレクトされた波形である。（ｆ）は、エッジ検出回路
よけ出力された全てのエッジパルス（ｂ）と（ｅ）との
ＡＮＤを取ったものである。一方、（ｇ）は、（ｂ）
と、（ｅ）の否定とのＡＮＤを取ったものである。
（ｄ）と（ｆ）、（ｄ）と（ｇ）との間を各々つないだ
点線で分かるように、（ｆ）は（ｄ）の立ち上がりエッ
ジに対してのみ検出を行うエッジパルスであり、（ｇ）
は（ｄ）の立ち下がりエッジに対してのみ検出を行う千
ッジパルスであることが分かる。これらのセレクトされ
たエッジパルスを使うことにより、分周されたクロック
の立ち上がりと位相比較を行うか、立ち下がりと位相比
較を行うかにより、位相比較器を使い分けることができ
るようになるため、分周した後でも正確な位相比較が可
能になり、クロック抽出を行うことができるようにな
る。図１に示した２つの位相比較器４、５がそれぞれク
ロックの立ち上がりに対する位相比較と、クロックの立
ち下がりに対する位相比較をそれぞれ担っている。図１
に示すように、第二の位相比較器は、分周クロックの立
ち下がりエッジに対してのみ位相比較を行っているの
で、第一の位相比較器出力との和を取る前にその出力を
反転する必要がある。
【００２１】図３（ｃ）は、本発明での２つの位相比較
器の出力の和の、位相誤差に対する特性を示したもので
ある。図から、任意の位相誤差に対し一意に位相比較器
の出力が決まっており、また、−π／２〜＋π／２の間
で、位相誤差に対して位相比較器の出力が単調に増加し
ており、クロック抽出が可能であることが分かる。ま
た、この特性を見ると、分周されたクロックが入力デー
タに対し、位相誤差が０の時のみならず、図１２（ｅ）
に示すように、＋π位相が遅れた時でも同期がかかって
しまうことが分かるが、分周される前の抽出されたクロ
ックで見た場合は、分周クロックの＋πの位相の遅れは
もとの抽出されたクロックでは＋２πの位相の遅れに当
たるため、全く問題はない。
器の出力の和の、位相誤差に対する特性を示したもので
ある。図から、任意の位相誤差に対し一意に位相比較器
の出力が決まっており、また、−π／２〜＋π／２の間
で、位相誤差に対して位相比較器の出力が単調に増加し
ており、クロック抽出が可能であることが分かる。ま
た、この特性を見ると、分周されたクロックが入力デー
タに対し、位相誤差が０の時のみならず、図１２（ｅ）
に示すように、＋π位相が遅れた時でも同期がかかって
しまうことが分かるが、分周される前の抽出されたクロ
ックで見た場合は、分周クロックの＋πの位相の遅れは
もとの抽出されたクロックでは＋２πの位相の遅れに当
たるため、全く問題はない。
【００２２】この２つの位相比較器の出力の和はローパ
スフイルタに入力され、余分な高周波成分が除去された
状態で、ローパスフイルタより出力される。このローパ
スフイルタの出力により電圧制御発振器は制御され、電
圧制御発振器が出力するクロック信号ｆ［Ｈｚ］と、入
力されたデータ信号のデータ伝送速度ｆ［ｂ／ｓ］が等
しくなるように位相同期がかけられる。抽出されたクロ
ックは出力端子２０より外部ヘ出力される。
スフイルタに入力され、余分な高周波成分が除去された
状態で、ローパスフイルタより出力される。このローパ
スフイルタの出力により電圧制御発振器は制御され、電
圧制御発振器が出力するクロック信号ｆ［Ｈｚ］と、入
力されたデータ信号のデータ伝送速度ｆ［ｂ／ｓ］が等
しくなるように位相同期がかけられる。抽出されたクロ
ックは出力端子２０より外部ヘ出力される。
【００２３】図４には、エッジ検出回路の具体的な回路
図の一例を示す。図５には、分周器の具体的な回路図の
一例を示す。図６には、位相比較器の具体的な回路図の
一例を示す。
図の一例を示す。図５には、分周器の具体的な回路図の
一例を示す。図６には、位相比較器の具体的な回路図の
一例を示す。
【００２４】次に、本発明の第二の実施例について図面
を参照して詳細に説明する。図７は本発明の第二の実施
例によるクロック抽出回路の構成を示すブロック図であ
る。同図に示す第二の実施例のクロック抽出回路は、第
一の分周器２、エッジ検出回路１、第二の分周器８、エ
ッジパルスセレクト回路３、第一の位相比較器４、第二
の位相比較器５、低域フイルタ６、電圧制御発振器７か
ら構成されている。入力端子１０から入力される入力デ
ータ信号は第二の分周器８により分周される。そして分
周された入力データは、エッジ検出回路１に入りその変
化点が検出され、その変化点に応じたエッジパルスが出
力される。また、電圧制御発振器からの抽出クロック信
号は第一の分周器２により分周される。前記エッジパル
スはエッジパルスセレクト回路に入力され、分周クロッ
クの立ち上がりエッジで位相比較を行うか、立ち下がり
エッジで位相比較を行うかで、２つにセレクトされる。
それぞれのエッジパルスを用いて、第一、第二の位相比
較器４、５で、分周された入力データ信号と分周された
クロック信号の位相が比較され、それらの位相誤差に応
じた信号が低域フイルタを通じて電圧制御発振器７に送
られる。抽出されたクロックは出力端子２０を通して外
部ヘ出力される。入力データがエッジ検出回路ヘと入力
されずに、分周器をとおして分周された後にエッジ検出
回路に入力される以外は、各部の動作は第一の実施例と
同様である。この第二の実施例においては、抽出された
クロック信号のみならず、入力データも分周する。そし
て、分周された入力データの変加点よりエッジバルスが
生成される。エッジパルスセレクト回路により、分周ク
ロックの立ち上がりエッジに対して位相比較を行う場合
と、立ち下がりエッジに対して位相比較を行う場合と
に、エッジパルスがセレクトされる。２つの位相比較器
では、これらのエッジパルスと分周された抽出クロック
信号とが入力され、分周された入力データ信号と分周さ
れたクロック信号の位相が比較され、それらの位相誤差
に応じた信号を低域フィルタを介して、電圧制御発信器
に送られる。
を参照して詳細に説明する。図７は本発明の第二の実施
例によるクロック抽出回路の構成を示すブロック図であ
る。同図に示す第二の実施例のクロック抽出回路は、第
一の分周器２、エッジ検出回路１、第二の分周器８、エ
ッジパルスセレクト回路３、第一の位相比較器４、第二
の位相比較器５、低域フイルタ６、電圧制御発振器７か
ら構成されている。入力端子１０から入力される入力デ
ータ信号は第二の分周器８により分周される。そして分
周された入力データは、エッジ検出回路１に入りその変
化点が検出され、その変化点に応じたエッジパルスが出
力される。また、電圧制御発振器からの抽出クロック信
号は第一の分周器２により分周される。前記エッジパル
スはエッジパルスセレクト回路に入力され、分周クロッ
クの立ち上がりエッジで位相比較を行うか、立ち下がり
エッジで位相比較を行うかで、２つにセレクトされる。
それぞれのエッジパルスを用いて、第一、第二の位相比
較器４、５で、分周された入力データ信号と分周された
クロック信号の位相が比較され、それらの位相誤差に応
じた信号が低域フイルタを通じて電圧制御発振器７に送
られる。抽出されたクロックは出力端子２０を通して外
部ヘ出力される。入力データがエッジ検出回路ヘと入力
されずに、分周器をとおして分周された後にエッジ検出
回路に入力される以外は、各部の動作は第一の実施例と
同様である。この第二の実施例においては、抽出された
クロック信号のみならず、入力データも分周する。そし
て、分周された入力データの変加点よりエッジバルスが
生成される。エッジパルスセレクト回路により、分周ク
ロックの立ち上がりエッジに対して位相比較を行う場合
と、立ち下がりエッジに対して位相比較を行う場合と
に、エッジパルスがセレクトされる。２つの位相比較器
では、これらのエッジパルスと分周された抽出クロック
信号とが入力され、分周された入力データ信号と分周さ
れたクロック信号の位相が比較され、それらの位相誤差
に応じた信号を低域フィルタを介して、電圧制御発信器
に送られる。
【００２５】以下の動作は第一の実施例と同様である
が、第二の実施例では、位相比較器に入力される検出パ
ルスとクロック信号がともに分周されているため、位相
比較器がより低速で動作可能となり、入力データ信号の
転送速度が高速の場合でも、位相比較がより確実なもの
となる。
が、第二の実施例では、位相比較器に入力される検出パ
ルスとクロック信号がともに分周されているため、位相
比較器がより低速で動作可能となり、入力データ信号の
転送速度が高速の場合でも、位相比較がより確実なもの
となる。
【００２６】なお、本実施例においては、入力されたＮ
ＲＺ信号を分周する分周器８と、電圧発振器７から出力
されたクロック信号を分周する分周器２とが設けられて
おり、エッジパルスセレクト回路３から出力されたパル
ス信号と分周器２において分周されたクロック信号とに
基づいて、分周器８において分周されたノンリターンゼ
ロ信号と、電圧制御発振器７から出力され、分周器２に
おいて分周されたクロック信号との位相が比較されてい
るが、分周器２を設けずに、エッジパルスセレクト回路
３から出力されたパルス信号と電圧制御発振器７から出
力されたクロック信号とに基づいて、分周器８において
分周されたノンリターンゼロ信号と、電圧制御発振器７
から出力されたクロック信号との位相が比較される構成
としてもよい。
ＲＺ信号を分周する分周器８と、電圧発振器７から出力
されたクロック信号を分周する分周器２とが設けられて
おり、エッジパルスセレクト回路３から出力されたパル
ス信号と分周器２において分周されたクロック信号とに
基づいて、分周器８において分周されたノンリターンゼ
ロ信号と、電圧制御発振器７から出力され、分周器２に
おいて分周されたクロック信号との位相が比較されてい
るが、分周器２を設けずに、エッジパルスセレクト回路
３から出力されたパルス信号と電圧制御発振器７から出
力されたクロック信号とに基づいて、分周器８において
分周されたノンリターンゼロ信号と、電圧制御発振器７
から出力されたクロック信号との位相が比較される構成
としてもよい。
【００２７】次に、本発明の第三の実施例について図８
を用いて説明する。第一の実施例では、分周クロックの
立ち上がり・立ち下がりエッジでの位相比較を行うの
に、正しい位相比較を実現するために第一の位相比較器
の出力に対し、第二の位相比較器の出力は反転させて、
それらの出力の和を取り低域フイルタヘと入力してい
た。しかし、図８に示すように立ち上がりエッジでの位
相比較を行う第一の位相比較器に対し、立ち下がりエッ
ジでの位相比較を行う第二の位相比較器では、その出力
を反転させずに、位相比較を行う分周クロックを反転さ
れた状態で用いることが可能である。これにより、２つ
の位相比較器の出力側が対称な構成となり、位相比較器
の出力に含まれる誤差成分を減らすことが期待できる。
を用いて説明する。第一の実施例では、分周クロックの
立ち上がり・立ち下がりエッジでの位相比較を行うの
に、正しい位相比較を実現するために第一の位相比較器
の出力に対し、第二の位相比較器の出力は反転させて、
それらの出力の和を取り低域フイルタヘと入力してい
た。しかし、図８に示すように立ち上がりエッジでの位
相比較を行う第一の位相比較器に対し、立ち下がりエッ
ジでの位相比較を行う第二の位相比較器では、その出力
を反転させずに、位相比較を行う分周クロックを反転さ
れた状態で用いることが可能である。これにより、２つ
の位相比較器の出力側が対称な構成となり、位相比較器
の出力に含まれる誤差成分を減らすことが期待できる。
【００２８】さらに、本発明の第四の実施例について図
９を用いて説明する。これまでの実施例では、位相比較
器が２つ必要であった。しかし、図１０に示すように、
図６で示されていた位相比較器の構成を改良することに
より、立ち上がりエッジでの位相比較も、立ち下がりエ
ッジでの位相比較も１つの位相比較器で処理できる回路
構成を実現することが可能である。これを用いることに
より、図９に示すような、よりシンプルな構成の本発明
によるクロック抽出回略を実現することができる。これ
により、素子数の削減、消費電力の低減が期待できる。
９を用いて説明する。これまでの実施例では、位相比較
器が２つ必要であった。しかし、図１０に示すように、
図６で示されていた位相比較器の構成を改良することに
より、立ち上がりエッジでの位相比較も、立ち下がりエ
ッジでの位相比較も１つの位相比較器で処理できる回路
構成を実現することが可能である。これを用いることに
より、図９に示すような、よりシンプルな構成の本発明
によるクロック抽出回略を実現することができる。これ
により、素子数の削減、消費電力の低減が期待できる。
【００２９】
【発明の効果】本発明の効果は、従来程度の動作速度の
位相比較器を用いた場合でも、本発明による新規構成に
よれば高速なクロック抽出回路が実現できることであ
る。従来構成のクロック抽出回路における位相比較器の
動作速度はデータ入力信号の伝送速度と等しい動作速度
が要求されていたため、位相比較器の動作速度により、
クロック抽出回路の動作速度は制限されていた。しか
し、本発明の構成によれば、位相比較器の動作速度は、
データ入力信号の伝送速度の半分で十分である。よって
高速なクロック抽出が可能となった。また、従来と同じ
位相比較器を用いた場合、従来に比ベ倍の伝送速度まで
のデータ信号の高速クロック抽出が可能である。さらに
は、本発明によれば、このような高速なクロック抽出回
路がオンチップ上に構成できるため、従来に比ベ、高速
なクロック抽出回路の小型化、低価格化が実現可能であ
る。
位相比較器を用いた場合でも、本発明による新規構成に
よれば高速なクロック抽出回路が実現できることであ
る。従来構成のクロック抽出回路における位相比較器の
動作速度はデータ入力信号の伝送速度と等しい動作速度
が要求されていたため、位相比較器の動作速度により、
クロック抽出回路の動作速度は制限されていた。しか
し、本発明の構成によれば、位相比較器の動作速度は、
データ入力信号の伝送速度の半分で十分である。よって
高速なクロック抽出が可能となった。また、従来と同じ
位相比較器を用いた場合、従来に比ベ倍の伝送速度まで
のデータ信号の高速クロック抽出が可能である。さらに
は、本発明によれば、このような高速なクロック抽出回
路がオンチップ上に構成できるため、従来に比ベ、高速
なクロック抽出回路の小型化、低価格化が実現可能であ
る。
【図１】本発明の第一の実施例の構成を示すプロック
図。
図。
【図２】本発明の動作を説明するためのタイムチャート
であり、（ａ）は入力されたノンリターンゼロ信号を示
す図、（ｂ）はノンリターンゼロ信号の変化点に応じて
生成された検出パルスを示す図、（ｃ）は抽出されたク
ロック信号を示す図、（ｄ）は抽出されたクロック信号
を分周した波形を示す図、（ｅ）は分周された抽出クロ
ック信号より９０度位相が進んだ波形を示す図、（ｆ）
はエッジパルスセレクト回路によりセレクトされた、分
周クロックの立ち上がりエッジに対して位相比較を行う
ためのエッジパルスを示す図、（ｇ）はエッジパルスセ
レクト回路によりセレクトされた、分周クロックの立ち
下がりエッジに対して位相比較を行うためのエッジパル
スを示す図。
であり、（ａ）は入力されたノンリターンゼロ信号を示
す図、（ｂ）はノンリターンゼロ信号の変化点に応じて
生成された検出パルスを示す図、（ｃ）は抽出されたク
ロック信号を示す図、（ｄ）は抽出されたクロック信号
を分周した波形を示す図、（ｅ）は分周された抽出クロ
ック信号より９０度位相が進んだ波形を示す図、（ｆ）
はエッジパルスセレクト回路によりセレクトされた、分
周クロックの立ち上がりエッジに対して位相比較を行う
ためのエッジパルスを示す図、（ｇ）はエッジパルスセ
レクト回路によりセレクトされた、分周クロックの立ち
下がりエッジに対して位相比較を行うためのエッジパル
スを示す図。
【図３】位相比較器の位相誤差に対する出力特性を示す
図であり、（ａ）は従来例の構成による位相比較器の出
力特性を示す図、（ｂ）は従来例において分周された信
号の位相比較を行った場合の位相比較器の出力特性を示
す図、（ｃ）は本発明の構成による２つの位相比較器の
出力の和の出力特性を示す図。
図であり、（ａ）は従来例の構成による位相比較器の出
力特性を示す図、（ｂ）は従来例において分周された信
号の位相比較を行った場合の位相比較器の出力特性を示
す図、（ｃ）は本発明の構成による２つの位相比較器の
出力の和の出力特性を示す図。
【図４】エッジ検出回路の一例を示す回路図。
【図５】分周器の一例を示す回路図。
【図６】位相比較器の一例を示す回路図。
【図７】本発明の第二の実施例の構成を示すブロック
図。
図。
【図８】本発明の第三の実施例の構成を示すプロック
図。
図。
【図９】本発明の第四の実施例の構成を示すプロック
図。
図。
【図１０】両エッジ位相比較器の一例を示す回路図。
【図１１】従来例の構成によるプロック図。
【図１２】従来例において分周された信号の位相比較を
行った場合の問題点を示すためのタイミングチャートで
あり、（ａ）は入力されたノンリターンゼロ信号を示す
図、（ｂ）はノンリターンゼロ信号の変化点に応じて生
成された検出パルスを示す図、（ｃ）は抽出されたクロ
ック信号を示す図、（ｄ）は抽出されたクロック信号を
分周した波形を示す図、（ｅ）は抽出されたクロックの
分周された信号が位相πずれて同期がかかってしまった
場合の波形を示す図。
行った場合の問題点を示すためのタイミングチャートで
あり、（ａ）は入力されたノンリターンゼロ信号を示す
図、（ｂ）はノンリターンゼロ信号の変化点に応じて生
成された検出パルスを示す図、（ｃ）は抽出されたクロ
ック信号を示す図、（ｄ）は抽出されたクロック信号を
分周した波形を示す図、（ｅ）は抽出されたクロックの
分周された信号が位相πずれて同期がかかってしまった
場合の波形を示す図。
１ エッジ検出回路 ２ （第一の）分周器 ３ エッジパルスセレクト回路 ４ 第一の位相比較器 ５ 第二の位相比較器 ６ 低域フィルタ ７ 電圧制御発振器 ８ （第二の）分周器 ９ 両エッジ位相比較器 １０ 入力端子 ２０ 出力端子 ＶＣＣ，ＶＥＥ，ＶＣＳ 電源電圧
Claims (8)
- 【請求項１】 ノンリターンゼロ信号を受信して信号再
生を行うためのクロック抽出回路であって、 受信するノンリターンゼロ信号をｍ分周（但し、ｍは所
定の正数）する第一の分周回路と、前記 第一の分周回路の出力の変化点を検出するエッジ検
出回路と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
をｎ分周（但し、ｎは所定の正数）する第二の分周回路
と、 前記エッジ検出回路により検出されたエッジパルスを前
記分周されたクロック信号の立ち上がりエッジに対して
位相比較すべきエッジパルスと立ち下がりエッジに対し
て位相比較すべきエッジパルスとに分離するセレクト回
路と、前記 セレクト回路により分離された各々のエッジパルス
と前記分周されたクロック信号との位相を比較し、その
位相誤差に応じた信号を前記電圧制御発振器に出力する
位相比較器とを少なくとも備えることを特徴とするクロ
ック抽出回路。 - 【請求項２】 受信するノンリターンゼロ信号をｍ分周
するの分周回路と、前記 分周回路の出力の変化点を検出するエッジ検出回路
と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記エッジ検出回路により検出されたエッジパルスを前
記クロック信号の立ち上がりに対して位相比較すべきエ
ッジパルスと立ち下がりエッジに対して位相比較すべき
エッジパルスとに分離するセレクト回路と、前記 セレクト回路により分離された各々のエッジパルス
と前記クロック信号との位相を比較し、その位相誤差に
応じた信号を前記電圧制御発振器に出力する位相比較器
とを少なくとも備えることを特徴とするクロック抽出回
路。 - 【請求項３】 受信するノンリターシゼロ信号の変化点
を検出するエッジ検出回路と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
をｎ分周する分周回路と、 前記エッジ検出回路により検出されたエッジパルスを前
記分周されたクロック信号の立ち上がりエッジに対して
位相比較すべきエッジパルスと立ち下がりエッジに対し
て位相比較すべきエッジパルスとに分離するセレクト回
路と、前記 セレクト回路により分離された各々のエッジパルス
と前記分周されたクロック信号との位相を比較し、その
位相誤差に応じた信号を前記電圧制御発振器に出力する
位相比較器とを少なくとも備えることを特徴とするクロ
ック抽出回路。 - 【請求項４】 受信するノンリターンゼロ信号を２分周
する第一の分周回路と、前記 第一の分周回路の出力の変化点を検出するエッジ検
出回路と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
を２分周する第二の分周回路と、 前記エッジ検出回略により検出されたエッジパルスを前
記分周されたクロック信号の立ち上がりエッジに対して
位相比較すべきエッジパルスと立ち下がりエッジに対し
て位相比較すべきエッジパルスとに分離するセレクト回
路と、前記 セレクト回路により分離された各々のエッジパルス
と前記分周されたクロック信号との位相を比較し、その
位相誤差に応じた信号を前記電圧制御発振器に出力する
位相比較器とを少なくとも備えることを特徴とするクロ
ック抽出回路。 - 【請求項５】 受信するノンリターンゼロ信号の変化点
を検出するエッジ検出回路と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記電圧制御発振器により発振させられたクロック信号
を２分周する分周回路と、 前記エッジ検出回路により検出されたエッジパルスを前
記分周されたクロック 信号の立ち上がりエッジに対して
位相比較すべきエッジパルスと立ち下がりエッジに対し
て位相比較すべきエッジパルスとに分離するセレクト回
路と、前記 セレクト回路により分離された各々のエッジパルス
と前記分周されたクロック信号との位相を比較し、その
位相誤差に応じた信号を前記電圧制御発振器に出力する
位相比較器とを少なくとも備えることを特徴とするクロ
ック抽出回路。 - 【請求項６】 受信するノンリターンゼロ信号を２分周
するの分周回路と、前記 分周回路の出力の変化点を検出するエッジ検出回路
と、前記 受信するノンリターンゼロ信号の伝送レートにほぼ
等しい周波数領域でクロック信号を発振する電圧制御発
振器と、 前記エッジ検出回路により検出されたエッジパルスを前
記クロック信号の立ち上がりに対して位相比較すべきエ
ッジパルスと立ち下がりエッジに対して位相比較すべき
エッジパルスとに分離するセレクト回路と、前記 セレクト回路により分離された各々のエッジパルス
と前記クロック信号との位相を比較し、その位相誤差に
応じた信号を前記電圧制御発振器に出力する位相比較器
とを少なくとも備えることを特徴とするクロック抽出回
路。 - 【請求項７】 請求項４または請求項５に記載のクロッ
ク抽出回路において、 前記エッジパルスセレクト回路は、分周されたクロック
信号と９０度位相のずれた分周クロック信号を用いて、
エッジパルスの場合分けを行うことを特徴とするクロッ
ク抽出回路。 - 【請求項８】 請求項６に記載のクロック抽出回路にお
いて、 前記エッジパルスセレクト回路は、抽出されたクロック
信号と９０度位相のずれた抽出クロック信号を用いて、
エッジパルスの場合分けを行うことを特徴とすることを
特徴とするクロック抽出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230197A JP3033520B2 (ja) | 1997-05-13 | 1997-05-13 | クロック抽出回路 |
| DE69830541T DE69830541T2 (de) | 1997-05-13 | 1998-05-08 | Takt-extraktionsschaltkreis |
| EP98108465A EP0878911B1 (en) | 1997-05-13 | 1998-05-08 | Clock extraction circuit |
| US09/075,814 US6072370A (en) | 1997-05-13 | 1998-05-12 | Clock extraction circuit |
| CNB981150667A CN1155156C (zh) | 1997-05-13 | 1998-05-13 | 时钟提取电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12230197A JP3033520B2 (ja) | 1997-05-13 | 1997-05-13 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313303A JPH10313303A (ja) | 1998-11-24 |
| JP3033520B2 true JP3033520B2 (ja) | 2000-04-17 |
Family
ID=14832577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12230197A Expired - Fee Related JP3033520B2 (ja) | 1997-05-13 | 1997-05-13 | クロック抽出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6072370A (ja) |
| EP (1) | EP0878911B1 (ja) |
| JP (1) | JP3033520B2 (ja) |
| CN (1) | CN1155156C (ja) |
| DE (1) | DE69830541T2 (ja) |
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| WO1999059051A1 (fr) * | 1998-05-13 | 1999-11-18 | Mitsubishi Denki Kabushiki Kaisha | Dispositif et appareil pour detecter une defaillance d'horloge |
| US6166606A (en) * | 1999-02-10 | 2000-12-26 | Zilog, Inc. | Phase and frequency locked clock generator |
| JP3327256B2 (ja) | 1999-06-17 | 2002-09-24 | 日本電気株式会社 | クロックリカバリ回路及び位相比較方法 |
| JP3881891B2 (ja) * | 1999-12-03 | 2007-02-14 | 富士通株式会社 | 位相同期ループ回路ならびに該回路を備える光中継装置、光端局装置および光通信システム |
| US6606360B1 (en) * | 1999-12-30 | 2003-08-12 | Intel Corporation | Method and apparatus for receiving data |
| US6608875B1 (en) * | 2000-05-02 | 2003-08-19 | Tektronix, Inc. | Free-running-frequency adjustment circuit for a clock recovery system |
| US7113562B1 (en) * | 2000-12-27 | 2006-09-26 | Intel Corporation | Method and apparatus for receiving data based on tracking zero crossings |
| JP2002246901A (ja) * | 2001-02-15 | 2002-08-30 | Sanyo Electric Co Ltd | 位相比較器 |
| JP3502618B2 (ja) * | 2001-07-19 | 2004-03-02 | 松下電器産業株式会社 | 位相同期ループ回路、及びデータ再生装置 |
| US7218157B2 (en) * | 2002-08-30 | 2007-05-15 | Nxp B.V. | Phase locked loop |
| CN103969477A (zh) * | 2014-05-27 | 2014-08-06 | 深圳市开立科技有限公司 | 一种信号发生器及其应用方法、系统 |
| WO2019171585A1 (ja) * | 2018-03-09 | 2019-09-12 | 三菱電機株式会社 | Ｐｌｌ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1172083A (en) * | 1966-09-06 | 1969-11-26 | British Telecomm Res Ltd | Digit Rate Synchronisation of a Network of Digital Stations |
| JPS637050A (ja) * | 1986-06-27 | 1988-01-12 | Sumitomo Electric Ind Ltd | 高速タイミング抽出回路 |
| JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
-
1997
- 1997-05-13 JP JP12230197A patent/JP3033520B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-08 DE DE69830541T patent/DE69830541T2/de not_active Expired - Lifetime
- 1998-05-08 EP EP98108465A patent/EP0878911B1/en not_active Expired - Lifetime
- 1998-05-12 US US09/075,814 patent/US6072370A/en not_active Expired - Lifetime
- 1998-05-13 CN CNB981150667A patent/CN1155156C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0878911B1 (en) | 2005-06-15 |
| DE69830541D1 (de) | 2005-07-21 |
| CN1155156C (zh) | 2004-06-23 |
| DE69830541T2 (de) | 2006-05-11 |
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