JPH07201137A - 位相同期ループのロック検出方法及びロック検出装置 - Google Patents
位相同期ループのロック検出方法及びロック検出装置Info
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- JPH07201137A JPH07201137A JP35536893A JP35536893A JPH07201137A JP H07201137 A JPH07201137 A JP H07201137A JP 35536893 A JP35536893 A JP 35536893A JP 35536893 A JP35536893 A JP 35536893A JP H07201137 A JPH07201137 A JP H07201137A
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- phase
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- locked loop
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Abstract
(57)【要約】
【構成】 Ａ／Ｄ変換器１１は、ＤＰＬＬ２からの再生
クロックに基づいたサンプリングクロックに同期して再
生信号をディジタル信号に変換する。シフトレジスタ１
２は、サンプル値を順次遅延する。比較器１３、１４
は、互いに近傍の少なくとも２つのサンプル値を比較す
る。コントローラ１５は、比較器１３、１４からの比較
結果のうち、クロックパターン毎に得られるクロックパ
ターンのエッジ近傍の同じ比較結果の回数を計数すると
共に、所定時間内の回数が所定の閾値以上のとき、ＤＰ
ＬＬ２がロック状態又はノンロック状態であると検出す
る。 【効果】 小さな回路規模で、従来の装置に比して信頼
性が高く位相同期ループのロック状態を検出することが
できる。
クロックに基づいたサンプリングクロックに同期して再
生信号をディジタル信号に変換する。シフトレジスタ１
２は、サンプル値を順次遅延する。比較器１３、１４
は、互いに近傍の少なくとも２つのサンプル値を比較す
る。コントローラ１５は、比較器１３、１４からの比較
結果のうち、クロックパターン毎に得られるクロックパ
ターンのエッジ近傍の同じ比較結果の回数を計数すると
共に、所定時間内の回数が所定の閾値以上のとき、ＤＰ
ＬＬ２がロック状態又はノンロック状態であると検出す
る。 【効果】 小さな回路規模で、従来の装置に比して信頼
性が高く位相同期ループのロック状態を検出することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループのロッ
ク検出方法及びロック検出装置に関し、例えばディスク
装置のクロック再生回路等に用いられている位相同期ル
ープのロック検出方法及びロック検出装置に関する。
ク検出方法及びロック検出装置に関し、例えばディスク
装置のクロック再生回路等に用いられている位相同期ル
ープのロック検出方法及びロック検出装置に関する。
【０００２】
【従来の技術】位相同期ループ（以下、ＰＬＬ：Phase
Locked Loop という）やディジタルＰＬＬ（以下、ＤＰ
ＬＬという）は、入力信号の周波数に一致した周波数の
信号（例えばクロック）を発生する回路であり、種々の
装置、例えば通信装置やディスク装置等に広く用いられ
ている。例えばハードディスク装置で用いられているＰ
ＬＬは、所謂サンプル・サーボ・フォーマットを有する
磁気ディスクを磁気ヘッドを用いて再生し、データとは
独立して離散的に挿入されたクロック再生用のクロック
パターンに相当する再生信号からクロックを再生するよ
うになっている。そして、データの書込及び読出は、こ
の再生されたクロックに同期して行われる。
Locked Loop という）やディジタルＰＬＬ（以下、ＤＰ
ＬＬという）は、入力信号の周波数に一致した周波数の
信号（例えばクロック）を発生する回路であり、種々の
装置、例えば通信装置やディスク装置等に広く用いられ
ている。例えばハードディスク装置で用いられているＰ
ＬＬは、所謂サンプル・サーボ・フォーマットを有する
磁気ディスクを磁気ヘッドを用いて再生し、データとは
独立して離散的に挿入されたクロック再生用のクロック
パターンに相当する再生信号からクロックを再生するよ
うになっている。そして、データの書込及び読出は、こ
の再生されたクロックに同期して行われる。
【０００３】原理的には、ＰＬＬは、電圧制御発振器
（以下、ＶＣＯ：Votage ControlledOscillatorとい
う）と、このＶＣＯが発振する信号と入力信号の位相を
比較してその差に応じた電圧を発生する位相比較器（Ph
ase comparator）と、位相比較器の出力から高周波成分
やノイズを除去してＶＣＯに制御電圧を供給するループ
フィルタ（Loop Filter)とから構成され、その動作モー
ドとして、ＶＣＯの発振周波数を所謂キャプチャレンジ
に引き込んでいる状態である所謂捕獲（Capture)モード
５１と、引込みが完了して、ＶＣＯの発振周波数が入力
信号の周波数に追従している状態である所謂追従（トラ
ッキング：Tracking）モード（あるいはロック（Lock）
モード）５２とがある。
（以下、ＶＣＯ：Votage ControlledOscillatorとい
う）と、このＶＣＯが発振する信号と入力信号の位相を
比較してその差に応じた電圧を発生する位相比較器（Ph
ase comparator）と、位相比較器の出力から高周波成分
やノイズを除去してＶＣＯに制御電圧を供給するループ
フィルタ（Loop Filter)とから構成され、その動作モー
ドとして、ＶＣＯの発振周波数を所謂キャプチャレンジ
に引き込んでいる状態である所謂捕獲（Capture)モード
５１と、引込みが完了して、ＶＣＯの発振周波数が入力
信号の周波数に追従している状態である所謂追従（トラ
ッキング：Tracking）モード（あるいはロック（Lock）
モード）５２とがある。
【０００４】具体的には、例えばハードディスク装置に
おいて電源を投入すると、ＰＬＬの動作モードは、図５
に示すように、スリープモード５０から捕獲モード５１
に遷移し、この捕獲モード５１において、例えば磁気デ
ィスクの記録面に予め設けられた所謂ユニークパターン
を用いて引込みを開始する。すなわちユニークパターン
は、クロックパターンの存在位置（時刻）を示し、同期
が確立していないときでも容易に検出できるようになっ
ており、ユニークパターンの再生信号に基づいてクロッ
クパターンを検出して、引込みを開始する。そして、引
込みが完了する（ロック状態となる）と、ＰＬＬの動作
モードは追従モード５２に遷移する。この追従モード５
２において、ロックが外れると、ＰＬＬの動作モード
は、再び捕獲モード５１に遷移する。
おいて電源を投入すると、ＰＬＬの動作モードは、図５
に示すように、スリープモード５０から捕獲モード５１
に遷移し、この捕獲モード５１において、例えば磁気デ
ィスクの記録面に予め設けられた所謂ユニークパターン
を用いて引込みを開始する。すなわちユニークパターン
は、クロックパターンの存在位置（時刻）を示し、同期
が確立していないときでも容易に検出できるようになっ
ており、ユニークパターンの再生信号に基づいてクロッ
クパターンを検出して、引込みを開始する。そして、引
込みが完了する（ロック状態となる）と、ＰＬＬの動作
モードは追従モード５２に遷移する。この追従モード５
２において、ロックが外れると、ＰＬＬの動作モード
は、再び捕獲モード５１に遷移する。
【０００５】ところで、ＰＬＬのキャプチャレンジ、所
謂ロックレンジ、引込時間（pull-in time) 等は、上述
のループフィルタの帯域幅や所謂ループゲイン等によっ
て定まり、例えば捕獲モードにおいて引込みを速くする
ために帯域幅を広くしたり、ループゲインを高める必要
がある。一方、例えば追従モードにおいては外部雑音に
よる影響を小さくして系が安定に動作するようにするた
めに、ループフィルタの帯域幅を狭くする必要がある。
すなわち、ＰＬＬでは、その動作モードに対応してルー
プフィルタの特性やループゲインを制御することが行わ
れている。
謂ロックレンジ、引込時間（pull-in time) 等は、上述
のループフィルタの帯域幅や所謂ループゲイン等によっ
て定まり、例えば捕獲モードにおいて引込みを速くする
ために帯域幅を広くしたり、ループゲインを高める必要
がある。一方、例えば追従モードにおいては外部雑音に
よる影響を小さくして系が安定に動作するようにするた
めに、ループフィルタの帯域幅を狭くする必要がある。
すなわち、ＰＬＬでは、その動作モードに対応してルー
プフィルタの特性やループゲインを制御することが行わ
れている。
【０００６】そして、従来の装置では、ループフィルタ
特性等の制御のために必要とされるＰＬＬの動作モード
の検出、すなわちＰＬＬがロック状態かノンロック状態
かの検出は、上述した位相比較器の出力に基づいて行わ
れていた。
特性等の制御のために必要とされるＰＬＬの動作モード
の検出、すなわちＰＬＬがロック状態かノンロック状態
かの検出は、上述した位相比較器の出力に基づいて行わ
れていた。
【０００７】
【発明が解決しようとする課題】しかし、位相比較器の
出力を用いる方法では、再生信号のＳ／Ｎ（Signal toN
oise ratio)が低い場合に、信頼度に欠ける、また時間
的な遅れが大きいという問題があった。
出力を用いる方法では、再生信号のＳ／Ｎ（Signal toN
oise ratio)が低い場合に、信頼度に欠ける、また時間
的な遅れが大きいという問題があった。
【０００８】本発明は、このような実情に鑑みてなされ
たものであり、小さな回路規模で、従来の装置に比して
信頼性が高く位相同期ループのロック状態を検出するこ
とができる位相同期ループのロック検出方法及びロック
検出装置の提供を目的とする。
たものであり、小さな回路規模で、従来の装置に比して
信頼性が高く位相同期ループのロック状態を検出するこ
とができる位相同期ループのロック検出方法及びロック
検出装置の提供を目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る第１の位相同期ループのロック検出方
法は、データとは独立してクロック再生用のクロックパ
ターンが離散的に挿入されたサンプル・サーボ・フォー
マットを有する再生信号からクロックを再生する位相同
期ループのロック検出方法であって、位相同期ループで
再生されるクロックに基づいたサンプリングクロックに
同期して再生信号をディジタル信号に変換し、クロック
パターンに対応したサンプル値のうちのクロックパター
ンのエッジ近傍の少なくとも２つのサンプル値を比較
し、クロックパターン毎に得られる同じ比較結果の回数
を計数し、所定時間内の回数が所定の閾値以上のとき、
位相同期ループがロック状態であると検出することを特
徴とする。
に、本発明に係る第１の位相同期ループのロック検出方
法は、データとは独立してクロック再生用のクロックパ
ターンが離散的に挿入されたサンプル・サーボ・フォー
マットを有する再生信号からクロックを再生する位相同
期ループのロック検出方法であって、位相同期ループで
再生されるクロックに基づいたサンプリングクロックに
同期して再生信号をディジタル信号に変換し、クロック
パターンに対応したサンプル値のうちのクロックパター
ンのエッジ近傍の少なくとも２つのサンプル値を比較
し、クロックパターン毎に得られる同じ比較結果の回数
を計数し、所定時間内の回数が所定の閾値以上のとき、
位相同期ループがロック状態であると検出することを特
徴とする。
【００１０】また、本発明に係る第２の位相同期ループ
のロック検出方法は、第１の位相同期ループのロック検
出方法において、クロックパターンのエッジ近傍の少な
くとも２つのサンプル値を、正規の位相に対して進み位
相の２つのサンプル値と遅れ位相の２つのサンプル値と
し、進み位相の２つのサンプル値を比較すると共に、遅
れ位相の２つのサンプル値を比較して、第１の位相同期
ループのロック検出方法における比較結果とすることを
特徴とする。
のロック検出方法は、第１の位相同期ループのロック検
出方法において、クロックパターンのエッジ近傍の少な
くとも２つのサンプル値を、正規の位相に対して進み位
相の２つのサンプル値と遅れ位相の２つのサンプル値と
し、進み位相の２つのサンプル値を比較すると共に、遅
れ位相の２つのサンプル値を比較して、第１の位相同期
ループのロック検出方法における比較結果とすることを
特徴とする。
【００１１】また、本発明に係る第３の位相同期ループ
のロック検出方法は、第１の位相同期ループのロック検
出方法又は第２の位相同期ループのロック検出方法にお
いて、ロック状態の際に、比較結果が反転した後、同じ
比較結果の回数が所定時間内に所定の閾値以上となった
とき、ノンロック状態とすることを特徴とする。
のロック検出方法は、第１の位相同期ループのロック検
出方法又は第２の位相同期ループのロック検出方法にお
いて、ロック状態の際に、比較結果が反転した後、同じ
比較結果の回数が所定時間内に所定の閾値以上となった
とき、ノンロック状態とすることを特徴とする。
【００１２】また、本発明に係る第１の位相同期ループ
のロック検出装置は、データとは独立してクロック再生
用のクロックパターンが離散的に挿入されたサンプル・
サーボ・フォーマットを有する再生信号からクロックを
再生する位相同期ループのロック検出装置であって、位
相同期ループで再生されるクロックに基づいたサンプリ
ングクロックに同期して再生信号をディジタル信号に変
換するアナログ／ディジタル変換手段と、アナログ／デ
ィジタル変換手段からのクロックパターンに対応したサ
ンプル値のうちのクロックパターンのエッジ近傍の少な
くとも２つのサンプル値を比較する比較手段と、比較手
段からのクロックパターン毎に得られる同じ比較結果の
回数を計数する計数手段と、所定時間内の回数が所定の
閾値以上のとき、位相同期ループがロック状態であると
検出するロック検出手段とを備えることを特徴とする。
のロック検出装置は、データとは独立してクロック再生
用のクロックパターンが離散的に挿入されたサンプル・
サーボ・フォーマットを有する再生信号からクロックを
再生する位相同期ループのロック検出装置であって、位
相同期ループで再生されるクロックに基づいたサンプリ
ングクロックに同期して再生信号をディジタル信号に変
換するアナログ／ディジタル変換手段と、アナログ／デ
ィジタル変換手段からのクロックパターンに対応したサ
ンプル値のうちのクロックパターンのエッジ近傍の少な
くとも２つのサンプル値を比較する比較手段と、比較手
段からのクロックパターン毎に得られる同じ比較結果の
回数を計数する計数手段と、所定時間内の回数が所定の
閾値以上のとき、位相同期ループがロック状態であると
検出するロック検出手段とを備えることを特徴とする。
【００１３】また、本発明に係る第２の位相同期ループ
のロック検出装置は、第１の位相同期ループのロック検
出装置において、比較手段が、クロックパターンのエッ
ジ近傍であって、正規の位相に対して進み位相の２つの
サンプル値を比較すると共に、遅れ位相の２つのサンプ
ル値を比較して比較結果を求め、比較結果を計数手段に
供給することを特徴とする。
のロック検出装置は、第１の位相同期ループのロック検
出装置において、比較手段が、クロックパターンのエッ
ジ近傍であって、正規の位相に対して進み位相の２つの
サンプル値を比較すると共に、遅れ位相の２つのサンプ
ル値を比較して比較結果を求め、比較結果を計数手段に
供給することを特徴とする。
【００１４】また、本発明に係る第３の位相同期ループ
のロック検出装置は、第１の位相同期ループのロック検
出装置又は第２の位相同期ループのロック検出装置にお
いて、ロック状態の際に、比較手段で検出される比較結
果が反転した後、計数手段で計数される同じ比較結果の
回数が所定時間内に所定の閾値以上となったとき、ロッ
ク検出手段がノンロック状態であると検出することを特
徴とする。
のロック検出装置は、第１の位相同期ループのロック検
出装置又は第２の位相同期ループのロック検出装置にお
いて、ロック状態の際に、比較手段で検出される比較結
果が反転した後、計数手段で計数される同じ比較結果の
回数が所定時間内に所定の閾値以上となったとき、ロッ
ク検出手段がノンロック状態であると検出することを特
徴とする。
【００１５】
【作用】本発明では、位相同期ループで再生されるクロ
ックに基づいたサンプリングクロックに同期して再生信
号をディジタル信号に変換し、クロックパターンに対応
したサンプル値のうちのクロックパターンのエッジ近傍
の少なくとも２つのサンプル値を比較し、クロックパタ
ーン毎に得られる同じ比較結果の回数を計数し、所定時
間内の回数が所定の閾値以上のとき、位相同期ループが
ロック状態であると検出する。
ックに基づいたサンプリングクロックに同期して再生信
号をディジタル信号に変換し、クロックパターンに対応
したサンプル値のうちのクロックパターンのエッジ近傍
の少なくとも２つのサンプル値を比較し、クロックパタ
ーン毎に得られる同じ比較結果の回数を計数し、所定時
間内の回数が所定の閾値以上のとき、位相同期ループが
ロック状態であると検出する。
【００１６】また、本発明では、クロックパターンのエ
ッジ近傍であって、正規の位相に対して進み位相の２つ
のサンプル値を比較すると共に、遅れ位相の２つのサン
プル値を比較し、クロックパターン毎に得られる進み位
相の比較結果が同じであって、クロックパターン毎に得
られる遅れ位相の比較結果が同じである回数を計数し、
所定時間内の回数が所定の閾値以上のとき、位相同期ル
ープがロック状態であると検出する。
ッジ近傍であって、正規の位相に対して進み位相の２つ
のサンプル値を比較すると共に、遅れ位相の２つのサン
プル値を比較し、クロックパターン毎に得られる進み位
相の比較結果が同じであって、クロックパターン毎に得
られる遅れ位相の比較結果が同じである回数を計数し、
所定時間内の回数が所定の閾値以上のとき、位相同期ル
ープがロック状態であると検出する。
【００１７】また、本発明では、ロック状態において、
比較結果が反転した後、同じ比較結果の回数が所定時間
内に所定の閾値以上となったとき、ノンロック状態とす
る。
比較結果が反転した後、同じ比較結果の回数が所定時間
内に所定の閾値以上となったとき、ノンロック状態とす
る。
【００１８】
【実施例】以下、本発明に係る位相同期ループのロック
検出方法及びロック検出装置の一実施例を図面を参照し
ながら説明する。この実施例は、データとは独立してク
ロック再生用のクロックパターンが離散的に挿入された
サンプル・サーボ・フォーマットを有する再生信号から
クロックを再生する、例えば所謂ディジタル位相同期ル
ープ（以下、ＤＰＬＬという）のロック検出装置に、本
発明を適用したものである。
検出方法及びロック検出装置の一実施例を図面を参照し
ながら説明する。この実施例は、データとは独立してク
ロック再生用のクロックパターンが離散的に挿入された
サンプル・サーボ・フォーマットを有する再生信号から
クロックを再生する、例えば所謂ディジタル位相同期ル
ープ（以下、ＤＰＬＬという）のロック検出装置に、本
発明を適用したものである。
【００１９】本発明を適用したロック検出装置は、例え
ば図１に示すように、ＤＰＬＬ２で再生されるクロック
に基づいたサンプリングクロックに同期して再生信号を
ディジタル信号に変換するアナログ／ディジタル（以
下、Ａ／Ｄという）変換器１１と、該Ａ／Ｄ変換器１１
からのサンプル値を遅延するタップ付のシフトレジスタ
１２と、該シフトレジスタ１２の各段の出力により、互
いに近傍の少なくとも２つのサンプル値を比較する比較
器１３、１４と、該比較器１３、１４からの比較結果の
うち、上記クロックパターン毎に得られる該クロックパ
ターンのエッジ近傍の同じ比較結果の回数を計数すると
共に、所定時間内の回数が所定の閾値以上のとき、上記
ＤＰＬＬ２がロック状態又はノンロック状態であると検
出するコントローラ１５と、該コントローラ１５にウィ
ンドウパルスを供給するタイマ１６とを備える。
ば図１に示すように、ＤＰＬＬ２で再生されるクロック
に基づいたサンプリングクロックに同期して再生信号を
ディジタル信号に変換するアナログ／ディジタル（以
下、Ａ／Ｄという）変換器１１と、該Ａ／Ｄ変換器１１
からのサンプル値を遅延するタップ付のシフトレジスタ
１２と、該シフトレジスタ１２の各段の出力により、互
いに近傍の少なくとも２つのサンプル値を比較する比較
器１３、１４と、該比較器１３、１４からの比較結果の
うち、上記クロックパターン毎に得られる該クロックパ
ターンのエッジ近傍の同じ比較結果の回数を計数すると
共に、所定時間内の回数が所定の閾値以上のとき、上記
ＤＰＬＬ２がロック状態又はノンロック状態であると検
出するコントローラ１５と、該コントローラ１５にウィ
ンドウパルスを供給するタイマ１６とを備える。
【００２０】そして、ＤＰＬＬ２には、例えば磁気ヘッ
ドを用いて磁気ディスクを再生することにより得られる
再生信号がＡ／Ｄ変換器１によりサンプリングされると
共に、ディジタル信号に変換されて供給される。このＤ
ＰＬＬ２は、一般的なＤＰＬＬと同じ回路構成を有し、
再生信号のうちのクロックパターンのエッジに同期した
クロックを再生する（以下、再生クロックという）よう
になっている。この再生クロックはサンプリングクロッ
クとしてＡ／Ｄ変換器１に供給される。
ドを用いて磁気ディスクを再生することにより得られる
再生信号がＡ／Ｄ変換器１によりサンプリングされると
共に、ディジタル信号に変換されて供給される。このＤ
ＰＬＬ２は、一般的なＤＰＬＬと同じ回路構成を有し、
再生信号のうちのクロックパターンのエッジに同期した
クロックを再生する（以下、再生クロックという）よう
になっている。この再生クロックはサンプリングクロッ
クとしてＡ／Ｄ変換器１に供給される。
【００２１】Ａ／Ｄ変換器１１は、ＤＰＬＬ２で再生さ
れる再生クロックに基づいたサンプリングクロック、例
えば再生クロックをそのままサンプリングクロックとし
て再生信号をサンプリングすると共に、ディジタル信号
に変換し（以下、サンプリング毎に得られるディジタル
信号をサンプル値という）、サンプル値をシフトレジス
タ１２に供給する。シフトレジスタ１２は、サンプル値
をサンプリングクロックに同期して遅延し、比較器１
３、１４は、シフトレジスタ１２の各段の出力により、
互いに近傍の少なくとも２つのサンプル値の大小を比較
する。ところで、このようにＡ／Ｄ変換器１１のサンプ
リングクロックを再生クロックとして、Ａ／Ｄ変換器１
１のサンプリングクロックをＡ／Ｄ変換器１のサンプリ
ングクロックと同じものとする場合は、Ａ／Ｄ変換器１
の出力をシフトレジスタ１２に供給するようにして、Ａ
／Ｄ変換器１１を削除してもよい。また、サンプリング
クロックとしては、上述の再生クロックに限定されるも
のではなく、再生クロックに同期し、整数の周波数を有
するクロックを用いることもできる。
れる再生クロックに基づいたサンプリングクロック、例
えば再生クロックをそのままサンプリングクロックとし
て再生信号をサンプリングすると共に、ディジタル信号
に変換し（以下、サンプリング毎に得られるディジタル
信号をサンプル値という）、サンプル値をシフトレジス
タ１２に供給する。シフトレジスタ１２は、サンプル値
をサンプリングクロックに同期して遅延し、比較器１
３、１４は、シフトレジスタ１２の各段の出力により、
互いに近傍の少なくとも２つのサンプル値の大小を比較
する。ところで、このようにＡ／Ｄ変換器１１のサンプ
リングクロックを再生クロックとして、Ａ／Ｄ変換器１
１のサンプリングクロックをＡ／Ｄ変換器１のサンプリ
ングクロックと同じものとする場合は、Ａ／Ｄ変換器１
の出力をシフトレジスタ１２に供給するようにして、Ａ
／Ｄ変換器１１を削除してもよい。また、サンプリング
クロックとしては、上述の再生クロックに限定されるも
のではなく、再生クロックに同期し、整数の周波数を有
するクロックを用いることもできる。
【００２２】シフトレジスタ１２は、具体的には例えば
上述の図１に示すように、４段の遅延器１２ａ、１２
ｂ、１２ｃ、１２ｄからなり、サンプル値をサンプリン
グクロックに同期して順次遅延し、各段の出力を比較器
１３、１４に供給する。ここで、Ａ／Ｄ変換器１１の出
力及び遅延器１２ａ〜１２ｄの各出力をサンプル値Ｓ
K+2 、ＳK+1 、ＳK 、ＳK-1 、ＳK-2 とすると、比較器
１３には、互いに近傍の少なくとも２つのサンプル値、
例えばサンプル値ＳK+2 とサンプル値ＳK が供給され、
比較器１４には、互いに近傍の少なくとも２つのサンプ
ル値、例えばサンプル値ＳK とサンプル値ＳK-2 が供給
される。
上述の図１に示すように、４段の遅延器１２ａ、１２
ｂ、１２ｃ、１２ｄからなり、サンプル値をサンプリン
グクロックに同期して順次遅延し、各段の出力を比較器
１３、１４に供給する。ここで、Ａ／Ｄ変換器１１の出
力及び遅延器１２ａ〜１２ｄの各出力をサンプル値Ｓ
K+2 、ＳK+1 、ＳK 、ＳK-1 、ＳK-2 とすると、比較器
１３には、互いに近傍の少なくとも２つのサンプル値、
例えばサンプル値ＳK+2 とサンプル値ＳK が供給され、
比較器１４には、互いに近傍の少なくとも２つのサンプ
ル値、例えばサンプル値ＳK とサンプル値ＳK-2 が供給
される。
【００２３】比較器１３は、サンプル値ＳK+2 とサンプ
ル値ＳK を比較して比較結果をコントローラ１５に供給
し、比較器１４は、サンプル値ＳK とサンプル値ＳK-2
を比較して比較結果をコントローラ１５に供給する。具
体的には、例えば図２に示すように、サンプリングクロ
ック、すなわち再生クロックがクロックパターンのエッ
ジに同期しているときは、サンプル値ＳK は、サンプル
値ＳK-2 、ＳK+2 より常に大きく、比較器１３、１４は
それぞれ論理「１」（以下、単に「１」という）を出力
する。一方、例えば再生クロックの位相がクロックパタ
ーンのエッジより１クロック以上進んでいるときは、比
較器１３は「１」を出力し、比較器１４は「０」を出力
する。また、例えば再生クロックの位相がクロックパタ
ーンのエッジより１クロック以上遅れているときは、比
較器１３は「０」を出力し、比較器１４は「１」を出力
する。すなわちクロックパターンのエッジに対して再生
クロックの位相が１クロック以上ずれると、比較器１
３、１４のいずれか一方の出力が「０」となる。なお、
例えば、比較器１３にサンプル値ＳK+2 とサンプル値Ｓ
K+1 を供給し、比較器１４にサンプル値ＳK-1 とサンプ
ル値ＳK-2 を供給するようにしても、比較器１３、１４
により再生クロックの位相進み及び位相遅れを検出する
ことができる。換言すると、正規の位相に対して進み位
相の２つのサンプル値と遅れ位相の２つのサンプル値を
それぞれに比較することにより、再生クロックの位相進
みと位相遅れを同時に検出することができる。
ル値ＳK を比較して比較結果をコントローラ１５に供給
し、比較器１４は、サンプル値ＳK とサンプル値ＳK-2
を比較して比較結果をコントローラ１５に供給する。具
体的には、例えば図２に示すように、サンプリングクロ
ック、すなわち再生クロックがクロックパターンのエッ
ジに同期しているときは、サンプル値ＳK は、サンプル
値ＳK-2 、ＳK+2 より常に大きく、比較器１３、１４は
それぞれ論理「１」（以下、単に「１」という）を出力
する。一方、例えば再生クロックの位相がクロックパタ
ーンのエッジより１クロック以上進んでいるときは、比
較器１３は「１」を出力し、比較器１４は「０」を出力
する。また、例えば再生クロックの位相がクロックパタ
ーンのエッジより１クロック以上遅れているときは、比
較器１３は「０」を出力し、比較器１４は「１」を出力
する。すなわちクロックパターンのエッジに対して再生
クロックの位相が１クロック以上ずれると、比較器１
３、１４のいずれか一方の出力が「０」となる。なお、
例えば、比較器１３にサンプル値ＳK+2 とサンプル値Ｓ
K+1 を供給し、比較器１４にサンプル値ＳK-1 とサンプ
ル値ＳK-2 を供給するようにしても、比較器１３、１４
により再生クロックの位相進み及び位相遅れを検出する
ことができる。換言すると、正規の位相に対して進み位
相の２つのサンプル値と遅れ位相の２つのサンプル値を
それぞれに比較することにより、再生クロックの位相進
みと位相遅れを同時に検出することができる。
【００２４】コントローラ１５は、例えば図３に示すよ
うに、上記比較器１３、１４の各出力の論理積を求める
論理積（以下、ＡＮＤという）回路２１と、該ＡＮＤ回
路２１の出力を上記タイマ１６からのウィンドウパルス
に同期して遅延する縦続接続された遅延器２２、２３、
２４と、該遅延器２２の出力と遅延器２３の出力の排他
的論理和を求める排他的論理和（以下、ＥＸＯＲとい
う）回路２５と、該ＥＸＯＲ回路２５の出力によりリセ
ットされ、上記タイマ１６からのウィンドウパルスを計
数するカウンタ２６と、該カウンタ２６のカウント値が
所定値Ｎを超えたかを検出する比較器２７と、該比較器
２７の出力と遅延器２４の出力の論理積を求めＡＮＤ回
路２８と、上記遅延器２４の出力を反転するインバータ
（以下、ＮＯＴという）回路２９と、上記比較器２７の
出力とＮＯＴ回路２９の出力の論理積を求めるＡＮＤ回
路３０と、上記ＡＮＤ回路２８の出力によりセットさ
れ、ＡＮＤ回路３０の出力によりリセットされるレジス
タ３１とを備える。
うに、上記比較器１３、１４の各出力の論理積を求める
論理積（以下、ＡＮＤという）回路２１と、該ＡＮＤ回
路２１の出力を上記タイマ１６からのウィンドウパルス
に同期して遅延する縦続接続された遅延器２２、２３、
２４と、該遅延器２２の出力と遅延器２３の出力の排他
的論理和を求める排他的論理和（以下、ＥＸＯＲとい
う）回路２５と、該ＥＸＯＲ回路２５の出力によりリセ
ットされ、上記タイマ１６からのウィンドウパルスを計
数するカウンタ２６と、該カウンタ２６のカウント値が
所定値Ｎを超えたかを検出する比較器２７と、該比較器
２７の出力と遅延器２４の出力の論理積を求めＡＮＤ回
路２８と、上記遅延器２４の出力を反転するインバータ
（以下、ＮＯＴという）回路２９と、上記比較器２７の
出力とＮＯＴ回路２９の出力の論理積を求めるＡＮＤ回
路３０と、上記ＡＮＤ回路２８の出力によりセットさ
れ、ＡＮＤ回路３０の出力によりリセットされるレジス
タ３１とを備える。
【００２５】そして、ＡＮＤ回路２１は、比較器１３、
１４の各出力の論理積を求め、得られる論理積を、タイ
マ１６からのウィンドウパルスに同期して動作する遅延
器２２に供給する。
１４の各出力の論理積を求め、得られる論理積を、タイ
マ１６からのウィンドウパルスに同期して動作する遅延
器２２に供給する。
【００２６】タイマ１６は、例えば図４に示すように、
上記ＤＰＬＬ２からの再生クロックを計数するカウンタ
３２と、該カウンタ３２のカウント値を所定値Ｍと比較
する比較器３３とから構成され、このタイマ１６は、再
生クロックをカウントして、周期がデータとは独立して
離散的に挿入されたクロックパターンの間隔であって、
位相が比較器１３、１４の比較結果のうちのクロックパ
ターンのエッジ近傍に対応する比較結果を抽出するウィ
ンドウパルスを生成し、このウィンドウパルスを遅延器
２２〜２４に供給する。
上記ＤＰＬＬ２からの再生クロックを計数するカウンタ
３２と、該カウンタ３２のカウント値を所定値Ｍと比較
する比較器３３とから構成され、このタイマ１６は、再
生クロックをカウントして、周期がデータとは独立して
離散的に挿入されたクロックパターンの間隔であって、
位相が比較器１３、１４の比較結果のうちのクロックパ
ターンのエッジ近傍に対応する比較結果を抽出するウィ
ンドウパルスを生成し、このウィンドウパルスを遅延器
２２〜２４に供給する。
【００２７】遅延器２２〜２４は、例えば所謂Ｄプリッ
プフロップからなり、ウィンドウパルスに同期してＡＮ
Ｄ回路２１から供給される論理積を順次遅延する。かく
して、遅延器２２〜２４には、クロックパターンのエッ
ジ近傍のサンプル値ＳK+2 とサンプル値ＳK の比較結果
と、サンプル値ＳK とサンプル値ＳK-2 の比較結果との
倫理積が、順次に記憶される。具体的には、ＡＮＤ回路
２１は、クロックパターンのエッジに対する再生クロッ
クの位相ずれが１クロック以内のときは「１」を出力
し、１クロック以上ずれると「０」を出力し、遅延器２
２〜２４には、クロックパターン毎に得られる論理積が
若い順に記憶される。ここで、遅延器２２〜２４の各出
力を比較値Ｄ1 、Ｄ2 、Ｄ3 （Ｄ1 が最新の値である）
とし、比較値Ｄの値が「１」のときロック状態とし、
「０」のときノンロック状態とする。
プフロップからなり、ウィンドウパルスに同期してＡＮ
Ｄ回路２１から供給される論理積を順次遅延する。かく
して、遅延器２２〜２４には、クロックパターンのエッ
ジ近傍のサンプル値ＳK+2 とサンプル値ＳK の比較結果
と、サンプル値ＳK とサンプル値ＳK-2 の比較結果との
倫理積が、順次に記憶される。具体的には、ＡＮＤ回路
２１は、クロックパターンのエッジに対する再生クロッ
クの位相ずれが１クロック以内のときは「１」を出力
し、１クロック以上ずれると「０」を出力し、遅延器２
２〜２４には、クロックパターン毎に得られる論理積が
若い順に記憶される。ここで、遅延器２２〜２４の各出
力を比較値Ｄ1 、Ｄ2 、Ｄ3 （Ｄ1 が最新の値である）
とし、比較値Ｄの値が「１」のときロック状態とし、
「０」のときノンロック状態とする。
【００２８】ＥＸＯＲ回路２５は、遅延器２２、２３の
各比較値Ｄ1 、Ｄ2 の排他的論理和を求め、この論理演
算結果をリセット信号としてカウンタ２６に供給する。
すなわち、クロックパターン毎に得られる比較値Ｄの連
続する２つ比較値Ｄ1 、Ｄ2が異なるとき、例えばクロ
ックパターンのエッジに対する再生クロックの位相ずれ
が１クロック以内（比較値Ｄ2 が「１」）であって、次
のクロックパターンのエッジに対する再生クロックの位
相ずれが１クロック以上（比較値Ｄ1 が「０」）のと
き、又はクロックパターンのエッジに対する再生クロッ
クの位相ずれが１クロック以上（比較値Ｄ2 が「０」）
であって、次のクロックパターンのエッジに対する再生
クロックの位相ずれが１クロック以内（比較値Ｄ1 が
「１」）のとき、カウンタ２６をリセットする。換言す
ると、ＥＸＯＲ回路２５は、ロック状態からノンロック
状態又はノンロック状態からロック状態に変化したと
き、カウンタ２６をリセットする。
各比較値Ｄ1 、Ｄ2 の排他的論理和を求め、この論理演
算結果をリセット信号としてカウンタ２６に供給する。
すなわち、クロックパターン毎に得られる比較値Ｄの連
続する２つ比較値Ｄ1 、Ｄ2が異なるとき、例えばクロ
ックパターンのエッジに対する再生クロックの位相ずれ
が１クロック以内（比較値Ｄ2 が「１」）であって、次
のクロックパターンのエッジに対する再生クロックの位
相ずれが１クロック以上（比較値Ｄ1 が「０」）のと
き、又はクロックパターンのエッジに対する再生クロッ
クの位相ずれが１クロック以上（比較値Ｄ2 が「０」）
であって、次のクロックパターンのエッジに対する再生
クロックの位相ずれが１クロック以内（比較値Ｄ1 が
「１」）のとき、カウンタ２６をリセットする。換言す
ると、ＥＸＯＲ回路２５は、ロック状態からノンロック
状態又はノンロック状態からロック状態に変化したと
き、カウンタ２６をリセットする。
【００２９】このカウンタ２６は、タイマ１６から供給
されるウィンドウパルスをカウントし、そのカウント値
を比較器２７に供給する。かくして、カウンタ２６は、
連続するロック状態又はノンロック状態の数をカウント
し、比較器２７は、ロック状態又はノンロック状態がＮ
回連続すると「１」を出力する。
されるウィンドウパルスをカウントし、そのカウント値
を比較器２７に供給する。かくして、カウンタ２６は、
連続するロック状態又はノンロック状態の数をカウント
し、比較器２７は、ロック状態又はノンロック状態がＮ
回連続すると「１」を出力する。
【００３０】ＡＮＤ回路２８は、比較器２７の出力と遅
延器２４の出力の論理積を求め、すなわちロック状態が
Ｎ回連続したときに「１」を出力する。一方、ＡＮＤ回
路３０は、比較器２７の出力とインバータ回路２９で反
転された遅延器２４の出力の論理積を求め、すなわちノ
ンロック状態がＮ回連続したときに「１」を出力する。
なお、ロック状態又はノンロック状態がＮ回連続しない
ときは、ＡＮＤ回路２８、３０は、「０」を出力する。
そして、ＡＮＤ回路２８の出力はセット信号として、Ａ
ＮＤ回路３０の出力はリセット信号としてレジスタ３１
に供給される。
延器２４の出力の論理積を求め、すなわちロック状態が
Ｎ回連続したときに「１」を出力する。一方、ＡＮＤ回
路３０は、比較器２７の出力とインバータ回路２９で反
転された遅延器２４の出力の論理積を求め、すなわちノ
ンロック状態がＮ回連続したときに「１」を出力する。
なお、ロック状態又はノンロック状態がＮ回連続しない
ときは、ＡＮＤ回路２８、３０は、「０」を出力する。
そして、ＡＮＤ回路２８の出力はセット信号として、Ａ
ＮＤ回路３０の出力はリセット信号としてレジスタ３１
に供給される。
【００３１】レジスタ３１は、例えば所謂ＳＲプリップ
フロップからなり、ＡＮＤ回路２８の出力が「１」のと
き、セットされてロック状態を示す「１」を出力し、Ａ
ＮＤ回路３０の出力が「１」のとき、リセットされてノ
ンロック状態を示す「０」を出力する。すなわち、セッ
ト信号及びリセット信号はロック状態又はノンロック状
態がＮ回連続しないと出力されないことから、例えばノ
ンロック状態において、ロック状態がＮ回連続したとき
に初めてロック状態が検出されたとすることができ、正
しくロック状態の検出ができる。また、例えばロック状
態において、雑音等によりノンロック状態が検出されて
も、それがＮ回連続しないときはロック状態とし、誤っ
てノンロック状態と検出するのを防止することができ
る。また、このロック検出装置は、上述の図１に示す回
路構成のように、従来の装置に比して回路規模が小さ
い。
フロップからなり、ＡＮＤ回路２８の出力が「１」のと
き、セットされてロック状態を示す「１」を出力し、Ａ
ＮＤ回路３０の出力が「１」のとき、リセットされてノ
ンロック状態を示す「０」を出力する。すなわち、セッ
ト信号及びリセット信号はロック状態又はノンロック状
態がＮ回連続しないと出力されないことから、例えばノ
ンロック状態において、ロック状態がＮ回連続したとき
に初めてロック状態が検出されたとすることができ、正
しくロック状態の検出ができる。また、例えばロック状
態において、雑音等によりノンロック状態が検出されて
も、それがＮ回連続しないときはロック状態とし、誤っ
てノンロック状態と検出するのを防止することができ
る。また、このロック検出装置は、上述の図１に示す回
路構成のように、従来の装置に比して回路規模が小さ
い。
【００３２】そして、レジスタ３１の出力は、ＤＰＬＬ
２に供給される。ＤＰＬＬ２では、レジスタ３１の出力
に基づいて、具備する所謂ループフィルタの帯域幅やル
ープゲイン等を制御して、所謂キャプチャレンジ、ロッ
クレンジ、引込み時間等を制御する。例えばノンロック
状態、すなわち所謂捕獲（Capture)モードにおいては引
込みを速くするために帯域幅を広くしたり、ループゲイ
ンを高め、例えばロック状態、すなわち所謂追従（トラ
ッキング：Tracking）モード（あるいはロック（Lock）
モード）においては外部雑音による影響を小さくして系
が安定に動作するようにループフィルタの帯域幅を狭く
する制御を行う。
２に供給される。ＤＰＬＬ２では、レジスタ３１の出力
に基づいて、具備する所謂ループフィルタの帯域幅やル
ープゲイン等を制御して、所謂キャプチャレンジ、ロッ
クレンジ、引込み時間等を制御する。例えばノンロック
状態、すなわち所謂捕獲（Capture)モードにおいては引
込みを速くするために帯域幅を広くしたり、ループゲイ
ンを高め、例えばロック状態、すなわち所謂追従（トラ
ッキング：Tracking）モード（あるいはロック（Lock）
モード）においては外部雑音による影響を小さくして系
が安定に動作するようにループフィルタの帯域幅を狭く
する制御を行う。
【００３３】ところで、上述の実施例では、ロック状態
又はノンロック状態がＮ回連続したときに初めてロック
状態又はノンロック状態を検出するようにしているが、
所定時間内のロック状態又はノンロック状態がＮ回あっ
たときに、ロック状態の検出又はノンロック状態の検出
とすることもできる。具体的には、例えば上述のカウン
タ２６を所定時間でリセットすると共に、このカウンタ
２６でＥＸＯＲ回路２５の出力をカウントし、所定時間
内のロック状態又はノンロック状態がＮ回あったとき
に、ロック状態の検出又はノンロック状態の検出とす
る。このような構成においても、上述の実施例と同様な
効果を得ることができる。
又はノンロック状態がＮ回連続したときに初めてロック
状態又はノンロック状態を検出するようにしているが、
所定時間内のロック状態又はノンロック状態がＮ回あっ
たときに、ロック状態の検出又はノンロック状態の検出
とすることもできる。具体的には、例えば上述のカウン
タ２６を所定時間でリセットすると共に、このカウンタ
２６でＥＸＯＲ回路２５の出力をカウントし、所定時間
内のロック状態又はノンロック状態がＮ回あったとき
に、ロック状態の検出又はノンロック状態の検出とす
る。このような構成においても、上述の実施例と同様な
効果を得ることができる。
【００３４】なお、本発明は、上述の実施例のみに限定
されるものではなく、例えばＰＬＬのロック状態又はノ
ンロック状態の検出に本発明を適用できることは言うま
でもない。
されるものではなく、例えばＰＬＬのロック状態又はノ
ンロック状態の検出に本発明を適用できることは言うま
でもない。
【００３５】
【発明の効果】以上の説明で明かなように、本発明で
は、位相同期ループで再生されるクロックに基づいたサ
ンプリングクロックに同期して再生信号をディジタル信
号に変換し、クロックパターンに対応したサンプル値の
うちのクロックパターンのエッジ近傍の少なくとも２つ
のサンプル値を比較し、クロックパターン毎に得られる
同じ比較結果の回数を計数し、所定時間内の回数が所定
の閾値以上のとき、位相同期ループがロック状態である
と検出することにより、小さな回路規模で、従来の装置
に比して信頼性が高く位相同期ループのロック状態を検
出することができる。
は、位相同期ループで再生されるクロックに基づいたサ
ンプリングクロックに同期して再生信号をディジタル信
号に変換し、クロックパターンに対応したサンプル値の
うちのクロックパターンのエッジ近傍の少なくとも２つ
のサンプル値を比較し、クロックパターン毎に得られる
同じ比較結果の回数を計数し、所定時間内の回数が所定
の閾値以上のとき、位相同期ループがロック状態である
と検出することにより、小さな回路規模で、従来の装置
に比して信頼性が高く位相同期ループのロック状態を検
出することができる。
【００３６】また、本発明では、クロックパターンのエ
ッジ近傍であって、正規の位相に対して進み位相の２つ
のサンプル値を比較すると共に、遅れ位相の２つのサン
プル値を比較し、クロックパターン毎に得られる進み位
相の比較結果が同じであって、クロックパターン毎に得
られる遅れ位相の比較結果が同じである回数を計数し、
所定時間内の回数が所定の閾値以上のとき、位相同期ル
ープがロック状態であると検出することにより、位相同
期ループの位相進みと位相遅れを同時に検出することが
できる。
ッジ近傍であって、正規の位相に対して進み位相の２つ
のサンプル値を比較すると共に、遅れ位相の２つのサン
プル値を比較し、クロックパターン毎に得られる進み位
相の比較結果が同じであって、クロックパターン毎に得
られる遅れ位相の比較結果が同じである回数を計数し、
所定時間内の回数が所定の閾値以上のとき、位相同期ル
ープがロック状態であると検出することにより、位相同
期ループの位相進みと位相遅れを同時に検出することが
できる。
【００３７】また、本発明では、ロック状態において、
比較結果が反転した後、同じ比較結果の回数が所定時間
内に所定の閾値以上となったとき、ノンロック状態とす
ることにより、従来に比して簡単な回路規模で、信頼性
が高く位相同期ループのノンロックを検出することがで
きる。
比較結果が反転した後、同じ比較結果の回数が所定時間
内に所定の閾値以上となったとき、ノンロック状態とす
ることにより、従来に比して簡単な回路規模で、信頼性
が高く位相同期ループのノンロックを検出することがで
きる。
【図１】本発明を適用したロック検出装置の具体的な回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図２】クロックパターンの再生信号の波形を示す波形
図である。
図である。
【図３】上記ロック検出装置を構成するコントローラの
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図４】上記ロック検出装置を構成するタイマの具体的
な回路構成を示すブロック図である。
な回路構成を示すブロック図である。
【図５】ＰＬＬの動作モードの遷移を示す状態遷移図で
ある。
ある。
２・・・ＤＰＬＬ １１・・・Ａ／Ｄ変換器 １２・・・シフトレジスタ １３、１４・・・比較器 １５・・・コントローラ １６・・・タイマ ２２〜２４・・・遅延器 ２５・・・ＥＸＯＲ回路 ２６・・・カウンタ ２７・・・比較器
Claims (6)
- 【請求項１】 データとは独立してクロック再生用のク
ロックパターンが離散的に挿入されたサンプル・サーボ
・フォーマットを有する再生信号からクロックを再生す
る位相同期ループのロック検出方法であって、 上記位相同期ループで再生されるクロックに基づいたサ
ンプリングクロックに同期して再生信号をディジタル信
号に変換し、 上記クロックパターンに対応したサンプル値のうちの該
クロックパターンのエッジ近傍の少なくとも２つのサン
プル値を比較し、 上記クロックパターン毎に得られる同じ比較結果の回数
を計数し、 所定時間内の上記回数が所定の閾値以上のとき、上記位
相同期ループがロック状態であると検出することを特徴
とする位相同期ループのロック検出方法。 - 【請求項２】 前記クロックパターンのエッジ近傍の少
なくとも２つのサンプル値を、正規の位相に対して進み
位相の２つのサンプル値と遅れ位相の２つのサンプル値
とし、 進み位相の２つのサンプル値を比較すると共に、遅れ位
相の２つのサンプル値を比較して、前記比較結果とする
ことを特徴とする請求項１記載の位相同期ループのロッ
ク検出方法。 - 【請求項３】 ロック状態において、前記比較結果が反
転した後、同じ比較結果の回数が前記所定時間内に所定
の閾値以上となったとき、ノンロック状態とすることを
特徴とする請求項１又は請求項２記載の位相同期ループ
のロック検出方法。 - 【請求項４】 データとは独立してクロック再生用のク
ロックパターンが離散的に挿入されたサンプル・サーボ
・フォーマットを有する再生信号からクロックを再生す
る位相同期ループのロック検出装置であって、 上記位相同期ループで再生されるクロックに基づいたサ
ンプリングクロックに同期して再生信号をディジタル信
号に変換するアナログ／ディジタル変換手段と、 該アナログ／ディジタル変換手段からの上記クロックパ
ターンに対応したサンプル値のうちの該クロックパター
ンのエッジ近傍の少なくとも２つのサンプル値を比較す
る比較手段と、 該比較手段からの上記クロックパターン毎に得られる同
じ比較結果の回数を計数する計数手段と、 所定時間内の上記回数が所定の閾値以上のとき、上記位
相同期ループがロック状態であると検出するロック検出
手段とを備えることを特徴とするロック検出装置。 - 【請求項５】 前記比較手段は、クロックパターンのエ
ッジ近傍であって、正規の位相に対して進み位相の２つ
のサンプル値を比較すると共に、遅れ位相の２つのサン
プル値を比較して前記比較結果を求め、該比較結果を前
記計数手段に供給することを特徴とする請求項４記載の
位相同期ループのロック検出装置。 - 【請求項６】 ロック状態において、前記比較手段で検
出される比較結果が反転した後、前記計数手段で計数さ
れる同じ比較結果の回数が前記所定時間内に所定の閾値
以上となったとき、ロック検出手段はノンロック状態で
あると検出することを特徴とする請求項４又は請求項５
記載の位相同期ループのロック検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35536893A JPH07201137A (ja) | 1993-12-29 | 1993-12-29 | 位相同期ループのロック検出方法及びロック検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35536893A JPH07201137A (ja) | 1993-12-29 | 1993-12-29 | 位相同期ループのロック検出方法及びロック検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201137A true JPH07201137A (ja) | 1995-08-04 |
Family
ID=18443528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35536893A Pending JPH07201137A (ja) | 1993-12-29 | 1993-12-29 | 位相同期ループのロック検出方法及びロック検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508281B2 (en) | 2006-06-29 | 2009-03-24 | Nihon Dempa Kogyo., Ltd | Frequency synthesizer |
| US7696798B2 (en) * | 2008-02-08 | 2010-04-13 | Sun Microsystems, Inc. | Method and apparatus to generate system clock synchronization pulses using a PLL lock detect signal |
-
1993
- 1993-12-29 JP JP35536893A patent/JPH07201137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508281B2 (en) | 2006-06-29 | 2009-03-24 | Nihon Dempa Kogyo., Ltd | Frequency synthesizer |
| US7696798B2 (en) * | 2008-02-08 | 2010-04-13 | Sun Microsystems, Inc. | Method and apparatus to generate system clock synchronization pulses using a PLL lock detect signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A02 | Decision of refusal |
Effective date: 20040713 Free format text: JAPANESE INTERMEDIATE CODE: A02 |