JPH04105435A - データ復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ復調装置、特にディジタルオーディオ
インターフォーマットに準拠して与えられるディジタル
信号を受信し、復調するデータ復調装置に関するもので
ある。

〔従来の技術〕

ディジタルオーディオ装置間の相互接続を行なう伝送規
格として日本電子機械工業会（ＥＩＡＪ）ＣＰ−３４Ｏ
ｒディジタルオーディオインターフェース」フォーマッ
トがある。

本発明を説明するに際し、まず、この規格の概略を説明
する。

第４図にその信号フォーマット構成を示す。

図かられかるように、１フレームは、それぞれ左チャン
ネル（Ｌｃｈ）、右チャンネル（Ｒｃｈ）のオーディオ
データを含む２つのサブフレームから成っており、１サ
ブフレームは３２ビツトから構成されている。そしてこ
のサブフレームの先頭４ビツトは同期プリアンプル信号
５ＹＮＣであり、サブフレーム識別信号と同期信号とを
兼ねている。

次の４ビツトは予備ビットでありオーディオオキジヤリ
情報または後述するオーディオデータの拡張用として使
用される。次の２０ビツトはオーディオサンプルピント
であって、例えばＣＤのように１６ビツトのオーディオ
データを伝送するには、図示のように、Ｄｌの部分にオ
ーディオデータを格納し、Ｄｏの部分は“０”レベルと
することになっている。サブフレームの最後の４ビツト
はコントロール信号であり■はバリデイティフラグと呼
ばれ、これが“０°゛ならばオーディオデータが正しい
もの、“１″ならばオーディオデータが補正されたもの
であることを示す。Ｕはユーザーデータビットで時間情
報や曲頭信号などが格納される。Ｃはチャンネルステー
タスビットであり、オーディオデータに関連する制御信
号としてサンプリング周波数、コピー禁止の有無、エン
ファシスの有無等の情報が格納される。また、最後のＰ
はパリティビットで同期プリアンプル信号５ＹＮＣを除
く２４ビツトの“０″と“Ｊｌｌの数がそれぞれ偶数に
なるように調整するためのこのビットが割当られている
。

伝送路上では、同期プリアンプル信号５ＹＮＣを除くデ
ータは、バイフェーズマーク方式という変調が施され、
同期プリアンプル信号５ＹＮＣ部はバイフェーズ変調で
は出現しないビットパターンを採用することにより、ビ
ットパターン検出を行うことによって５ＹＮＣの検出を
可能としている。さらに、この同期信号５ＹＮＣのビッ
トパターンはデータの反転間隔、すなわち“Ｏ”レベル
または“１“レベルの続く時間が他のデータ部より長く
設定されている。

ところで、このようなフォーマットによる信号を受信す
る装置としてＤＡコンバータを搭載したいわゆるＤＡコ
ンバータユニットやディジタルオーディオテープレコー
ダ（ＤＡＴ）がある。

この種の装置においては、受信信号中の同期プリアンプ
ル信号５ＹＮＣを検出し、それを利用してクロックの自
己抽出を行い、受信データの復調を行っている。

第５図にデータ復調回路のブロック構成の一例を示す。

入力端子１に供給されたディジタルインターフェース信
号は同期検出回路２とバイフェーズ復調回路４に供給さ
れる。同期検出回路２では入力される信号のビットパタ
ーンから同期プリアンプル信号５ＹＮＣを検出し、その
出力はＰＬＬ回路３を構成する位相比較器３１に入力さ
れる。

ディジタルオーディオ信号のサンプリング周波数が４８
ＫＨｚの場合、同期検出回路２のプリアンプル検出信号
の周波数はその倍の９６ＫＨｚであり、位相比較器３１
．ローパスフィルタ３２゜ＶＣＯ３３，分周器３４から
構成されるＰＬＬ回路３によってその１２８倍の１２２
８８ＭＨｚの周波数の基準クロック信号が抽出されてバ
イフェーズ復調回路４に与えられる。バイフェーズ復調
回路４ではクロック信号に基づき入力端子１から供給さ
れる信号の復調を行ない、その出力信号は出力端子５を
介して出力される。ここで、第５図に示す構成からなる
従来のデータ復調回路としては例えば「わかるＰＬＬの
応用テクニック」　（高松重治著、■本放送出版）ｐｐ
、１９７〜ｐｐ。

２００で開示されたものがある。

この回路で特徴的なものは同期検出回路であるので、第
６図を用いてその回路構成と動作についてのみ説明する
。エツジ検出回路２１では、受信入力の反転エツジを検
出し、パルス信号を発生し、単安定マルチ２５にトリガ
信号を印加する。

ディジタルオーディオインターフェースフォーマットで
は、同期信号以外のデータ部分では、反転間隔が工ない
し２Ｔであるが、同期信号部でのみ３Ｔの反転間隔が発
生する。そこで、この３Ｔを検出するために単安定マル
チ２５の時定数を例えば２．５Ｔに設定しておき、また
単安定マルチ２５としてリトリガブルのものを用いるこ
とにより２，５Ｔ以上の反転間隔のみを検出できるよう
にしておく、さらにこの単安定マルチ２５の出力信号を
後段にラッチ回路２６を設はエツジ検出信号でラッチす
ることにより同期信号出力を形成している。

〔発明が解決しようとする課題〕

従来のデータ復調装置を構成する同期検出回路は以上の
ように構成されていたが、回路の一部である単安定マル
チに抵抗やコンデンサという′アナログ素子を含んでい
るためＩＣ化に適さず、また単安定マルチの時定数が抵
抗、コンデンサの値により変化するため動作が不安定に
なる可能性があったり、調整が必要となるなどの問題点
があった。

さらにディジタルオーディオインターフェースではディ
ジタルオーディオ信号のサンプリング周波数Ｆｓに対応
して伝送レートが変化し、少なくとも３２ＫＨｚ、４４
．１ＫＨｚ、および４８ＫＨ２の３種のサンプリング周
波数Ｆｓに対応させる必要があるが、従来の方式では３
Ｔを検出するための時定数を複数用意し、サンプリング
周波数ＦＳに応じてこの時定数を切り換える必要があり
回路構成及び動作上での煩わしさがあった。

この発明は上記のような問題点を解消するためになされ
たもので、同期検出回路をアナログ素子を用いることな
くディジタル的に構成し、ＩＣ化を容易にすることがで
きるとともに、調整箇所を不要とすることができ、また
、外乱や受信データのサンプリング周波数Ｆｓの切り換
わりによりＰＬＬのロックがはずれた場合でも引込み動
作を行ない速やかにロック状態に復帰することができる
データの復調回路を得ることを目的とする。

〔課題を解決するための手段］ この発明に係るデータ復調装置は、受信データの反転間
隔をＰＬＬ回路により生成したクロックで計数して同期
信号を検出する手段と、同期信号を位相比較の基準入力
として受信データに同期したクロックを抽出するＰＬＬ
手段と、所定時間毎に受信データの反転間隔の最大計数
値を求め、その計数値の変化に応じてＰＬＬ手段を制御
する周波数制御手段を備えたものである。

〔作用〕

この発明においては、同期信号検出回路でもって受信デ
ータの同期信号部を、後段のＰＬＬ手段でもって発生さ
れるクロックを用いて受信データの反転間隔を計数する
ことで求め、周波数制御手段でもって上記反転間隔の最
大計数値と所定値と比較し、所定値よりも大きいときに
はＰＬＬ手段のクロック発振周波数が高いと判断してこ
の周波数を低くするように、逆に最大計数値が所定値よ
り小さいときにはＰＬＬ手段のクロックの発振周波数が
低いと判断して周波数を高くするようにＰＬＬを制御す
るよにしたので、同期信号検出回路からアナログ素子を
排除し、ＩＣ化を図るとともに、回路動作を安定化させ
るための煩わしい調整を不要とすることができ、′また
ＰＬＬロックが外れた場合にも速やかに引き込み動作を
行ないロック状態に復帰させることができる。

〔実施例〕

以下、この発明の実施例を図に従って説明する。

第１図はこの本発明の一実施例によるデータ復調装置の
ブロック構成図を示し、第５図および第６図と同一符号
は同一または相当部分を示し、２は同期信号検出回路で
、エツジ検出回路２１．カウンタ２２．カウンタの計数
値が所定値Ｎ以上に達したときにパルス信号を発生する
所定値検出回路２３．所定値検出回路２３出力をデータ
のエツジに同期した信号として生成するパルス信号生成
回路２４とから構成したものである。６はＰＬＬ回路３
によって抽出したクロックが受信データに同期している
かどうかを判定するＰＬＬロツタ検出回路、７は周波数
制御手段で、カウンタ２２の計数値のラッチ７１．ラッ
チ７１の出力とカウンタ２２の出力とを比較しカウンタ
２２の出力値が大きい場合にこれをラッチ７１に保持す
るようラッチ７１に信号を供給する比較回路７２．ラッ
チ７１を所定期間毎に初期化する信号を生成するタイミ
ング制御回路７３．ラッチ７１の出力を受けてＰＬＬの
発振周波数の高低を判断し、それに応じてＰＬＬの発振
周波数を上下させるようにＰＬＬ回路３を制御する周波
数制御回路７４から構成されている。

次に動作について説明する。

まず、同期信号検出回路２の動作を第２図のタイミング
図を用いて説明する。入力信号（ａ）はエツジ検出回路
２１に入力され、エツジ検出回路２１はデータ反転毎に
図ら）に示すような細いパルス信号（エツジ検出信号）
を発生する。このエツジ検出信号はカウンタ２２にリセ
ット信号として、及び後段のパルス信号生成回路２４に
供給される。

カンウタ２２は入力データの反転毎にリセットされると
ともに後述するＰＬＬ回路３からのクロック信号を計数
するのでデータの反転間隔の長い所ではカウント値が大
きくなる。

ところで前述したようにディジタルオーディオインター
フェースのフォーマットでは、同期信号部分以外では反
転間隔がＴ及び２Ｔのデータだけが発生するものである
のに対し、同期信号部では３Ｔという長い反転間隔が生
じるから、所定値検出回路２３をカウンタ２２のカウン
ト値が２Ｔより大きいことを検出できるように設定し、
プリアンプル部を検出することを可能としている０例え
ば、ＰＬＬ回路３の再生クロックが図（Ｃ）のようなり
ロックのとき、所定値検出回路２３の所定値を“５”と
設定すればその出力は図（イ）に示すごとくプリアンプ
ル部のみに出現する反転間隔の部分においてのみ発生す
るようになる。

この信号はクロックの位相の変動等によって発生位置が
前後するため、後段のパルス信号生成回路２４で、エツ
ジ検出回路２１のエツジ検出信号を用いてラッチするこ
とにより、図（ｅ）に示す３Ｔ間隔の終了した反転部か
ら次の反転部までのパルス信号として同期検出信号を形
成しＰＬＬ回路３０位相比較器３１に供給するようにさ
れている。

ＰＬＬ回路３においては前述と同様な働きによって、例
えばディジタルオーディオ信号のサンプリング周波数が
４８　Ｋ−Ｈｚのときにはその２５６倍の１２２８８Ｍ
Ｈｚのクロックを生成し、そのデユーティ−比を５０％
にするため一旦２分周した６１４４ＭＨｚの基準クロッ
クとしてバイフェーズ復調回路４へ供給する。またさら
にこのクロックはカウンタ２２にそのクロック入力とし
て与えられるとともに、ＰＬＬロック判定回路６にも入
力される。そしてここでＰＬＬロックが受信信号に正確
に同期したものか否か、すなわち、その周波数と位相と
が合っているものか否がが判定される。

このＰＬＬロック判定の方法としては、例えば同期信号
が所定間隔毎に欠落なしに得られることを検出し、その
検出結果が複数回連続して良好である場合にロックして
いるとみなすようにする。

またさらに受信データに含まれるパリティ符号のチエツ
ク結果を併用することにより、信転性を上げることがで
きる。

しかしＰＬＬロック判定回路６では、ロックがはずれて
いることにより、・ＶＣＯ３３の発振周波数が受信デー
タの基本周波数に対してずれていることを検知すること
はできるが、周波数が高いか低いかいずれの方向にずれ
ているのかを知ることはできない、ＰＬＬロックがはず
れている場合、その時点での発振周波数が所望の周波数
より高いか低いかを知ることができれば、ＰＬＬ回路を
制御することにより速やかなＰＬＬの引込みを行なうこ
とが可能である。

そのため本発明では上記構成に加えラッチ７１゜比較回
路７２．タイミング制御回路７３及び周波数制御回路７
４とからなる周波数制御手段を設は上記機能を実現して
いる。詳述すると、ラッチ７１は所定期間毎にタイミン
グ制御回路７３がらの初期化信号を受けて初期化され、
比較回路７２でラッチ７１出力とカウンタ２２の計数値
が比較されてカウンタ２２の出力が大きい場合にのみラ
ッチクロックがラッチ７１に印加される。このときのラ
ッチクロックのタイミングは受信データの反転エツジに
同期したものであり、すなわち受信データの反転間隔の
計数値がカウンタ２２の出力となっている。従ってラッ
チ７１には２つの初期化パルスの期間において受信デー
タの反転間隔の最大計数値が順次更新されながら保持さ
れる。前述したように受信データ中で最大の反転間隔で
あるのは同期信号部の３Ｔであるので、初期化の期間を
数サブフレーム程度に設定すれば、初期化の時点では、
この期間内における３Ｔの最大計数値Ｍを得ることがで
きる。そしてこの結果が周波数制御回路７４に供給され
る０周波数制御回路７４では所定期間毎の最大計数値Ｍ
と所定値Ｎとを比較する。所定値Ｎは本来所望の発振周
波数すなわち受信データにＰＬＬがロックしたときのＶ
ＣＯ３３の発振周波数で反転間隔を計数したときに３Ｔ
期間を判別できるように設定されたものである。

従ってＭＡＮのときには、そのときの発振周波数は所望
の周波数より高く、Ｍ＜Ｎのときには発振周波数が低い
と予想される。そこで、このＭ。

Ｎの大小判定を行ないさらにＰＬＬロック検出回路７か
らＰＬＬロックがはずれていると判定したときにはその
大小判定の結果に応じて位相比較器３１を制御すること
により間接的にＶＣＯ３３の発振周波数を制御する。

すなわち、ローパスフィルタ３２の出力電圧を高くする
とＶＣＯ３３の発振周波数は高くなり、逆にローパスフ
ィルタ３２の出力電圧を低くすると、ＶＣＯ３３の発振
周波数は低くなるので、今ＰＬＬロツタがはずれており
、かつ周波数制御回路７４においてＭ、　Ｎ比較の結果
、クロックの周波数が低い（ＭＡＮ）と判定された場合
には、ローパスフィルタ３２の電圧を高くするように、
例えば位相比較器３１の出力を強制的に“Ｈ”レベルに
する。その結果ＶＣＯ３３の発振周波数は徐々に上昇し
、ＭはＮの値に近づ＜、Ｍ＝ＮもしくはＭがＮに近い値
になった時点で、周波数制御回路７４は位相比較器３１
の出力の“Ｈ”レベルを解除し、位相比較本来の２つの
入力の位相差に基づく信号が出力されるように切り換え
る。

以上説明した場合の発振周波数の変化の様子を第３図を
用いて示すと、αは最大計数値Ｍの値が所定値Ｎの近傍
であって通常の位相比較動作が行なれる周波数範囲を表
す。今、時刻ｔ０で発振周波数がｆｏのときｆを上昇さ
せるように位相比較器３１が制御され、ｆは徐々に上昇
し、時刻ｔ。

で上記範囲αに達する。この時点で位相比較器３１は位
相比較器本来の２つの入力の基づく出力信号が得られる
ように切り換えられ、ＰＬＬとしての引込み動作が行な
われ、所望の周波数ｆ、に落ち着くことになる。

また、以上の説明とは逆に、発振周波数が高い方（Ｍ＞
Ｎ）にずれいてると予想される場合には、周波数制御回
路７４はローパスフィルタ３２の出力電圧が低くなるよ
うに位相比較器３１の出力を例えば強制的にＬ”レベル
にする。従って■Ｃ０３３の発振周波数は徐々に低くな
り、同様にＰＬＬの引込みを行なうことが可能となる。

そして最終的に同期がとれたか否か、すなわちＰＬＬが
ロックしたか否かはＰＬＬロック検出回路６により検知
することができる。

なお、上記実施例では、ＰＬＬロック検出結果及び反転
間隔最大計数値の・比較判定結果に応じて位相比較器３
１を制御してＰＬＬの発振周波数の制御を行なうように
構成したが、ローパスフィルタ３２やＶＣＯ３３自体を
制御してＰＬＬの発振周波数制御を行なうようにしても
よい。

また、ＶＣＯ３３の発振周波数等の数値は上記実施例で
用いたものに限定されるものではないことはいうまでも
ない。

〔発明の効果〕

以上のように本発明に係るデータ復調装置によれば、所
定期間毎データの反転間隔の最大計数値を求め、その値
と所定値の大小判定結果によってその時点での発振周波
数が所望の周波数より高いか低いかを認識し、ＰＬＬを
制御して引込みを行なわせるようにしたので、回路のほ
とんどをディジタル化することができ、ＩＣ化に適した
ものとなりアナログ的な調整が不要となる。

また、３種のサンプリング周波数Ｆｓの個々に対応した
時定数を複数用意する必要がなく回路構成を簡略化する
ことができ、またＰＬＬロックがはずれても自動的に速
やかにロック状態に復帰できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ復調回路の構成
図、第２図は本発明の一実施例によるデータ復調回路に
含まれる同期検出回路の動作を示すタイミング図、第３
図はＰＬＬの引込みの行なわれる状態を示すタイミング
図、第４図はディジタルオーディオインターフェース方
式のデータ構成図、第５図は従来のデータ復調回路の構
成図、第６図は従来の同期検出回路の構成図である。 図において、２は同期検出回路（同期検出回路手段）、
３はＰＬＬ　（ＰＬＬ手段）、４はデータ復調回路、７
は周波数制御手段、２旨ま工・ンジ検出回路、２２はカ
ウンタ、２３は所定値（Ｎ）検出回路、２４はパルス信
号生成回路、３１番よ（立相比較器、３２はローバスフ
ィルり、３３番よＶＣＯ。 ６はＰＬＬロック検出回路、７１はう・ソチ、７２は比
較回路、７３はタイミング制御回路、７４しま周波数制
御回路である。 なお、図中同一符号は同′−もしくは相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）自己同期シリアル伝送方式のデータ復調装置にお
   いて、 受信データの反転エッジを検出するエッジ検出回路を有
   し、該エッジ検出回路出力に応じて初期化されるととも
   に、後段のフェーズロックドループ（ＰＬＬ）手段から
   入力されるクロックを計数し、その計数値が所定値にな
   ったことを検出して信号を形成する同期信号検出手段と
   、 該同期信号検出手段の出力信号を基準入力とするＰＬＬ
   手段と、 所定期間毎に上記受信データの反転間隔の計数値の最大
   のものを求め、その最大値と所定値とを比較し、該比較
   結果に応じて上記ＰＬＬ手段を制御する周波数制御手段
   とを備えたことを特徴とするデータ復調装置。