JPH04119737A

JPH04119737A - データ復調回路

Info

Publication number: JPH04119737A
Application number: JP2240942A
Authority: JP
Inventors: Kazuhito Endo; 和仁遠藤; Yasushi Adachi; 靖史安達; Masayuki Ishida; 雅之石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-21
Anticipated expiration: 2011-01-10
Also published as: JPH082050B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルオーディオインターフェースフ
ォーマット等のデータ伝送規格に１！拠して与えられる
ディジタル信号を受信し、復調するデータ復調装置に関
するものである。

〔従来の技術〕

ディジタルオーディオ装置間の相互接続を行う伝送規格
として、日本電子機械工業（ＥＩＡＪ）ＣＰ−３４Ｏｒ
ディジタルオーディオインターフェース」フォーマント
がある。

後述するこの発明を説明するに際し、まず、この規格の
概略から説明する。第５図にその信号フォーマットを示
す。１フレームはそれぞれ左チャンネル（ＬＣｈ）、右
チャンネル（ＲＣｈ）のオーディオデータを含む二つの
サブフレームから成っており、１サブフレームは３２ビ
ツトから構成されている。

サブフレームの先頭４ビツトは同期プリアンプル信号５
ＹＮＣであり、サブフレーム識別信号と同期信号とを兼
ねている。

次の４ビツトは予備ビットであり、オーディオオキジヤ
リ（Ａｕｄｉｏ　Ａｕｘｉｌｉａｒｙ）情報または後述
するオーディオデータの拡張用として使用される。

次の２０ビツトはオーディオサンプルビットであって、
例えば、ＣＤ（コンパクトディスク）のように、１６ビ
ツトのオーディオデータを伝送する時には、図示のよう
に、Ｄｉの部分に格納し、Ｄｏ部分は「０」レベルとす
ることになっている。

サブフレームの最後の４ビ、トはコントロール信号であ
り、■はバリデイティフラグと呼ばれ、「０」ならば、
オーディオデータが正しいもの、「１」ならば、オーデ
ィオデータが補正されたものであることを示す。

また、ｒ　ＴＪ　Ｊはユーザデータビットで、時間情報
や曲頭信号などが格納されている。「Ｃ」はチャンネル
ステータスビットであり、オーディオデータに関連する
制御信号として、サンプリング周波数、コピー禁止の有
無、エンフプシスの有無等の情報が格納される。

また、最終の「Ｐ」は、パリティビットであり、同期プ
リアンプル信号５ＹＮＣを除く２４ピントのｒＱＪと「
１」の数がそれぞれ偶数になるように、このピントが決
められている。

伝送路上では、周期プリアンプル信号５ＹＮＣを除く、
各データは、バイフェーズマーク方式という変調が施さ
れ、同期プリアンプル信号５ＹＮＣ部はバイフェーズ変
調では、出現しないビット）＜ターンを採用することに
より、ビ・ントパターンを検出し、同期プリアンプル信
号５ＹＮＣの検出を可能にしている。

さらに、この周期プリアンプル信号５ＹＮＣのビットパ
ターンはデータの反転間隔、すなわち「０」レベルまた
は「１」レベルの続く時間が他のデータ部より長く設定
されている。

ところで、このようなフォーマントによる信号を受信す
る装置として、ＤＡ（ディジタルオーディオ）コンバー
タを搭載した、いわゆるＤＡコンバータユニットやディ
ジタルオーディオテープレコーダ（ＤＡＴ）がある。

この種の装置においては、受信信号中の同期プリアンプ
ル信号５ＹＮＣを検出し、それを利用して、自己抽出を
行い、受信データの復調を行なっている。

第６図は従来のデータ復調回路の一例の構成を示すブロ
ック図である。この第６図において、入力端子１に供給
されたディジタルインターフェース信号は同期検出回路
２とバイフェーズ復調回路４に供給される。

同期検出回路２では、入力される信号のビットパターン
から同期プリアンプル信号５ＹＮＣを検出し、その出力
はフェーズロックドループ（以下、ＰＬＬという）回路
３を構成する位相比較器３１に入力される。

ディジタルオーディオ信号のサンプリング周波数が４８
ＫＨｚの場合、同期検出回路２のプリアンプル検出信号
の周波数はその倍の９５Ｋｌ（ｚであり、位相比較器３
１、ローパスフィルタ３２、ｖＣ０３３（を圧制御発振
器）、分周器３４から構成されるＰＬＬ回路３によって
、その１２８倍の１２２８８ＭＨｚの周波数の基準クロ
ック信号が抽出されて、バイフェーズ復調回路４に与え
られる。

このバイフェーズ復調回路４では、ＰＬＬ回路３から出
力される基準クロック信号に基づき、−六方端子１から
供給されるディジタルインターフェース信号の復調を行
い、その出力信号は出力端子５から復調データ出力とし
て出力される。

この第６図に示す従来のデータ復調回路は、文献［いわ
ゆるＰＬＬの応用テクニック」　（高松重治著１日本放
送出版）ＰＰ１９７〜ＰＰ２００に開示されたものがあ
る。

この回路での特徴的なのは、その同期検出回路２である
から、その回路構成と動作について第７図により説明す
る。

この第７図は、同期検波回路２の内部構成を示すブロッ
ク図であり、エツジ検出回路２１では、ディジタルイン
ターフェース信号（受信入力データ）の反転エツジを検
出し、パルス信号を発生し、リトリガブル単安定マルチ
バイブレーク２５にトリガ信号を印加する。

ディジタルオーディオインターフェースフォーマットで
は、同期信号以外のデータ部分では、反転間隔がＴない
し２Ｔであるが、同期信号部でのみ３Ｔの反転間隔が発
生する。

そこで、この３Ｔを検出するために、リトリガブル単安
定マルチバイブレータ２５の時定数を例えば、２．５丁
に設定しておき、また、単安定マルチバイブレータとし
て、上記のように、リトリガブル単安定マルチバイブレ
ークを用いることにより、２．５７以上の反転間隔のみ
を検出できるようにしておく。

さらに、このリトリガブル単安定マルチバイブレーク２
５の出力信号をラッチ回路２６に出力してラッチするこ
とにより、同期信号出力を形成している。

〔発明が解決しようとする課題〕

従来のデータ復調回路は以上のように構成されているの
で、同期検出回路には、リトリガブル単安定マルチバイ
ブレークが含まれており、このリトリガブル単安定マル
チバイブレータ２５には、抵抗やコンデンサというアナ
ログ素子を含んでいるため、ＩＣ化に適さず、また、リ
トリガブル単安定マルチバイブレーク２５の時定数が抵
抗、コンデンサの値により変化するため、動作が不安定
になる可能性があったり、調整が必要となる等の課題が
あった。

さらに、ディジタルオーディオインターフェースでは、
ディジタルオーディオ信号のサンプリング周波数（ＦＳ
）に対応じて、伝送レートが変化し、少なくとも３２　
ＫＨｚ、　４４．１　ＫＨｚおよび４８ＫＨｚの３サン
プリング周波数に対応させる必要があるが、従来では、
３Ｔを検出するための時定数を複数用意し、サンプリン
グ周波数に応じて、時定数を切り換える必要があるとい
う、回路上のわずられしさがあった。

なお、近似技術として、特開平１−１１４２３１号公報
には、２種以上のサンプリング周波数に対応する同期信
号を所定の要求精度範囲で発生し、第１ＰＬＬ回路で復
調された信号のジ・ツタの補正処理を第２ＰＬＬ回路で
行う旨が記載されている。

この発明は上記課題を解消するためになされたもので、
同期検出回路をディジタル的に構成でき、ＩＣ化を容易
にできるとともに、調整個所を不要とすることができ、
また、外乱や受信データのサンプリング周波数が切り換
わった場合に、ＰＬＬ回路のロックが外れた場合でも、
引込み動作を行い、速やかにロック状態に復帰できるデ
ータ復調回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ復調装置は、受信データの反転間
隔をクロックによって計数することにより同期信号を検
出する同期信号検出手段と、この同期信号検出手段で検
出された同期信号を位相比較の基準入力として受信デー
タに同期したクロックを抽出するフェーズロックドルー
プ手段と、このフェーズロックドループ手段によって得
たクロックの所定周期期間内に同期信号の数を判定する
同期信号個数判定手段とを設けたものである。

〔作　用〕

この発明における同期信号個数判定手段は、フェーズロ
ックドループ手段によって得たクロックの所定周期期間
内に含まれる同期信号の個数を判定し、この判定結果に
応じてフェーズロックドループ手段を制御することによ
って、フェーズロックドループ手段の発振周波数が所望
の周波数に近い時には、通常の位相比較動作を行ってフ
ェーズロックドループの引込みを行わせ、フェーズロッ
クドループ手段の発振周波数の低い場合には、周波数を
上げるように、また、発振周波数が高い場合には下げる
ように、それぞれフェーズロックドループ手段の発振周
波数を所望の発振周波数の近傍になるように、フェーズ
ロックドループの引込みを行う。

〔実施例〕

以下、この発明のデータ復調回路の実施例について図面
に基づき説明する。第１図はその一実施例の構成を示す
ブロック図である。この第１図において、第６図と同一
部分には同一符号を付して述べる。

この第１図において、入力端子１に供給されるディジタ
ルインターフェース信号は同期信号検出回路２およびバ
イフェーズ復調回路４に入力される。

同期信号検出回路２は、エツジ検出回路２１、カウンタ
２２、このカウンタ２２の出力値が所定値以上に達した
時にパルス信号を発生する所定値検出回路２３、この所
定値検出回路２３で検出された検出出力をディジタルイ
ンターフェース信号、すなわち、受信データのエツジに
同期した信号として生成する同期信号パルス生成回路２
４とから構成されている。

また、ＰＬＬロック検出回路６はＰＬＬ回路３によって
抽出されたクロックが受信データ、すなわち、ディジタ
ルインターフェース信号に同期しているか否かを判断す
るようになっており、この判定結果は、位相比較制御回
路８に出力するようになっている。

７は同期信号が２倍のサンプリング周波数（２ＸＦＳ、
ＦＳはサンプリング周波数）の１周期期間内に何個検出
されたかを判断する同期信号個数判別回路であり、上記
同期信号検出回路２内の同期信号パルス生成回路２４か
ら出力された同期信号を入力し、また判定結果は位相比
較制御回路８に出力するようになっている。

位相比較制御回路８は同期信号個数判定回路τによる判
定結果とＰＬＬロック検出回路６の検出結果に基づいて
、ＰＬＬ回路３内の位相比較器３１を制御するようにな
っている。

なお、ＰＬＬ回路３は第６図と同様に、位相比較器３１
、ローパスフィルタ３２、ＶＣＯ（電圧制御発振器）３
３、分周器３４とにより構成され、分周器３４の出力は
上記同期信号個数判定回路７および位相比較器３１に入
力するようになっている。

次に、動作について説明する。まず、同期信号検出回路
２の動作から述べることにする。第２図は同期検出動作
のタイミング図である。第２図（Ａ）に示す入力信号は
エツジ検出回路２１にて、受信データの反転毎に、第２
図（Ｂ）に示すような幅の狭いパルス信号、すなわち、
エツジ検出信号を発生する。

このエツジ検出信号はカウンタ２２にリセット信号とし
て供給される。カウンタ２２は受信データの反転毎にリ
セフトされるとともに、ＰＬＬ回路３のＶＣＯ３３から
のクロック信号を計数するので、受信データの反転間隔
の長いところでは、カウント（直は大きくなる。

前述したように、ディジタルオーディオインターフェー
スのフォーマットでは、同期信号部分以外では、反転間
隔がＴおよび２Ｔのデータだけが発生するのに対し、同
期信号部では、３Ｔという長い反転間隔が生しる。

そこで、所定値検出回路２３では、カウンタ２２のカウ
ント値が２Ｔより大きいことを検出できるように設定し
、プリアンプル部を検出することを可能にしている。

例えば、ＰＬＬ回路３の再生クロックが第２図（Ｃ）の
ようなりロックの時、所定値検出回路２３の所定値を「
５」と設定すれば、その出力は第２図（Ｄ）に示すごと
く、プリアンプル部のみに出現する反転間隔の部分にお
いてのみ発生する。

この信号はクロックの位相の変動等によって発生位置が
前後するため、同期信号パルス生成回路２４において、
エツジ検出回路２１のエツジ検出信号を用いて、ラッチ
することにより、第２図（Ｅ）に示す３Ｔ期間の終了し
た反転部から次の反転部までのパルス信号として、同期
検出信号を形成し、ＰＬＬ回路３の位相比較器３１に供
給する。

ＰＬＬ回路３１においては、前述したのと同様の働きに
よって、例えば、ディジタルオーディオ信号のサンプリ
ング周波数が４８にＨｚの時には、その２５６倍の１２
２８８ＭＨｚのクロックを注成し、そのデユーティ比を
５０％にするため、−度２分周した６１４４ＭＨｚの基
準クロックとして、バイフェーズ復調回路４へ供給する
。

また、このクロックはカウンタにそのクロック入力とし
て与えられるとともに、ＰＬＬロック検出回路６に入力
される。ＰＬＬロック検出回路６はＰＬＬ回路３にて抽
出されたクロックが正確に同期したものであるか、否か
、すなわち、その周波数と位相が合っているものが、ど
うかの判定をする機能を有している。

このＰＬＬロック判定の方法としては、例えば、同期信
号が所定間隔毎に、欠落なしに得られることを検出し、
その検出結果が複数回連続して良好である場合に、ロッ
クしているとみなすようにする。

さらに、受信データに含まれるパリティ符号のチエツク
結果を併用することにより、信転性を上げることができ
る。

ＰＬＬロック検出回路６では、ロックが外れていること
により、ＶＣＯ３３の発振周波数が受信データの基本周
波数に対して、ずれていることを知ることができるが、
周波数が高いか、低いか、いずれの方向にずれているの
かを知ることができない。

そこで、その状態を判別するために、同期信号個数判定
回路７を用いている。この同期信号個数判定回路７には
、同期検出回路２の周期信号パルス生成回路２４から出
力される同期信号検出結果と、ＰＬＬ回路３によって抽
出されたクロックを分周器３４で分周した信号が供給さ
れる。

第３図に、ＰＬＬ回路３で抽出されたクロックが受信デ
ータに同期している場合、ＰＬＬ回路３によるクロック
の周波数が低い場合、およびＰＬＬ回路３によるクロッ
クの周波数が高い場合のそれぞれにおける同期信号検出
結果と、２ＸＦＳ（２倍のサンプリング周波数）のクロ
ック信号とのタイミング関係を示す。

ＰＬＬ回路３における位相比較器３１では、二つの入力
信号の立ち下がりエツジを比較し、その位相が同期する
ように、ＶＣＯ３３を制御するので、位相同期している
状態、すなわち、ＰＩ、Ｌ回路３がロックした状態では
、第３［Ｄ（Ａ）、第３図（Ｂ）のような関係となって
おり、第３図（Ｂ）の２倍のサンプリング周波数（２ｘ
ＦＳ）のクロック信号の１周期期間内に、第３図（Ａ）
に示す同期信号が１パルス発生する。

次に、ＶＣＯ３３の発振周波数が受信データの基本周波
数より低すぎる場合、カウンタ２２が３Ｔの反転期間を
カウントする際に、カウント値が所定値まで達しないと
、同期信号として検出されない。

したがって、その時には、同期検出回路２による周期信
号検出結果は第３図（Ｃ）に示すごとく、ｒＨ，レベル
に保たれ、２ＸＦＳのクロック信号（第３図（Ｄ））の
１周期期間内に、１パルスも同期信号がない状態となる
。

一方、ＶＣＯ３３の発振周波数が高すぎる場合には、カ
ウンタ２２は２Ｔの反転間隔の部分においても、所定値
以上のカウント動作を行うために、データ部分を誤まっ
て同期信号とみなし、第３図（Ｅ）のように、数多くの
同期信号パルスが発生する。

したがって、第３図ＣＦ”）の２ＸＦＳのクロック信号
１周期の間に２個ないしそれ以上の同期信号パルスが得
られることになる。

そこで、同期信号個数判定回路７では、２ＸＦＳクロッ
ク信号が１周期の間に同期信号パルスが発生する個数を
カウントし、その値がｒＯ，、ｒｌ。

もしくは「２」以上であることを判定する。その判定結
果は、位相比較制御回路８に供給する。

位相比較制御回路８では、同期信号個数判定結果および
ＰＬＬロック検出回路６のＰＬＬロック検出結果に基づ
いて、位相比較器３１を制御することにより、間接的に
ＶＣＯ３３の発振周波数を制御する。

すなわち、ローパスフィルタ３２の出力電圧を高くする
と、ＶＣＯ３３の発振周波数は高くなり、ローパスフィ
ルタ３２の出力電圧を低くすると、ＶＣＯ３３の発振周
波数は低（なるので、いま、ＰＬＬロックが外れており
、同期信号個数判定により、その価が「０」でクロック
の周波数が低いと判定された場合には、ローパスフィル
タ３２の電圧を高くするように、例えば、位相比較器３
１の出力を強制的にｒ　ＨＪレベルにする。

この結果、ＶＣＯ３３の発振周波数は徐々に上昇し、同
期信号が検出されるようになり、同期信号個数判定の結
果の値は「１」となる。

これにより、位相比較制御回路７は位相比較器３１の出
力のｒＨ，レベルを解除して、位相比較器本来の二つの
入力の位相差に基づく信号が出力されるように切り換え
られる。

第４図に上述の場合の発振周波数の変化の様子を示す。

この第４図において、αは発振周波数の変化に対して、
同期信号が１パルスと検出される範囲を表わす。

いま、時刻ｔ０で発振周波数がｆｏの時、発振周波数ｆ
を上昇させるように、位相比較器３１が制御され、発振
周波数が徐々に上昇し、時刻ｔ１で範囲α内に達する。

この時点で、位相比較器３１は位相比較出力が得られる
ように、切り換えられ、ＰＬＬ回路３としての引込み動
作が行われ、所望の周波数ｆ、に落ち着くことになる。

また、以上の説明とは逆に、同期信号が２個以上検出さ
れていて、周波数が高い方にずれている場合には、位相
比較制御回路８はローパスフィルタ３２の出力電圧が低
くなるように、位相比較器３１の出力を例えば強制的に
「Ｌ」レベルにする。

したがって、ＶＣｏ３３の発振周波数は徐々に低くなり
、同様にＰＬＬ回路３の引込みを行うことが可能となる
。

最終的に、同期がとれたか否か、すなわちＰＬＬ回路３
がロックしたかどうかは、ＰＬＬロック検出回路６によ
り知ることができる。

なお、以上の説明では、同期信号個数判定回路７による
同期信号個数判定結果およびＰＬＬロック検出回路６の
ＰＬＬロック検出結果に応じて、位相比較制御回路８に
より位相比較器３１を制御するように構成したが、同様
の機能を実現するために、ローパスフィルタやＶＣＯ自
体を制御するようにしてもよい。

また、同期信号個数判定回路７では、判定しようとする
二つのクロックのエツジが一致したなどの判定の不正確
さへの対策として、例えば、個数１個と判定された状態
が２回連続した場合に、同期信号１個として、結果を出
力する等の保護対策を行うことが可能となる。

さらに、上記実施例で説明したＶＣｏ３３の発振周波数
等の数値がこれに限定されないのは明らかである。

また、ディジタルオーディオインターフェースに適用し
た場合について例示したが、オーディオ信号に限らず、
映像信号、コンピュータのディジタルデータ等の信号を
扱うものであってもよいことは勿論である。

〔発明の効果〕

以上のように、この発明によれば、同期信号個数判定回
路によりＰＬＬ回路から抽出されたクロックの所定期間
内に含まれる同期信号個数判定結果によって、発振周波
数が所望の周波数より高いか低いかを認識して、ＰＬＬ
回路を制御し、ＰＬＬ回路に引込みを行わせるように構
成したので、回路のほとんどをディジタル化でき、ＩＣ
化に適し、アナログ的な調整が不要となる。

また、ＰＬＬ回路の位相ロックが外れても、自動的にす
みやかにロック状態に復帰でき、特に３ＦＳの受信デー
タに対応した復調回路として最適なものが得られるとい
う効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ復調回路の構
成を示すブロック図、第２図は同上実施例における同期
検出回路の動作を説明するためのタイミング図、第３図
は同上実施例における同期信号個数判定回路による同期
信号判定の状態を説明するためのタイミング図、第４図
は同上実施例におけるＰＬＬ回路の引込みの行われる状
態を説明するためのタイミング概念図、第５図は同上実
施例に適用されるディジタルオーディオインターフェー
スの信号フォーマット構成を示す説明図、第６図は従来
のデータ復調回路の構成を示すブロック図、第７図は第
６図のデータ復調回路における同期検出回路の構成を示
すブロック図である。２・・・同期検出回路、３・・・ＰＬＬ回路、４・・・
パイフェース復調回路、６・・・ＰＬＬロツタ検出回路
、７・・・同期信号個数判定回路、８・・・位相比較制
御回路、２１・・・エツジ検出回路、２２・・・カウン
タ、２３・・・所定値検出回路、２４・・・同期信号パ
ルス生成回路、３１・・・位相比較器、３２・・・ロー
パスフィルタ、３３・・・ＶＣｏ、３４・・・分周器。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

受信したデータより抽出したクロックに基づいて上記デ
ータの中の同期信号を検出する同期検出手段と、この同
期検出手段の出力信号を基準入力として上記クロックを
抽出しかつこのクロックを上記同期検出手段に上記同期
信号の計数クロックとして出力するフェーズロックドル
ープ手段と、このフェーズロックドループ手段から出力
されたクロックの所定周期期間内に上記同期検出手段の
出力信号の個数を判定する同期信号個数判定手段と、こ
の同期信号個数判定手段の判定結果に応じて上記フェー
ズロックドループを制御する手段とを備えたデータ復調
回路。