JPH082050B2

JPH082050B2 - データ復調回路

Info

Publication number: JPH082050B2
Application number: JP2240942A
Authority: JP
Inventors: 和仁遠藤; 靖史安達; 雅之石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1996-01-10
Anticipated expiration: 2011-01-10
Also published as: JPH04119737A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルオーディオインターフェース
フォーマット等のデータ伝送規格に準拠して与えられる
ディジタル信号を受信し、復調するデータ復調回路に関
するものである。

〔従来の技術〕

ディジタルオーディオ装置間の相互接続を行う伝送規
格として、日本電子機械工業会規格（EIAJ）CP−340
「ディジタルオーディオインターフェース」フォーマッ
トがある。

後述するこの発明を説明するに際し、まず、この規格
の概略から説明する。第５図にその信号フォーマットを
示す。１フレームはそれぞれ左チャンネル（LCh）、右
チャンネル（RCh）のオーディオデータを含む二つのサ
ブフレームから成っており、１サブフレームは32ビット
から構成されている。

サブフレームの先頭４ビットは同期プリアンブル信号
SYNCであり、サブフレーム識別信号と同期信号とを兼ね
ている。

次の４ビットは予備ビットであり、オーディオオキジ
ャリ（Audio Auxiliary）情報または後述するオーディ
オデータの拡張用として使用される。

次の20ビットはオーディオサンプルビットであって、
例えば、CD（コンパクトディスク）のように、16ビット
のオーディオデータを伝送する時には、図示のように、
D1の部分に格納し、D0部分は「０」レベルとすることに
なっている。

サブフレームの最後の４ビットはコントロール信号で
あり、Ｖはバリディティフラグと呼ばれ、「０」なら
ば、オーディオデータが正しいもの、「１」ならば、オ
ーディオデータが補正されたものであることを示す。

また、「Ｕ」はユーザデータビットで、時間情報や曲
頭信号などが格納されている。「Ｃ」はチャンネルステ
ータスビットであり、オーディオデータに関連する制御
信号として、サンプリング周波数、コピー禁止の有無、
エンファシスの有無等の情報が格納される。

また、最後の「Ｐ」は、パリティビットであり、同期
プリアンブル信号SYNCを除く24ビットの「０」と「１」
の数がそれぞれ偶数になるように、このビットが決めら
れている。

伝送路上では、同期プリアンブル信号SYNCを除く、各
データは、バイフェーズマーク方式という変調が施さ
れ、同期プリアンブル信号SYNC部はバイフェーズ変調で
は、出現しないビットパターンを採用することにより、
ビットパターンを検出し、同期プリアンブル信号SYNCの
検出を可能にしている。

さらに、この同期プリアンブル信号SYNCのビットパタ
ーンはデータの反転間隔、すなわち「０」レベルまたは
「１」レベルの続く時間が他のデータ部より長く設定さ
れている。

ところで、このようなフォーマットによる信号を受信
する装置として、DA（ディジタルオーデイオ）コンバー
タを搭載した、いわゆるDAコンバータユニットやディジ
タルオーディオテープレコーダ（DAT）がある。

この種の装置においては、受信信号中の同期プリアン
ブル信号SYNCを検出し、それを利用して、クロック抽出
を行い、受信データの復調を行なっている。

第６図は従来のデータ復調回路の一例の構成を示すブ
ロック図である。この第６図において、入力端子１に供
給されたディジタルインターフェース信号は同期検出回
路２とバイフェーズ復調回路４に供給される。

同期検出回路２では、入力される信号のビットパター
ンから同期プリアンブル信号SYNCを検出し、その出力は
フェーズロックドループ（以下、PLLという）回路３を
構成する位相比較器31に入力される。

ディジタルオーディオ信号のサンプリング周波数が48
KHzの場合、同期検出回路２のプリアンブル検出信号の
周波数はその倍の96KHzであり、位相比較器31、ローパ
スフィルタ32、VCO33（電圧制御発振器）、分周器34か
ら構成されるPLL回路３によって、その128倍の12.288MH
zの周波数の基準クロック信号が抽出されて、バイフェ
ーズ復調回路４に与えられる。

このバイフェーズ復調回路４では、PLL回路３から出
力される基準クロック信号に基づき、入力端子１から供
給されるディジタルインターフェース信号の復調を行
い、その出力信号は出力端子５から復調データ出力とし
て出力される。

この第６図に示す従来のデータ復調回路は、文献「わ
かるPLLの応用テクニック」（高松重治著，日本放送出
版）pp197〜pp200に開示されたものがある。

この回路で特徴的なのは、その同期検出回路２である
から、その回路構成と動作について第７図により説明す
る。

この第７図は、同期検出回路２の内部構成を示すブロ
ック図であり、エッジ検出回路21では、ディジタルイン
ターフェース信号（受信入力データ）の反転エッジを検
出し、パルス信号を発生し、リトリガブル単安定マルチ
バイブレータ25にトリガ信号を印加する。

ディジタルオーディオインターフェースフォーマット
では、同期信号以外のデータ部分では、反転間隔がＴな
いし2Tであるが、同期信号部でのみ3Tの反転間隔が発生
する。

そこで、この3Tを検出するために、リトリガブル単安
定マルチバイブレータ25の時定数を例えば、2.5Tに設定
しておき、また、単安定マルチバイブレータとして、上
記のように、リトリガブル単安定マルチバイブレータを
用いることにより、2.5T以上の反転間隔のみを検出でき
るようにしておく。

さらに、このリトリガブル単安定マルチバイブレータ
25の出力信号をラッチ回路26に出力してラッチすること
により、同期信号出力を形成している。

〔発明が解決しようとする課題〕

従来のデータ復調回路は以上のように構成されている
ので、同期検出回路には、リトリガブル単安定マルチバ
イブレータが含まれており、このリトリガブル単安定マ
ルチバイブレータ25には、抵抗やコンデンサというアナ
ログ素子を含んでいるため、IC化に適さず、また、リト
リガブル単安定マルチバイブレータ25の時定数が抵抗、
コンデンサの値により変化するため、動作が不安定にな
る可能性があったり、調整が必要となる等の課題があっ
た。

さらに、ディジタルオーディオインターフェースで
は、ディジタルオーディオ信号のサンプリング周波数
（FS）に対応して、伝送レートが変化し、少なくとも32
KHz,44.1KHzおよび48KHzの３種のサンプリング周波数に
対応させる必要があるが、従来では、3Tを検出するため
の時定数を複数用意し、サンプリング周波数に応じて、
時定数を切り換える必要があるという、回路上のわずら
わしさがあった。

なお、近似技術として、特開平１−114231号公報に
は、２種以上のサンプリング周波数に対応する同期信号
を所定の要求精度範囲で発生し、第1PLL回路で復調され
た信号のジッタの補正処理を第2PLL回路で行う旨が記載
されている。

この発明は上記課題を解消するためになされたもの
で、同期検出回路をディジタル的に構成でき、IC化を容
易にできるとともに、調整個所を不要とすることがで
き、また、外乱や受信データのサンプリング周波数が切
り換えられた結果、PLL回路のロックが外れた場合で
も、引込み動作を行い、速やかにロック状態に復帰でき
るデータ復調回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ復調回路は、受信データより抽
出したクロックに基づいて該受信データの中の同期プリ
アンブル信号を検出して同期信号を出力する同期検出手
段と、この同期検出手段からの同期信号を基準入力とし
て前記クロックを生成するフェーズロックドループ手段
と、このフェーズロックドループ手段で生成されたクロ
ックの所定クロック分の期間に前記同期検出手段から出
力された同期信号のパルス数Ｎを計数する計数手段と、
この計数手段で計数されたパルス数ＮがN1以下の場合に
は生成されるクロックの周波数を高くする方向に、N2
（＞N1）以上の場合には低くする方向に前記フェーズロ
ックドループ手段の発振周波数を制御する制御手段とを
備えたものである。

〔作用〕

この発明におけるデータ復調回路では、計数手段がフ
ェーズロックドループ手段によって生成されたクロック
の所定クロック分の期間に含まれる同期信号のパルス数
を計数してフェーズロックドループ手段の発振周波数を
制御することによって、その発振周波数が所望の周波数
に近いときには、通常の位相比較動作を行ってフェーズ
ロックドループの引き込みを行わせ、フェーズロックド
ループ手段の発振周波数が低い場合には、引き込み可能
な周波数まで上げ、発振周波数が高い場合には下げて、
それぞれフェーズロックドループ手段の発振周波数を所
望の発振周波数の近傍まで速やかに制御して、フェーズ
ロックドループの引き込みを行うことができる。

〔実施例〕

以下、この発明のデータ復調回路の実施例について図
面に基づき説明する。第１図はその一実施例の構成を示
すブロック図である。この第１図において、第６図と同
一部分には同一符号を付して述べる。

この第１図において、入力端子１に供給されるディジ
タルインターフェース信号は同期信号検出回路２および
バイフェーズ復調回路４に入力される。

同期信号検出回路２は、エッジ検出回路21、カウンタ
22、このカウンタ22のカウント値が所定値以上に達した
時にパルス信号を発生する所定値検出回路23、この所定
値検出回路23で検出された検出出力をディジタルインタ
ーフェース信号、すなわち、受信データのエッジに同期
した信号として生成する同期信号パルス生成回路24とか
ら構成されている。

また、PLLロック検出回路６はPLL回路３によって抽出
されたクロックが受信データ、すなわち、ディジタルイ
ンターフェース信号に同期しているか否かを判断するよ
うになっており、この判定結果は、位相比較制御回路８
に出力するようになっている。

同期信号個数判定回路７は、上記クロックの所定クロ
ック分の期間、例えば２倍のサンプリング周波数［２×
FS］（ここでFSは受信されたディジタルオーディオ信号
のサンプリング周波数）の１周期期間内に、同期信号検
出回路２から出力された同期信号のパルス数Ｎを計数す
る計数手段である。このため同期信号個数判定回路７に
は、上記同期信号検出回路２内の同期信号パルス生成回
路24から出力された同期信号を入力し、また判定結果は
位相比較制御回路８に出力するようになっている。

位相比較制御回路８は同期信号個数判定回路７による
判定結果とPLLロック検出回路６の検出結果に基づい
て、PLL回路３内の位相比較器31を制御するようになっ
ている。

なお、PLL回路３は第６図と同様に、位相比較器31、
ローパスフィルタ32、VCO（電圧制御発振器）33、分周
器34とにより構成され、分周器34の出力は上記同期信号
個数判定回路７および位相比較器31に入力するようにな
っている。

次に、動作について説明する。まず、同期信号検出回
路２の動作から述べることにする。第２図は同期検出動
作のタイミング図である。第２図（Ａ）に示す入力信号
はエッジ検出回路21にて、受信データの反転毎に、第２
図（Ｂ）に示すような幅の狭いパルス信号、すなわち、
エッジ検出信号を発生する。

このエッジ検出信号はカウンタ22にリセット信号とし
て供給される。カウンタ22は受信データの反転毎にリセ
ットされるとともに、PLL回路３のVCO33からのクロック
信号を計数するので、受信データの反転間隔の長いとこ
ろでは、カウント値は大きくなる。

前述したように、ディジタルオーディオインターフェ
ースのフォーマットでは、同期信号部分以外では、反転
間隔がＴおよび2Tのデータだけが発生するのに対し、同
期信号部では、3Tという長い反転間隔が生じる。

そこで、所定値検出回路23では、カウンタ22のカウン
ト値が2Tより大きいことを検出できるように設定し、受
信データの中の同期プリアンブル信号SYNCを検出するこ
とを可能にしている。

例えば、PLL回路３の再生クロックが第２図（Ｃ）の
ようなクロックの時、所定値検出回路23の所定値を
「５」と設定すれば、その出力は第２図（Ｄ）に示すご
とく、プリアンブル部のみに出現する反転間隔の部分に
おいてのみ発生する。

この信号は上記再生クロックの位相の変動等によって
発生位置が前後するため、同期信号パルス生成回路24に
おいて、エッジ検出回路21のエッジ検出信号を用いて、
ラッチすることにより、第２図（Ｅ）に示す3T期間の終
了した反転部から次の反転部までのパルス信号として、
同期信号を形成し、PLL回路３の位相比較器31に供給す
る。

PLL回路31においては、前述したのと同様の働きによ
って、例えば、ディジタルオーディオ信号のサンプリン
グ周波数が48KHzの時には、その256倍の12.288MHzのク
ロックを生成し、そのデューティ比を50％にするため、
一度２分周した6144MHzの基準クロックとして、バイフ
ェーズ復調回路４へ供給する。

また、PLL回路31において受信データより抽出したク
ロックは、カウンタ22のクロックCK入力として与えられ
るとともに、PLLロック検出回路６に入力される。PLLロ
ック検出回路６はPLL回路３にて抽出されたクロックが
正確に同期したものであるか、否か、すなわち、受信デ
ータとの間で周波数と位相が合っているものか、どうか
の判定をする機能を有している。

このPLLロック判定の方法としては、例えば、同期信
号が所定間隔毎に、欠落なしに得られることを検出し、
その検出結果が複数回連続して良好である場合に、ロッ
クしているとみなすようにする。

さらに、受信データに含まれるパリティ符号のチェッ
ク結果を併用することにより、信頼性を上げることがで
きる。

PLLロック検出回路６では、ロックが外れていること
により、VCO33の発振周波数が受信データの基本周波数
に対して、ずれていることを知ることができるが、周波
数が高いか、低いか、いずれの方向にずれているのかを
知ることができない。

そこで、その状態を判別するために、同期信号個数判
定回路７を用いている。この同期信号個数判定回路７に
は、同期信号検出回路２の同期信号パルス生成回路24か
ら出力される同期信号検出結果と、PLL回路３によって
抽出されたクロックを分周器34で分周した信号が供給さ
れる。

第３図に、PLL回路３で抽出されたクロックが受信デ
ータに同期している場合、PLL回路３によるクロックの
周波数が低い場合、およびPLL回路３によるクロックの
周波数が高い場合のそれぞれにおける同期信号検出結果
と、２×FS（２倍のサンプリング周波数）のクロック信
号とのタイミング関係を示す。

PLL回路３における位相比較器31では、二つの入力信
号の立ち下がりエッジを比較し、その位相が同期するよ
うに、VCO33を制御するので、位相同期している状態、
すなわち、PLL回路３がロックした状態では、第３図
（Ａ），第３図（Ｂ）のような関係となっており、第３
図（Ｂ）の２倍のサンプリング周波数（２×FS）のクロ
ック信号の１周期期間内に、第３図（Ａ）に示す同期信
号が１パルス発生する。

次に、VCO33の発振周波数が受信データの基本周波数
より低すぎる場合、カウンタ22が3Tの反転期間をカウン
トする際に、カウント値が所定値まで達しないと、同期
信号として検出されない。

したがって、その時には、同期信号検出回路２による
同期信号検出結果は第３図（Ｃ）に示すごとく、「Ｈ」
レベルに保たれ、２×FSのクロック信号（第３図
（Ｄ））の１周期期間内に、１パルスも同期信号がない
状態となる。

一方、VCO33の発振周波数が高すぎる場合には、カウ
ンタ22は2Tの反転間隔の部分においても、所定値以上の
カウント動作を行うために、データ部分を誤まって同期
信号とみなし、第３図（Ｅ）のように、数多くの同期信
号パルスが発生する。

したがって、第３図（Ｆ）の２×FSのクロック信号１
周期の間に２個ないしそれ以上の同期信号パルスが得ら
れることになる。

そこで、同期信号個数判定回路７では、２×FSのクロ
ック信号の１クロック分の期間に同期信号検出回路２か
ら出力された同期信号のパルス数Ｎをカウントし、その
値が「０」，「１」もしくは「２」以上であることを判
定する。その判定結果は、位相比較制御回路８に供給す
る。

位相比較制御回路８では、同期信号個数判定回路７に
よる同期信号個数の判定結果およびPLLロック検出回路
６のPLLロック検出結果に基づいて、位相比較器31を制
御することにより、間接的にVCO33の発振周波数を制御
する。

すなわち、ローパスフィルタ32の出力電圧を高くする
と、VCO33の発振周波数は高くなり、ローパスフィルタ3
2の出力電圧を低くすると、VCO33の発振周波数は低くな
る。そこで位相比較制御回路８では、PLLロックが外れ
ており、同期信号個数判定により、その値が「０」であ
るとすれば、クロックの周波数が受信データの基準周波
数より低いと判定して、ローパスフィルタ32の電圧を高
くするように、例えば、位相比較器31の出力を強制的に
「Ｈ」レベルにする。

この結果、VCO33の発振周波数は徐々に上昇し、同期
信号個数判定回路７によってパルス数Ｎがカウントされ
るようになり、その判定結果の値が「１」となる。

これにより、位相比較制御回路８は位相比較器31の出
力の「Ｈ」レベルを解除して、位相比較器本来の二つの
入力の位相差に基づく信号が出力されるように切り換え
られる。

第４図に上述の場合の発振周波数の変化の様子を示
す。この第４図において、αは発振周波数の変化に対し
て、同期信号が１パルスと検出される範囲を表わす。

いま、時刻t₀で発振周波数がf₀の時、発振周波数ｆを
上昇させるように、位相比較器31が制御され、発振周波
数が徐々に上昇し、時刻t₁で範囲α内に達する。

この時点で、位相比較器31は位相比較出力が得られる
ように、切り換えられ、PLL回路３としての引込み動作
が行われ、所望の周波数f₁に落ち着くことになる。

また、以上の説明とは逆に、同期信号が２個以上検出
されていて、周波数が高い方にずれている場合には、位
相比較制御回路８はローパスフィルタ32の出力電圧が低
くなるように、位相比較器31の出力を例えば強制的に
「Ｌ」レベルにする。したがって、VCO33の発振周波数
は徐々に低くなり、同様にPLL回路３の引込みを行うこ
とが可能となる。

最終的に、同期がとれたか否か、すなわちPLL回路３
がロックしたかどうかは、PLLロック検出回路６により
知ることができる。

なお、以上の説明では、同期信号個数判定回路７によ
る同期信号個数判定結果およびPLLロック検出回路６のP
LLロック検出結果に応じて、位相比較制御回路８により
位相比較器31を制御するように構成したが、同様の機能
を実現するために、ローパスフィルタやVCO自体を制御
するようにしてもよい。

また、同期信号個数判定回路７では、判定しようとす
る二つのクロックのエッジが一致したなどの判定の不正
確さへの対策として、例えば、個数１個と判定された状
態が２回連続した場合に、同期信号１個として、結果を
出力する等の保護対策を行うことが可能となる。

さらに、上記実施例で説明したVCO33の発振周波数等
の数値がこれに限定されないのは明らかである。

また、ディジタルオーディオインターフェースに適用
した場合について例示したが、オーディオ信号に限ら
ず、映像信号、コンピュータのディジタルデータ等の信
号を扱うものであってもよいことは勿論である。

〔発明の効果〕

以上のように、この発明のデータ復調回路によれば、
フェーズロックドループ手段の発振周波数を所望の発振
周波数の近傍まで速やかに制御して、フェーズロックド
ループの引き込みを行うことができる。また、データ復
調回路のほとんどをディジタル化できるので、アナログ
的な調整が不要になる等、IC化に適している。

また、フェーズロックドループ手段の位相ロックが外
れても、自動的にすみやかにロック状態に復帰でき、特
に３種の異なるサンプリング周波数の受信データに対応
した復調回路として最適なものが得られるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ復調回路の構
成を示すブロック図、第２図は同上実施例における同期
信号検出回路の動作を説明するためのタイミング図、第
３図は同上実施例における同期信号個数判定回路による
同期信号判定の状態を説明するためのタイミング図、第
４図は同上実施例におけるPLL回路の引込みの行われる
状態を説明するためのタイミング概念図、第５図は同上
実施例に適用されるディジタルオーディオインターフェ
ースの信号フォーマットを示す説明図、第６図は従来の
データ復調回路の構成を示すブロック図、第７図は第６
図のデータ復調回路における同期検出回路の構成を示す
ブロック図である。２……同期信号検出回路、３……PLL回路、４……バイ
フェーズ復調回路、６……PLLロック検出回路、７……
同期信号個数判定回路、８……位相比較制御回路、21…
…エッジ検出回路、22……カウンタ、23……所定値検出
回路、24……同期信号パルス生成回路、31……位相比較
器、32……ローパスフィルタ、33……VCO、34……分周
器。なお、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−281631（ＪＰ，Ａ) 特開平２−161843（ＪＰ，Ａ) 特開昭61−258534（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】受信データより抽出したクロックに基づい
て該受信データの中の同期プリアンブル信号を検出して
同期信号を出力する同期検出手段と、この同期検出手段
からの同期信号を基準入力として前記クロックを生成す
るフェーズロックドループ手段と、このフェーズロック
ドループ手段で生成されたクロックの所定クロック分の
期間に前記同期検出手段から出力された同期信号のパル
ス数Ｎを計数する計数手段と、この計数手段で計数され
たパルス数ＮがN1以下の場合には生成されるクロックの
周波数を高くする方向に、N2（＞N1）以上の場合には低
くする方向に前記フェーズロックドループ手段の発振周
波数を制御する制御手段とを備えたデータ復調回路。