JP2593973B2 - クロック再生方式 - Google Patents
クロック再生方式Info
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- JP2593973B2 JP2593973B2 JP3102773A JP10277391A JP2593973B2 JP 2593973 B2 JP2593973 B2 JP 2593973B2 JP 3102773 A JP3102773 A JP 3102773A JP 10277391 A JP10277391 A JP 10277391A JP 2593973 B2 JP2593973 B2 JP 2593973B2
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Description
・ロック・ループ(以下DPLLと略称する)を使用す
るクロック再生方式に関し、特に、1,0の継続時間に
差があり、結果的にデューティ比の異なってしまった受
信データから正しくクロックを高速に再生する方式に関
するものである。
し、かつ、定常時の動作特性がすぐれたディジタルPL
L装置の一例として、特開昭61−265922号公報
に開示されたものがある。
成図である。図1において、11は入力信号Fiが与え
られる入力端子、12はフィードバック信号Ffを出力
する出力端子、13はマスタクロック信号MCPを入力
する端子である。30は入力信号Fiとフィードバック
信号Ffとの位相差を検出する位相検出器、31は入力
信号Fiとフィードバック信号Ffとの位相誤差の範囲
を検出する位相誤差範囲検出器である。この位相誤差範
囲検出回路31の出力は速度制御回路32を通して、低
域濾波器40およびリセット制御回路33を制御する。
低域濾波器40はカウンタ、デコーダ等からなり、位相
検出回路30の出力を積分して、あらかじめ決められた
カウント値(Mとする)に達したら信号CS2をリセッ
トホールド回路34に出力する。発振回路(VCO)5
0はプログラマブルカウンタ等からなる発振回路で、定
常的にはマスタクロック信号MCPを入力し、それをn
分周して発振信号Foを出力する。
出し、低域濾波器40の積分値があらかじめ決められた
カウント値に達したとすると、リセットホールド回路3
4は現在の位相が遅れた状態であると判断し、発振周波
数を上げるため発振回路50の分周数を、(n−l)分
周にする。ここで、lはあらかじめ設定された値であ
る。逆に、位相検出回路が位相進みを検出した時には該
リセットホールド回路34は現在の位相が進んだ状態に
あると判断し、発振周波数を下げるため発振回路50の
分周数を(n+l)分周にする。発振回路50として、
プログラマブルカウンタを使用した場合、リセットホー
ルド回路34の制御にもとづき、プログラマブルカウン
タのリセットデータが逐次、変化されることになる。
の制御信号CS1にもとづき、発振回路50において行
われる位相修正を可変量化させる回路で、発振回路50
における(n−l)または、(n+l)分周を何回行わ
せるかを制御する。リセット制御回路33はあらかじめ
設定しておいた回数(J回)に、発振回路50の位相修
正回数が達したとき、位相修正終了の指令信号CS4を
リセットホールド回路34に与え、位相修正操作を終了
させる。それと同時に、リセットホールド回路34は、
指令信号CS4を受けてリセット信号CS3を出力し、
低域濾波器40のカウンタをリセットする。
50からの発振信号FoをN分周し、これをフィードバ
ック信号Ffとして出力端子12、位相検出回路30お
よび位相誤差範囲検出回路31に与える。位相誤差範囲
検出回路31はシフトレジスター等で構成される位相変
化回路と2つの位相検出回路で構成され、位相誤差範囲
(フィードバック信号Ffの位相誤差が、入力信号Fi
に対して例えば±60°以内か、それ以上か)を検出す
る。
0の出力信号CS2をラッチし、その出力を制御信号と
して発振回路50に与え、該発振回路50の発振周波数
を制御する。リセット制御回路33から出力される指令
信号CS4がリセット信号としてリセットホールド回路
34に入力されると、該リセットホールド回路34は発
振回路50の制御を解除し、該発振回路50の分周比を
nにもどす。
に120°の位相遅れがあったとすると、位相検出回路
30は位相遅れと判断し、低域濾波器40はその出力を
積分する。一方、位相誤差範囲検出回路31は大幅な位
相遅れ(例えば、60°を超えている)と判断し、速度
制御回路32を通して低域濾波器40の積分回路Mを1
(一例)に設定し、リセット制御回路33のJを30
(一例)に設定する。従って、位相遅れの情報はリセッ
トホールド回路34にすぐに伝えられ、発振回路50の
分周比を(n−l)にホールドする。また、リセット制
御回路33にはJ=30という大きな数値がセットされ
るので、発振回路50の分周比(n−l)は30回くり
かえされる事になり、高速の位相修正が行なわれる。位
相修正が進行して位相誤差が例えば60°以内になる
と、位相誤差範囲検出回路31は位相誤差が60°以内
になった事を検出し、速度制御回路32を通して低域濾
波器40の積分回数M=2(一例)を設定し、また、リ
セット制御回路33にJ=10(一例)を設定する。従
って、位相検出器30で位相遅れを検出しても、低域濾
波器40で、2回カウントしてから、リセットホールド
回路34に信号CS2が伝えられる。また、発振回路5
0の分周比(n−l)は、リセット制御回路33にJ=
10という小さい数値がセットされているので10回く
りかえされる事になり、位相修正はわずかとなり、位相
修正速度が遅くなってジッタの少ないフィードバック信
号Ffが得られる事になる。即ち、位相誤差が大きいと
きは高速度に位相修正が行なわれ、位相誤差が小さくな
って来たら、位相修正速度を遅くして、ジッタの少ない
クロックが再生されることになる。
べたクロック再生方式では、1,0のディーティ比が異
る入力信号の場合、入力信号Fiの位相にフィードバッ
ク信号Ffの位相が、追随できないという場合があると
いう欠点があった。この確率は100回に1回とか10
0回に2回とかのわずかな確率であるが、確実な通信を
行うためにはこのようなわずかな確率も大きな問題にな
る。
2(1)に示すように、入力信号Fiの1,0,…のデ
ューティ比が異なり、そのデューティ比の偏差がδであ
ったとする。この場合、再生クロックFfの位相が、図
2(3)に示すように入力信号Fiの位相と大きくずれ
ていて、その位相ずれがほぼ180°のときは、図2
(4)に示すように位相判定が遅れ、進み、遅れ、進み
と交互に行なわれる。従って、図2(5)に示すように
位相修正も進める、遅らす、進める、遅らすと交互に行
なわれ、いつまでたっても再生クロックFfが正しい位
相にならない(以下、この現象をデッドロックと称す
る)。
例であって、点線は上記の現象を示している。このバー
スト信号受信特性は以下のようにして測定したものであ
る。即ち、再生したクロックの位相がどの時点で正しい
値になったかの定義と判定はかなりむずかしいので、プ
レアンブル(1,0,1,0……の18ビット連続)の
あとに、15ビットのフレーム周期信号をつけたバース
ト状のデータを多数回送り、このフレーム周期信号が正
しく受信できたとき再生クロックの位相が正しく再生さ
れたと判定することとした。送出側のクロック位相は毎
回ランダムに変化させ、直前に送ったバースト信号の位
相の影響が無いようにした。図6の点線は、デューティ
レシオの偏差δが約6°の場合で、S/Nが良くなって
も1/100〜3/100程度の割合で受信できなかっ
た事を示している。
のような場合にも、デッドロックを起すことなく確実に
クロックを再生することのできるクロック再生方式を提
供することを目的とする。
成するため、入力信号のフィードバック信号に対する位
相が進んでいるか否かを検出してその検出信号を出力す
る位相検出回路と、前記検出信号を積分して高周波成分
を減衰し濾波信号を出力する低域濾波器と、前記濾波信
号により位相修正をして所定周波数の発振信号を出力す
る発振回路と、前記発振信号の周波数を一定の比率で分
周して前記フィードバック信号を出力する分周器とを備
え、前記入力信号からクロックを再生するクロック再生
方式において、前記入力信号とフィードバック信号との
位相差を検出する第1の回路と、前記位相差に基づき前
記発振回路の位相修正量を制御する第2の回路とを設
け、前記位相差が一定位相角θc(但し20°<θc<
90°)より大のときは前記位相修正量を前記入力信号
のデューティ比の偏差の2倍より大きく制御するもので
ある。
定位相角θc(但し20°<θc<90°)より大のと
きは、位相検出1回に対する発振回路の位相制御量α
を、入力信号のディーティ比の偏差δに対して α>2δ の関係を満足するように制御する。これにより入力信号
にデューティ比の偏差δが存在するときもデッドロック
を起こすことなくクロックを再生することができる。ま
た、入力信号とフィードバック信号との位相差が一定位
相角θcより小のときは、前記位相制御量αをより小さ
く制御する。これにより位相ジックタを小さくし、性能
の劣化を防止することができる。
相修正がどのように行なわれるかを説明する。
偏差δが零の場合の位相修正動作を説明する図である。
図3において、(1)は受信データ(入力信号Fi)の
プリアンブル部分を示す。このプリアンブル部分は、位
相情報が最も多く含まれる1,0,1,0…の連続信号
で構成されている。(2)は位相情報を得るために、入
力信号Fiの変化点を抽出したものである。(3)は再
生クロック(フィードバック信号Ff)であり、この図
では、最初入力信号Fiよりも位相が遅れていたので、
(4)に示すような位相判定が行なわれ、(5)に示す
ような時間的タイミングで位相修正が行なわれ、やがて
(1)に示す入力信号Fiと(3)に示す再生クロック
(フィードバック信号Ff)とは位相が一致するように
なる。
に示すように±180°を境にして位相判定結果が反転
する性質を持つ。即ち、180°を超える位相遅れは位
相進みと判定し、180°を超える位相進みは位相遅れ
と判定する。このため、デューティレシオの異った入力
信号が入力されると、入力信号と再生クロックとの位相
差が180°に近い場合、デッドロックを起して正しい
位相に修正ができなくなる場合がある。
偏差δが存在し、入力信号Fiと再生クロックとの位相
が180°に近い場合の位相修正動作を説明する図であ
る。図2において、(1)〜(5)は図3の(1)〜
(5)と同じもので、受信データ(入力信号Fi)は図
3(1)と同じく1,0,1,0……の連続であるが、
デューティレシオが異なり、図示の如く偏差δが存在す
る。再生クロック(3)(フィードバック信号Ff)
は、入力信号の変化点(2)において立上りとなるのが
正しい位相であるが、デューティレシオの偏差δが存在
するために位相判定の1回毎に遅れ、進み、遅れ、進み
……と判定され、位相修正(5)も進める、遅らす、進
める、遅らす…となり、いつまでたっても正しい位相と
ならず、デッドロックを起してしまう。これを、もっと
わかりやすくするために、別の表現を用いて詳しく以下
に説明する。
再生クロックの位相との関係、および、位相判定と位相
制御について表現したものである。ここで、横軸は時間
経過を示し、奇数番号は位相判定タイミングを示し、偶
数番号は、位相制御タイミングを示している。縦軸は位
相を示し、点線は入力信号の正しい位相を示し、実線は
再生クロックの位相を示し、+δ,−δの矢印は、入力
信号のデューティレシオが異るので正しい位相と異なる
ように認識されたことを示し、矢印の先端はその認識さ
れた位相を示している。なお、再生クロックの位相は入
力信号の位相と180°ずらして表現してある。これ
は、上記のデッドロックは入力信号と再生クロックの位
相がほぼ180°ずれている場合に生じ、180°ずら
して、重なるような表現にした方がわかりやすいからで
ある。また、前述のように位相判定回路は180°を境
にして、位相進み、遅れを逆に判定するので、位相修正
の方向が図4(a)〜(c)の表現で、入力信号の位相
と再生クロックの位相が互いに離れて行く方向が正しい
位相制御の方向であると認識しておくだけでよいので、
理解しやすい。このような仮定のもとに、図4(a)〜
(c)を順次説明する。
80°であるため位相制御が収束しない場合の例であ
る。同図においてタイミング番号1(以下タイミング1
と称する)で入力信号の位相が進んでいると判定された
ので、再生クロックはタイミング2でαだけ遅らせる制
御を受ける。タイミング3で入力信号の位相が遅れてい
ると判定されたので、タイミング4で再生クロックがα
だけ進ませる制御を受ける。このように遅らせ、進め、
遅らせ、進め……の制御を受けるので、なかなか、正し
い位相に制御されない(上述のように、図4(a)〜
(c)では、図の点線から離れて行くのが正しい位相制
御である)。
再生クロックの初期位相が180°から少しずれていた
ので、位相制御が収束する場合の例である。同図におい
て、タイミング1で入力信号の位相が進んでいると判定
されたので、タイミング2で再生クロックはαだけ遅ら
せる制御を受ける。ここまでは図4(a)に同じであ
る。次にタイミング3で、入力信号の位相が進んでいる
と判定されたので、タイミング4で再生クロックはαだ
け遅らせる制御を受け、この図面の上では、点線から離
れて行くことになる。この事は正しい制御を受け、正し
い位相に収束して行く事を意味する。図4(a)と
(b)で何が違うかというと、図の±δの矢印の外に、
再生クロックの位相が飛び出すタイミングがあるかどう
かである。即ち、図4(b)のタイミング3で、−δの
矢印の外に再生クロックの位相があるために、位相制御
が収束できたのである。これは、図4(b)の再生クロ
ックの初期位相がたまたま条件に合っていたからであ
る。
合にも成り立つように考えると、図4(b)で図式的に
考えて、 α>2δ (1) であれば再生クロックの位相は、必ず±δの矢印の外に
飛び出すタイミングが存在する。この様子を示したの
が、図4(c)であって、初期位相がいかなる場合でも
再生クロックの位相は図面上±δの矢印の外に飛び出す
ので正しい位相に収束する。
た点にある。
再生用のDPLLに適用した場合のバースト信号受信特
性の実測結果を示す。この実線で示すように、S/Nの
増大にともないバースト信号の不受信率が下り、S/N
20dB以上では問題なくなる。
位相ジッタを大きくするという事と同じ意味を持つの
で、このままではディジタルデータを受信する際の性能
を劣化させることになる。しかし、これに対しては、既
に開示されている特開昭61−265922号公報の手
法を使い、入力信号と、再生クロックとの位相誤差が一
定値以下になったら、位相修正角度を小さくすることに
より性能を劣化させずに、クロック再生用DPLLを構
成できる。
れば、1回に行なわれる位相修正量αを、α>2δ(δ
は入力信号のデューティレシオの偏差)としたので、再
生クロックの初期位相がいかなる場合でも、正しい位相
修正制御を行なうことが可能となり高速高性能のクロッ
ク再生用DPLLを実現できる。
Claims (1)
- 【請求項1】 入力信号のフィードバック信号に対する
位相が進んでいるか否かを検出してその検出信号を出力
する位相検出回路と、前記検出信号を積分して高周波成
分を減衰し濾波信号を出力する低域濾波器と、前記濾波
信号により位相修正をして所定周波数の発振信号を出力
する発振回路と、前記発振信号の周波数を一定の比率で
分周して前記フィードバック信号を出力する分周器とを
備え、前記入力信号からクロックを再生するクロック再
生方式において、前記入力信号とフィードバック信号と
の位相差を検出する第1の回路と、前記位相差に基づき
前記発振回路の位相修正量を制御する第2の回路とを設
け、前記位相差が一定位相角θc(但し20°<θc<
90°)より大のときは前記位相修正量を前記入力信号
のデューティ比の偏差の2倍より大きく制御することを
特徴とするクロック再生方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3102773A JP2593973B2 (ja) | 1991-05-08 | 1991-05-08 | クロック再生方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3102773A JP2593973B2 (ja) | 1991-05-08 | 1991-05-08 | クロック再生方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04332231A JPH04332231A (ja) | 1992-11-19 |
JP2593973B2 true JP2593973B2 (ja) | 1997-03-26 |
Family
ID=14336479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3102773A Expired - Lifetime JP2593973B2 (ja) | 1991-05-08 | 1991-05-08 | クロック再生方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2593973B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3181471B2 (ja) * | 1994-06-17 | 2001-07-03 | 沖電気工業株式会社 | クロック発生回路 |
-
1991
- 1991-05-08 JP JP3102773A patent/JP2593973B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04332231A (ja) | 1992-11-19 |
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Legal Events
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---|---|---|---|
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