JPH0440029A - シンボルタイミング再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 ディジタル無線通信用受信機に用いるンンポルタイミン
グの再生回路に関し、 ＤＰＬＬを用いたシンボルタイミング再生回路において
、引き込み時間を短縮すると共に、サンクルスキ／プ確
率及び定常位相ジッタを減少させることを目的とし、 入力された二値の復調信号の工・２ジを検出するエツジ
検出器と、再生クロックの位相を引き込み動作開始後最
初に該エツジ検出器で検出したエツジを初期位相とする
初期位相検出器と、マスククロックから、該初期位相に
ブリセントされた再生クロックを発生する可変分周器と
、該再生クロックの位相を該エツジ検出器で検出された
エツジと比較する位相比較器と、該位相比較器の比較結
果に基づきアップカウント又はダウンカウントするカウ
ンタと、該カウントを閾値と比較してオーバーフロー信
号又はアンダーフロー信号を発生して該可変分周器から
出力される再生クロックの位相修正を行うと同時に該カ
ウンタを中央値にリセットするコンパレータと、該リセ
ットの回数が設定値を越える度にＤＰＬＬの慣性を決定
している該閾値及び該可変分周器の分周比の少なくとも
一方を上限値の範囲内で大きくするモード制御器とで構
成する。

〔産業上の利用分野〕

本発明は、シンボルタイミング再生回路に関し、特にデ
ィジタル無線通信用受信機に用いるシンボルタイミング
の再生回路に関するものである。

ＦＳＸ、Ｐ’ＳＫ等のディジタル変調信号を復号する場
合、復調して得られたアナログ信号を最適なタイミング
で識別判定して二値符号に変換する必要があるが、復調
信号からこのタイミングを生成するためにシンボルタイ
ミング再生（以下、ＳＴＲと略称する）回路が用いられ
る。

このＳＴＲの実現方法としては、整流器等の非線形素子
とフィルタを用いたアナログ回路による方法、ディジタ
ル位相同期ループ（以下、ＤＰＬＬと略称する）を用い
たディジタル回路による方法、及び両者を混合したもの
があるが、近年の移動通信分野等においては移動端末と
しての受信機の小型化が必須であり、このためには受信
機各部のＬＳＩ化が不可欠となっており、ＳＴＲも完全
なディジタル回路で実現することが必要になっている。

また無線通信に使用する周波数は有限であるので、多数
のユーザが効率良く利用するために、数年後にサービス
開始が予定されているディジタル携帯・自動車電話シス
テムではＴＤＭＡ方式が検討されているので、このよう
な受信機に用いられるＳＴＲには短時間でシンボルタイ
ミング同期を確立し、かつ移動通信に特有のフェージン
グ環境下においても安定した同期を保持する性能が求め
られる。

〔従来の技術〕

第７図は、ソーケンシャルフィルタとしてランダムウオ
ークフィルタ（ＲＷＦ）を用いたＤ　Ｐ　Ｉ−Ｌ方式の
従来のＳＴＲ回路のブロンク図を示しており、１は入力
した復調信号のエツジ（変化点）を検出する工・７ジ検
出器、３０はマスククロックから再生クロックを発生す
る可変分周器、４は再生クロックの位相をエツジ検出器
１から出力されるエツジと比較して位相進み信号又は位
相遅れ信号を発生する位相比較器、５は位相進み信号又
は遅れ信号によりアップカウント又はダウンカウントを
行うアップ・ダウンカウンタ、そして６はカウンタ５の
出力を閾値と比較してオーバーフロー信号又はアンダー
フロー信号を発生して可変分周器３０の分周比を調整す
ると共にカウンタ５を中央値にリセットするコンパレー
タであり、カウンタ５とコンパレータ６とでランダムウ
オークフィルタ（ＲＷＦ）を構成している。

このような構成の動作においては、工、ジ検出器１によ
り、入力された二値の復調信号の変化点が検出され、位
相比較器４は得られた変化点とＳＴＲの再生クロックの
位相を比較して、その進み／遅れを検出する。ランダム
ウオークフィルタＲＷＦのアップダウンカウンタ５では
中央値に設定された初期状態よりカウントを開始し、エ
ツジ検出器１による変化点の検出毎に位相比較器４から
の進み／遅れ情報によりアップ／ダウンカウントを行う
。

そして、このカウント値を受けたコンパレータ６では、
フィルタ段数として設定されている閾値ｋを超えてオー
バー／アンダーフローした場合に、対応する信号を可変
分周器３０に与えて分周比を変えると共に、カウンタ５
を中央値にリセットする。

これによりフィルタＲＷＦは、復調信号に含まれている
雑音によって再生クロックの位相が不要に変化するのを
防いでいる。

可変分周器３０は通常はＳＴＲのマスタクロック（ＭＣ
Ｋ）からシンボルクロック（ＳＣＫ）を作るｎ分周器と
して動作しており（ＭＣＫ＝ｎＸＳＣＫ）、コンパレー
タ６からのオーバーフロー信号又はアンダーフロー信号
により、（ｎ＋１）又は（ｎ−１）分周器として動作す
る。具体的には分周器に入力するマスタクロックを、１
クロツク挿入／削除することにより分周比の可変を行っ
ている。

以上の動作により再生クロックの位相は、復調信号の変
化点と再生位相のずれを修正する方向に１／ｎシンボル
だけ遅れるか又は進む。これを繰り返すことでＳＴＲは
復調信号に同期した定常状態に達する。

〔発明が解決しようとする課題〕

ＳＴＲの動作開始から定常状態になるまでの時間をＳＴ
Ｒの引き込み時間と呼び、第７図に示したＤＰＬＬ方式
のＳＴＲの引き込み時間ｔは次式で与えられる。

ｔ＝ｎｘｋｘＴ／ｒ／４　　　・−・■ここで、Ｔ及び
ｒはそれぞれシンボル周期及びデータの変化頻度で一定
値であり、ドツティングバタン（１０１０１０・・・）
でｒ−１、ランダムパタンでｒ　−１／　２である。

上式■はエツジ検出を片エツジ検出（立ち上がり、また
は立ち下がりのみの変化点を検出する）で行い、最悪位
相（再生クロックが１／２シンボルずれている状態）か
らの引き込み時間を表している。

受信機が正しい再生データを得るのはＳＴＲによるシン
ボルクロック同期が確立した後であるので、ＳＴＲが引
き込みに要する時間内は有効なデータ伝送はできない。

従って、この引き込み時間は情報伝送の観点からはムダ
であり、できる限り短い方が望ましいが、より短い引き
込み時間を得るためには、上式■の変数ｎ、ｋを小さく
しなければならない。

一方、ｎ、ｋを小さくして引き込み時間を短くすると、
入力信号の位相変化に対する再生クロック位相の追従性
、即ちＤＰＬＬの慣性、も小さくなるため、低Ｓ／Ｎ下
、或いはフェージング環境下では安定したクロック同期
が困難になり、サイクルスキップ（送信側のクロックと
再生クロックの波数が一致しなくなる現象）の発生確率
が増大する。

サイクルスキップが生じると、フレーム単位でデータ伝
送を行っているＴＩ）ＭＡ方式の場合には、サイクルス
キップ以降のデータは再度フレーム同期が確立するまで
再生できず、このため誤り訂正等が困難なバーストエラ
ーを生じ、回線の品質劣化に直接影響することになる。

また、定常状態では再生クロックは復調信号の変化点の
前後を常に動いて同期を保持しており、この時の再生位
相の揺れをクロックの定常位相ジッタと呼ぶが、この定
常位相ジッタは可変分周器の分周比ｎで決まる。受信機
の特性を良くする上でこの定常位相ジッタは小さい方が
望ましいが、ジッタは分周比ｎに反比例するため引き込
み時間の短縮とは相反する。

以上のことから、ＳＴＲには引き込み時間の短縮とサイ
クルスキップ確率及び定常位相ジッータの減少（引き込
み時間の伸長）と云う相反する特性が要求されており、
これらは従来のＤＰＬＬ方式では両立できない。

これを克服する方法として初期位相ブリセントにより引
き込み時間を短縮する方法が提案されている。これは受
信動作を開始した時に、最初にＳＴＲに入力された信号
の変化点にＳＴＲ再生クロックの位相を強制的にプリセ
ットすることで、高速引き込みを行う方法である。

これにより確かに従来のＳＴＲに比べて引き込み時間が
短縮されるが、周波数有効利用の要求から変調波は一般
に帯域制限を施されているため、この方法によっても以
下に述べるような問題が残る。

即ち、第８図にはロールオフ率０．５のレイズド・コサ
イン特性を有するナイキストフィルタで帯域制限したＱ
ＰＳＫ遅延検波復調後のアイパターンが示されているが
、Ａで示すように復調信号の変化点（ゼロクロス点）は
かなりの幅をもって分布しているため、最初に入力され
た成る１シンボルの変化点に同期させた場合、それが最
適位相（変化点分布の中心）である可能性は低く、この
点から通常のＤＰＬＬ動作により最適位相に引き込む必
要がある。

従って、サイクルスキップ確率及び定常位相ジッタを十
分低く抑えるため、ｎ、ｋを大きくすると、引き込み時
間はこの変化点幅Ａに基づくずれの修正にも影響された
形となり、上記のようにプリセットした初期位相が雑音
である確率も存在し、この場合は最適位相に引き込むの
に要する時間は遥かに長くなり、その間、受信機は最良
の特性を得られないのでデータストリームの先頭領域で
、ｎ、にの設定、無線回線のＳ／Ｎにより数十〜数百ピ
ントに渡って誤り率が劣化してしまうという問題点があ
った。

従って、本発明は、ＤＰＬＬを用いたシンボルタイミン
グ再生回路において、引き込み時間を短縮すると共に、
サンクルスキップ確率及び定常位相ジッタを減少させる
ことを目的とする。

〔課題を解決するための手段〕

上記の課題を解決するため、本発明に係るシンボルタイ
ミング再生回路では、第１図に原理的に示すように、入
力された二値の復調信号のエツジを検出するエツジ検出
器１と、再生クロックの位相を引き込み動作開始後最初
に該エツジ検出器１で検出したエツジを初期位相とする
初期位相検出器２と、マスタクロックから、該初期位相
にプリセットされた再生クロックを発生する可変分周器
３と、該再生クロックの位相を該エツジ検出器１で検出
されたエツジと比較する位相比較器４と、該位相比較器
４の比較結果に基づきアンプカウント又はダウンカウン
トするカウンタ５と、該カウントを閾値と比較してオー
バーフロー信号又はアンダーフロー信号を発生して該可
変分周器３から出力される再生クロックの位相修正を行
うと同時に該カウンタ５を中央値にリセットするコンパ
レータ６と、該リセットの回数が設定値を越える度にＤ
ＰＬＬの慣性を決定している該閾値及び該可変分周器３
の分周比の少なくとも一方を上限値の範囲内で大きくす
るモード制御器７とを備えている。

〔作　　　用〕

まず、エツジ検出器１では入力された復調信号のアイパ
ターンから変化点（ゼロクロス点）、即ちエツジを検出
して初期位相検出器２に知らせる。

これにより、初期位相検出器２では、再生クロックの位
相引き込み動作を開始してから最初のエツジを初期位相
として可変分周器３に知らせる。

初期位相が知らされた可変分周器３では、マスククロッ
クをその初期位相に合わせる。即ち、引き込み動作開始
時にまず初期位相にプリセットして復調信号のエンジ点
に再生位相を設定する。これは、上述したように従来か
ら行われている技術であり、第８図に示したように、プ
リセットした初期位相が雑音である確率も存在するので
、更に最適位相に引き込む必要がある。

そこで、位相比較器４と、アップダウンカウンタ５と、
コンパレータ６とで第７図の従来例と同様にＤＰＬＬの
慣性が小さい（引き込み時間が短い）状態で最適位相近
くまで高速に引き込ませる。

このとき、コンパレータ６がそのオーバーフロー信号又
はアンダーフロー信号により可変分周器３に対して位相
修正を求め、同時にカウンタ５を中央値にリセットする
が、このリセットの回数がモード制御器７に設定された
値ｍを越える度に、モード設定器７はコンパレータ６（
７Ｘ４（ｉ（ＲｗＦのフィルタ段数）と可変分周器３の
ＤＰＬＬ分周比の少なくとも一方を大きくした各モード
１．　　ＩＩ。

■（第２図参照）を経由してＤＰＬＬの慣性を大きくし
て行き、最終的には十分に大きな慣性を持たせた上限値
（第２図の場合ではモード■）でシンボルタイミングの
同期を保持させる。

このように、本発明では、初期位相プリセット形ＤＰＬ
Ｌにおいて、ＤＰＬＬの慣性を決定している分周比とＲ
ＷＦ段数を、引き込み動作の進行に従って多段階に変化
させることにより、引き込み時間の短縮とサイクルスキ
ップ確率及び定常位相ジッタの低減を両立することが可
能となる。

［実　施　例〕 第３図は、本発明によるシンボルタイミング再生回路の
一実施例を示したもので、この実施例では、初期位相検
出器２及びモード制御器７には、引き込み開始時に発生
されるリセット信号が各端子ＲＥＳに与えられるように
なっており、また、可変分周器３は、マスタクロツタを
入力する可変分周器３１（分周比ｎ１）と、可変分周器
３１の出力クロックをコンパレータ６の出力に従って挿
入／削除するクロック挿入／削除部３２と、初期位相検
出器２の出力により初期位相にプリセット（リセット）
されると共にクロック挿入／削除部３２からの出力クロ
ンクを更に可変分周する可変分周器（ＤＰＬＬ分周比ｎ
ｂ）とで構成されている。また、モード制御器７は、コ
ンパレータ６からのリセット信号をカウントする位相修
正カウンタ７１と、このカウンタ７１の出力を設定値ｍ
と比較してこの設定値ｍを越えた回数をカウントするモ
ードカウンタ７２と、モードカウンタ７２の出力に応じ
てモード設定信号を出力するモード設定部７３とで構成
されている。尚、セレクタ８１〜８３は、それぞれコン
パレータ６、可変分周器３３、及び可変分周器３１のシ
フトレジスタ（図示せず）を選択するためのものであり
、また、９はＱＰＳＫの実施例の場合としてデータクロ
ックを１／２分周する分周器である。

上記の実施例の構成の動作において、初期位相プリセッ
トは、入力信号の最初の変化点に同期した信号を出力す
る初期位相検出器２により、再生クロックを作成してい
る可変分周器３３をリセットすることで行う。

また、マスタクロックから再生クロックを生成するため
の分周比は、位相修正を行うクロック挿入／削除部３２
の前後に設けた２つのプリセッタブル可変分周器３１及
び３３がモード制御器７によってセレクタ８３．８２が
選択されることにより、 ＭＣＫ＝ｎ、Ｘｎｂ　Ｘ５ＣＫ （但し、ｎ　＠　Ｘ　ｎ　＞は一定） の関係を満たしながら設定され、クロック挿入／削除部
３２による１回の位相修正量は１／ｎ、シンボルとなり
、このｎ、が式■のｎに相当することになる。

また、ランダムウオークフィルタＲＷＦを構成するコン
パレータ６の閾値、即ちフィルタ段数にも可変になって
おり、モード制御器７によってセレクタ８１が選択され
ることにより設定される。

モード制御器７はコンパレータ６からカウンタ５へのリ
セット信号（これはコンパレータ６からのオーバーフロ
ー信号及びアンダーフロー信号のいずれかに対応した信
号）を位相修正カウンタ７１によりカウントし、このカ
ウント値が設定値ｍを超えた時にモードカウンタ７２を
１つカウントアンプし、モードをＭ、からＭ８．、に遷
移させると同時に位相修正カウンタ７１をリセットする
。

モードが遷移するときには、セレクタ８２を介して可変
分周器３３のＤＰＬＬ分周比ｎ、が大きくなる（但し、
１．Ｘｆｉ、が一定になるようにする）か、セレクタ８
１を介してコンパレータ６のフィルタ段数ｋが大きくな
るように設定される。

或いは、これらｎ、にのいずれを大きくしても上記の式
■の引き込み時間、即ちＤ　Ｐ　Ｌ　Ｌの慣性を大きく
することができる。

一例として下記の表に示すモードを挙げる。

表 モードカウンタ７２はＳＴＲの引き込み動作開始時に外
部からのり七ノド信号（例えば、ＴＤＭＤＡ処理回路か
らのフレーム同期外れ信号）によりリセットされ、モー
ドＭ０から動作を開始し、カウンタ値がＭ、、８に達し
た時点で動作を停止す従って、ＳＴＲは定常状態ではモ
ードＭ　ＩＩ　ａ　Ｘ時に設定される分周比ｎｂとフィ
ルタ段数ｋにおいてＤＰＬＬ動作を続ける。

〔発明の効果〕

以上のように、本発明に係るシンボルタイミング再生回
路においては、ＤＰＬＬの慣性が小さい状態で最適位相
に高速で近づけ、その後、位相修正の所定回数毎にＤＰ
ＬＬ分周比及びフィルタ段数の少なくとも一方を大きく
するように構成したので、下記の特有の効果が得られる
。

即ち、第４図〜第６図に、ＤＰＬＬで構成した従来及び
本発明のＳＴＲの諸特性の実測値が示されており、各図
での測定は、ロールオフ率０．５のレイズド・コサイン
特性のナイキストフィルタにより帯域制限を施したπ／
４シフトＱＰＳＫ変調波を遅延検波方式により復調して
入力とし片エツジ検出で行ったものである。ＳＴＲのＤ
ＰＬＬ慣性の可変は４段階とし、各モードの設定は上記
の表に示す値を用いている。

第４図では復調入力のＥ、／Ｎ、と引き込み時間のグラ
フを示しており、引き込み時間は、再生クロック位相が
最悪位相（最適位相から１／２シンボルずれた状態）か
らＳＴＲ動作を開始して位相差が定常ジッタ（３６０°
／３２）以下になるのに要する時間（シンボル数）とし
ている、変調符号としてはドツティングパターンを用い
ている。

第５図は入力Ｅ　ｂ　／　Ｎ−と定常位相ジッタ、第６
図は入力Ｅ　ｂ　／　Ｎ　＊とサイクルスキップ確率の
グラフを示し、共に変調符号にはＰＮ１５段パターンを
用いている。

これらのグラフより、本発明のＳＴＲは従来形ＤＰＬＬ
でのｎ＝１６、ｋ＝１の場合よりも短い引き込み時間で
ありながら、十分に小さい定常位相ジッタとサイクルス
キップ確率を実現していることが判る。

【図面の簡単な説明】

第１図は、本発明に係るシンボルタイミング再生回路の
原理構成ブロック図、 第２図は、本発明の詳細な説明するためのグラフ図、 第３図は、本発明に係るシンボルタイミング再生回路の
一実施例を示すブロック図、 第４図乃至第６図は、本発明と従来例のＳＴＲの諸特性
の実測値を示したグラフ図、 第７図は、従来例の構成を示すブロック図、第８図は、
π／４シフ）ＱＰＳＫ遅延検波方式による復調アイパタ
ーンを示した図、である。 第１図において、 １・・・エンジ検出器、 ２・・・初期位相検出器、 ３・・・可変分周器、 ４・・・位相比較器、 ５・・・アップ・ダウン・カウンタ、 ６・・・コンパレータ、 ７・・・モード制御器。 図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 入力された二値の復調信号のエッジを検出するエッジ検
   出器（１）と、 再生クロックの位相を引き込み動作開始後最初に該エッ
   ジ検出器（１）で検出したエッジを初期位相とする初期
   位相検出器（２）と、 マスタクロックから、該初期位相にプリセットされた再
   生クロックを発生する可変分周器（３）と、該再生クロ
   ックの位相を該エッジ検出器（１）で検出されたエッジ
   と比較する位相比較器（４）と、該位相比較器（４）の
   比較結果に基づきアップカウント又はダウンカウントす
   るカウンタ（５）と、該カウントを閾値と比較してオー
   バーフロー信号又はアンダーフロー信号を発生して該可
   変分周器（３）から出力される再生クロックの位相修正
   を行うと同時に該カウンタ（５）を中央値にリセットす
   るコンパレータ（６）と、 該リセットの回数が設定値を越える度にＤＰＬＬの慣性
   を決定している該閾値及び該可変分周器（３）の分周比
   の少なくとも一方を上限値の範囲内で大きくするモード
   制御器（７）と、 を備えたことを特徴とするシンボルタイミング再生回路
   。