JPH05243981A - ディジタルフェーズロックループの動作モードの制御方法及び装置 - Google Patents
ディジタルフェーズロックループの動作モードの制御方法及び装置Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディジタルフェーズロックループの動作モー
ドの制御方法及び装置を提供する。 【構成】 本発明方法は、ループ内部のディジタルクロ
ック信号の周波数の増分または減分を制御する所謂カウ
ンタを含むディジタルフェーズロックループの動作モー
ドの制御方法であって、前記ループの入力信号が個々の
存在毎に任意の位相状態で断続的に印加され、制御方法
が順次に以下の段階、即ち、前記入力信号の存在開始を
検出する段階、前記ループを比較的高速で同期させるた
めに前記カウンタの比較的小さい値のカウント範囲を選
択する段階、前記ループの同期を検出する段階、前記存
在中に発生する前記入力信号の位相の不測の変動を比較
的強力にフィルタリングするために前記カウンタの比較
的大きい値のカウント範囲を選択し、これを次の入力信
号の存在開始を検出するまで維持する段階を含む。
ドの制御方法及び装置を提供する。 【構成】 本発明方法は、ループ内部のディジタルクロ
ック信号の周波数の増分または減分を制御する所謂カウ
ンタを含むディジタルフェーズロックループの動作モー
ドの制御方法であって、前記ループの入力信号が個々の
存在毎に任意の位相状態で断続的に印加され、制御方法
が順次に以下の段階、即ち、前記入力信号の存在開始を
検出する段階、前記ループを比較的高速で同期させるた
めに前記カウンタの比較的小さい値のカウント範囲を選
択する段階、前記ループの同期を検出する段階、前記存
在中に発生する前記入力信号の位相の不測の変動を比較
的強力にフィルタリングするために前記カウンタの比較
的大きい値のカウント範囲を選択し、これを次の入力信
号の存在開始を検出するまで維持する段階を含む。
Description
【0001】
【産業上の利用分野】本発明はディジタル信号処理の分
野に関する。より詳細には本発明は、ディジタルフェー
ズロックループと呼ばれる装置に関する。
野に関する。より詳細には本発明は、ディジタルフェー
ズロックループと呼ばれる装置に関する。
【0002】
【従来の技術】この種の装置はよく知られている。この
種の装置が、ループによって供給される出力側のディジ
タル信号の位相を該ループによって受信された入力側の
ディジタル信号の位相に従属させること、及び、装置
が、ループの内部発振器によって供給されるクロック信
号の周波数を、入力側の前記信号と出力側の前記信号と
の間に存在する位相差に従って増分または減分すること
を主要機能としていることをまず確認しておく。
種の装置が、ループによって供給される出力側のディジ
タル信号の位相を該ループによって受信された入力側の
ディジタル信号の位相に従属させること、及び、装置
が、ループの内部発振器によって供給されるクロック信
号の周波数を、入力側の前記信号と出力側の前記信号と
の間に存在する位相差に従って増分または減分すること
を主要機能としていることをまず確認しておく。
【0003】前記発振器によって供給されるクロック信
号の周波数の増分または減分の制御信号は、カウンタの
オーバーフロー出力から供給される。該カウンタは、前
記位相差を表示する信号によって励起され、前記内部発
振器によって供給されるクロック信号のクロックサイク
ルに従ってカウントする。この種のループによって位相
制御を行なうためには、カウンタのカウント範囲に従っ
て多少とも高度な低域フィルタリングまたは積分を行な
うことが必要である。一般にカウント範囲は(前記ルー
プの次数が1に等しいかまたは1よりも大きいかに従っ
て)カウンタの1つまたは複数の制御係数を操作するこ
とによって調整される。
号の周波数の増分または減分の制御信号は、カウンタの
オーバーフロー出力から供給される。該カウンタは、前
記位相差を表示する信号によって励起され、前記内部発
振器によって供給されるクロック信号のクロックサイク
ルに従ってカウントする。この種のループによって位相
制御を行なうためには、カウンタのカウント範囲に従っ
て多少とも高度な低域フィルタリングまたは積分を行な
うことが必要である。一般にカウント範囲は(前記ルー
プの次数が1に等しいかまたは1よりも大きいかに従っ
て)カウンタの1つまたは複数の制御係数を操作するこ
とによって調整される。
【0004】このようなループの用途次第で、この種の
フィルタリングを任意に使用し得る。但し、高度なフィ
ルタリングを行なうほどループの同期時間が長くなるこ
とは勿論理解されよう。
フィルタリングを任意に使用し得る。但し、高度なフィ
ルタリングを行なうほどループの同期時間が長くなるこ
とは勿論理解されよう。
【0005】
【発明が解決しようとする課題】本発明は、短時間の同
期及び高度なフィルタリングの2つの目的を果たすこと
が要求される用途に適している。
期及び高度なフィルタリングの2つの目的を果たすこと
が要求される用途に適している。
【0006】本発明は特に、所謂アダプタ装置を介して
非同期モード転送形電気通信網に接続された電気通信端
末の同期のために使用される。アダプタ装置は、該端末
に対する同期インタフェースを復元し得る。かかるアダ
プタ装置は実際、前記同期インタフェースの基本周波数
に等しい平均周波数を有するクロック信号を発生するた
めにディジタルフェーズロックループを使用する。この
ようにして発生するクロック信号の位相は、アダプタ装
置によって通信網から受信されたデータのクロックサイ
クルに等しいクロックサイクルを有する入力側のクロッ
ク信号の位相に従属する。
非同期モード転送形電気通信網に接続された電気通信端
末の同期のために使用される。アダプタ装置は、該端末
に対する同期インタフェースを復元し得る。かかるアダ
プタ装置は実際、前記同期インタフェースの基本周波数
に等しい平均周波数を有するクロック信号を発生するた
めにディジタルフェーズロックループを使用する。この
ようにして発生するクロック信号の位相は、アダプタ装
置によって通信網から受信されたデータのクロックサイ
クルに等しいクロックサイクルを有する入力側のクロッ
ク信号の位相に従属する。
【0007】このような用途では実際、該端末に対する
呼(communication)を成立させるために
比較的短時間で同期を得ることが必要であり、同時に、
インタフェース管理規格によって規定された一般に厳格
な条件を満たすために、前記同期インタフェースの基本
周波数に等しい平均周波数を有するクロック信号の許容
最大ジッタに基づく比較的高度なフィルタリングが要求
される。
呼(communication)を成立させるために
比較的短時間で同期を得ることが必要であり、同時に、
インタフェース管理規格によって規定された一般に厳格
な条件を満たすために、前記同期インタフェースの基本
周波数に等しい平均周波数を有するクロック信号の許容
最大ジッタに基づく比較的高度なフィルタリングが要求
される。
【0008】
【課題を解決するための手段】本発明の目的は、ループ
内部の発振器から供給されるディジタルクロック信号の
周波数の増分または減分を制御する所謂カウンタを含む
ディジタルフェーズロックループの動作モードの制御方
法であって、前記ループの入力信号が、個々の存在毎に
任意の位相状態で断続的に印加され、制御方法が、順次
に以下の段階、即ち、前記入力信号の存在開始を検出す
る段階、前記ループを比較的高速で同期させるために前
記カウンタの比較的小さい値のカウント範囲を選択する
段階、前記ループの同期を検出する段階、前記存在中に
発生する前記入力信号の位相の不測の変動を比較的強力
にフィルタリングするために前記カウンタの比較的大き
い値のカウント範囲を選択し、これを次の入力信号の存
在開始を検出するまで維持する段階を含むことを特徴と
するディジタルフェーズロックループの動作モードの制
御方法を提供することである。
内部の発振器から供給されるディジタルクロック信号の
周波数の増分または減分を制御する所謂カウンタを含む
ディジタルフェーズロックループの動作モードの制御方
法であって、前記ループの入力信号が、個々の存在毎に
任意の位相状態で断続的に印加され、制御方法が、順次
に以下の段階、即ち、前記入力信号の存在開始を検出す
る段階、前記ループを比較的高速で同期させるために前
記カウンタの比較的小さい値のカウント範囲を選択する
段階、前記ループの同期を検出する段階、前記存在中に
発生する前記入力信号の位相の不測の変動を比較的強力
にフィルタリングするために前記カウンタの比較的大き
い値のカウント範囲を選択し、これを次の入力信号の存
在開始を検出するまで維持する段階を含むことを特徴と
するディジタルフェーズロックループの動作モードの制
御方法を提供することである。
【0009】本発明の別の目的は、本発明の方法を実施
する装置を提供することである。
する装置を提供することである。
【0010】本発明装置の特徴は、前記フェーズロック
ループが、入力側の前記信号と出力側の前記信号との間
の位相差を検出する位相差検出器を含み、前記位相差検
出器の出力信号が、出力側の信号の所与のタイプの遷移
と一致する第1タイプの遷移と、入力側の信号の所与の
タイプの遷移と一致する第2タイプの遷移とを有し、装
置が、前記同期検出段階を実行するための同期検出手段
を含み、前記同期検出手段は、出力側の信号が前記所与
のタイプの反対のタイプの遷移を有するときに位相検出
器の出力信号をサンプリングする手段と、サンプリング
によって得られた3つ以上の連続するサンプルのグルー
プを記憶する手段と、前記サンプルの少なくとも2つが
同じ論理レベルを有していなかった最初の時刻を検出す
る手段とを含むことである。
ループが、入力側の前記信号と出力側の前記信号との間
の位相差を検出する位相差検出器を含み、前記位相差検
出器の出力信号が、出力側の信号の所与のタイプの遷移
と一致する第1タイプの遷移と、入力側の信号の所与の
タイプの遷移と一致する第2タイプの遷移とを有し、装
置が、前記同期検出段階を実行するための同期検出手段
を含み、前記同期検出手段は、出力側の信号が前記所与
のタイプの反対のタイプの遷移を有するときに位相検出
器の出力信号をサンプリングする手段と、サンプリング
によって得られた3つ以上の連続するサンプルのグルー
プを記憶する手段と、前記サンプルの少なくとも2つが
同じ論理レベルを有していなかった最初の時刻を検出す
る手段とを含むことである。
【0011】
【実施例】添付図面に示す非限定実施例に基づく以下の
記載より本発明のその他の目的及び特徴がより十分に理
解されよう。
記載より本発明のその他の目的及び特徴がより十分に理
解されよう。
【0012】図1は、例えば1に等しい次数を有するデ
ィジタルフェーズロックループ1を示す。このフェーズ
ロックループの内部構造は図1に示していないが、この
フェーズロックループは、入力側に信号FINを受容
し、出力側に信号FOUTを供給する。このループは更
に、係数選択手段2を介して、増分または減分を制御す
るカウンタのカウント範囲制御係数Kを受容し、更に、
位相検出器から出力信号ECPDを供給する。
ィジタルフェーズロックループ1を示す。このフェーズ
ロックループの内部構造は図1に示していないが、この
フェーズロックループは、入力側に信号FINを受容
し、出力側に信号FOUTを供給する。このループは更
に、係数選択手段2を介して、増分または減分を制御す
るカウンタのカウント範囲制御係数Kを受容し、更に、
位相検出器から出力信号ECPDを供給する。
【0013】この実施例の位相検出器は、印加された信
号の遷移に基づく制御を行なう型の検出器であり、例え
ば以下の記載では、信号FOUTの立下り遷移が信号E
CPDを高レベルに移行させ、その後に生じた信号FI
Nの立下り遷移が信号ECPDを低レベルに移行させ
る。
号の遷移に基づく制御を行なう型の検出器であり、例え
ば以下の記載では、信号FOUTの立下り遷移が信号E
CPDを高レベルに移行させ、その後に生じた信号FI
Nの立下り遷移が信号ECPDを低レベルに移行させ
る。
【0014】図1は更に、入力信号の存在開始の検出手
段3を示す。前記に挙げたような非同期モードで転送す
べき電気通信網に接続された電気通信端末の同期のため
に本発明を使用する場合、入力側の信号が存在するとき
には、これらの入力側の信号はセル列または一定長さの
パケット列から構成されており、同列中のセルは該通信
網を介して成立する同一の呼に所属する。従って得られ
たセル列は、該当する端末に対する呼が生じているか否
かに従って断続的に供給される。
段3を示す。前記に挙げたような非同期モードで転送す
べき電気通信網に接続された電気通信端末の同期のため
に本発明を使用する場合、入力側の信号が存在するとき
には、これらの入力側の信号はセル列または一定長さの
パケット列から構成されており、同列中のセルは該通信
網を介して成立する同一の呼に所属する。従って得られ
たセル列は、該当する端末に対する呼が生じているか否
かに従って断続的に供給される。
【0015】検出手段3はディジタル信号SYCEを受
信する。該信号のクロックサイクルはこれらのセルの到
着クロックサイクルから成る。該信号はまたフェーズロ
ックループに対する入力信号FINを構成する。
信する。該信号のクロックサイクルはこれらのセルの到
着クロックサイクルから成る。該信号はまたフェーズロ
ックループに対する入力信号FINを構成する。
【0016】図1は更に、フェーズロックループ1の同
期検出手段5及び係数選択手段2の制御手段6を示す。
手段5は、図2を参照しながら後述するように信号EC
PD及びFOUTに基づいて動作する。手段6は図2を
参照しながら後述するように手段5から供給される信号
RESと信号PPSCE及びFOUTに基づいて動作
し、係数選択手段2の制御信号SYB1B2を供給す
る。
期検出手段5及び係数選択手段2の制御手段6を示す。
手段5は、図2を参照しながら後述するように信号EC
PD及びFOUTに基づいて動作する。手段6は図2を
参照しながら後述するように手段5から供給される信号
RESと信号PPSCE及びFOUTに基づいて動作
し、係数選択手段2の制御信号SYB1B2を供給す
る。
【0017】図2によれば、同期検出手段5は、信号E
CPDを信号FOUTによってサンプリングし、得られ
た複数の連続サンプルを記憶する手段50を含む。図2
の実施例では記憶される連続サンプル数は3であるが、
記憶されるサンプル数がもっと多い数でもよい。
CPDを信号FOUTによってサンプリングし、得られ
た複数の連続サンプルを記憶する手段50を含む。図2
の実施例では記憶される連続サンプル数は3であるが、
記憶されるサンプル数がもっと多い数でもよい。
【0018】図2に示す手段50は3つのD型フリップ
フロップ51、52、53を含み、該フリップフロップ
のクロック入力Cは、信号FOUTを受信し、フリップ
フロップ51のD入力は信号ECPDを受信し、フリッ
プフロップ52のD入力はフリップフロップ51のQ出
力によって供給される信号D0を受信し、フリップフロ
ップ53のD入力はフリップフロップ52のQ出力によ
って供給される信号D1を受信する。更に、フリップフ
ロップ53のQ出力によって信号D2が供給される。
フロップ51、52、53を含み、該フリップフロップ
のクロック入力Cは、信号FOUTを受信し、フリップ
フロップ51のD入力は信号ECPDを受信し、フリッ
プフロップ52のD入力はフリップフロップ51のQ出
力によって供給される信号D0を受信し、フリップフロ
ップ53のD入力はフリップフロップ52のQ出力によ
って供給される信号D1を受信する。更に、フリップフ
ロップ53のQ出力によって信号D2が供給される。
【0019】同期検出手段5はまた、手段50に記憶さ
れたサンプルのうちの2つのサンプルの値の不一致を検
出する回路54を含む。
れたサンプルのうちの2つのサンプルの値の不一致を検
出する回路54を含む。
【0020】図2に示す回路54はORゲート55を含
み、このORゲート55の第1入力は、信号D0、D
1、D2の反転信号−(D0)、−(D1)、−(D
2)を受信するANDゲート56の出力信号を受容し、
ゲート55の第2入力は信号D0、D1、D2を受信す
るANDゲート57の出力信号を受容する。
み、このORゲート55の第1入力は、信号D0、D
1、D2の反転信号−(D0)、−(D1)、−(D
2)を受信するANDゲート56の出力信号を受容し、
ゲート55の第2入力は信号D0、D1、D2を受信す
るANDゲート57の出力信号を受容する。
【0021】ORゲート55の出力信号が同期検出手段
の出力信号RESを構成する。
の出力信号RESを構成する。
【0022】本発明によれば、ループが周波数の増分ま
たは減分によって処理されるため、即ち周波数の連続的
変化でなく不連続変化によって処理されるため、理想同
期時刻は実際に検出することはできないが、受容した信
号の遷移によって制御される位相検出器の出力信号EC
PDが理想同期時刻を取り囲む反対レベルの2つのサン
プルを与えるという特性が利用される。
たは減分によって処理されるため、即ち周波数の連続的
変化でなく不連続変化によって処理されるため、理想同
期時刻は実際に検出することはできないが、受容した信
号の遷移によって制御される位相検出器の出力信号EC
PDが理想同期時刻を取り囲む反対レベルの2つのサン
プルを与えるという特性が利用される。
【0023】手段50によってこのように検出される同
期時刻は、前記のごとく記憶された3つのサンプルのう
ちの2つのサンプルが反対レベルを最初に有したときに
得られる。
期時刻は、前記のごとく記憶された3つのサンプルのう
ちの2つのサンプルが反対レベルを最初に有したときに
得られる。
【0024】実際には、同期が一度得られた後は信号E
CPDがこの特性を比較的頻繁にチェックし、同期が得
られる前はあまり頻繁にはチェックしないので、信号R
ESがそのままで図1の係数選択手段2によって使用さ
れるのでなく、後述するように回路6で処理された後で
使用される。
CPDがこの特性を比較的頻繁にチェックし、同期が得
られる前はあまり頻繁にはチェックしないので、信号R
ESがそのままで図1の係数選択手段2によって使用さ
れるのでなく、後述するように回路6で処理された後で
使用される。
【0025】論理レベル1をD入力に受信し信号RES
をインバータ58によって反転させて得られた信号−
(RES)をクロック入力に受信するDフリップフロッ
プ61によって信号INHSYがまず生成される。
をインバータ58によって反転させて得られた信号−
(RES)をクロック入力に受信するDフリップフロッ
プ61によって信号INHSYがまず生成される。
【0026】フリップフロップ61は更に、その零リセ
ット入力RDに、以下のごとく生成される信号CPSC
Eを受信する。
ット入力RDに、以下のごとく生成される信号CPSC
Eを受信する。
【0027】信号CPSCEは、第1フリップフロップ
63のQ出力が第2フリップフロップ64のD入力に接
続され該2フリップフロップ64のQ出力が第3フリッ
プフロップ65のD入力に接続されることによってカス
ケード接続された3つのフリップフロップ63、64、
65のQ出力に夫々接続された3つの入力を有するOR
ゲート62の出力に得られる。
63のQ出力が第2フリップフロップ64のD入力に接
続され該2フリップフロップ64のQ出力が第3フリッ
プフロップ65のD入力に接続されることによってカス
ケード接続された3つのフリップフロップ63、64、
65のQ出力に夫々接続された3つの入力を有するOR
ゲート62の出力に得られる。
【0028】更に、第1フリップフロップ63のD入力
は更に、信号PPSCEの反転信号−(PPSCE)を
受信し、これらの3つのフリップフロップのクロック入
力は信号FOUTの周波数の1/4に等しい周波数の信
号QFOUTを受信する。
は更に、信号PPSCEの反転信号−(PPSCE)を
受信し、これらの3つのフリップフロップのクロック入
力は信号FOUTの周波数の1/4に等しい周波数の信
号QFOUTを受信する。
【0029】従って信号INHSYは、同期に対応して
信号RESの最初の切換えを行なうために、入力信号の
存在開始の検出後に所定時間が経過した後の最初の信号
の切換えだけを考察する。この実施例でこの所定時間は
信号FOUTの1/4周期に相当する。
信号RESの最初の切換えを行なうために、入力信号の
存在開始の検出後に所定時間が経過した後の最初の信号
の切換えだけを考察する。この実施例でこの所定時間は
信号FOUTの1/4周期に相当する。
【0030】係数選択制御信号SYB1B2は、信号C
PSCEとD型フリップフロップ67のQ出力によって
供給される信号を夫々受信する2つの入力を有するOR
ゲート66の出力に得られる。このD型フリップフロッ
プ67のD入力は論理レベル「1」を受容し、クロック
入力は信号INHSYを受容し、零リセット入力は信号
CPSCEを受容する。
PSCEとD型フリップフロップ67のQ出力によって
供給される信号を夫々受信する2つの入力を有するOR
ゲート66の出力に得られる。このD型フリップフロッ
プ67のD入力は論理レベル「1」を受容し、クロック
入力は信号INHSYを受容し、零リセット入力は信号
CPSCEを受容する。
【0031】従って、入力信号の存在開始の検出と同期
検出との間では信号SYB1B2が第1論理レベルを有
し、この論理レベルでは、同期時間を短縮するための比
較的小さいカウント範囲に対応する第1係数値が選択さ
れ、同期検出の後または入力信号FINが存在しないと
きには、信号SYB1B2が第2論理レベルを有し、こ
の論理レベルでは、入力信号FINの位相変化を有効に
フィルタリングするための比較的大きいカウント範囲に
対応する第2の係数値が選択される。
検出との間では信号SYB1B2が第1論理レベルを有
し、この論理レベルでは、同期時間を短縮するための比
較的小さいカウント範囲に対応する第1係数値が選択さ
れ、同期検出の後または入力信号FINが存在しないと
きには、信号SYB1B2が第2論理レベルを有し、こ
の論理レベルでは、入力信号FINの位相変化を有効に
フィルタリングするための比較的大きいカウント範囲に
対応する第2の係数値が選択される。
【0032】図4はカウント範囲選択モードを示す時間
図である。図4の時間図の1行目は信号PPSCEを示
しており、この信号の論理レベル「0」から論理レベル
「1」への移行は入力信号の存在開始が検出されたこと
を示す。
図である。図4の時間図の1行目は信号PPSCEを示
しており、この信号の論理レベル「0」から論理レベル
「1」への移行は入力信号の存在開始が検出されたこと
を示す。
【0033】時間図の2行目は信号FOUTを示す。
【0034】時間図の3行目は信号CPSCEを示す。
この信号は、信号PPSCEの遷移後の信号FOUTの
最初の遷移で論理レベル「1」になり、この実施例で
は、信号FOUTの連続4周期のあいだ該論理レベル1
に維持される。
この信号は、信号PPSCEの遷移後の信号FOUTの
最初の遷移で論理レベル「1」になり、この実施例で
は、信号FOUTの連続4周期のあいだ該論理レベル1
に維持される。
【0035】時間図の4行目は信号RESを示す。この
信号は、フェーズロックループの同期に対応する立下り
遷移を有している。実際にはこの立下り遷移に続いて時
間図に示すような立上り遷移が存在する。
信号は、フェーズロックループの同期に対応する立下り
遷移を有している。実際にはこの立下り遷移に続いて時
間図に示すような立上り遷移が存在する。
【0036】時間図の5行目は信号INHSYを示す。
該信号は信号RESの立下り遷移で論理レベル「0」か
ら論理レベル「1」に移行し、信号CPSCEが論理レ
ベル「0」に維持されている間は論理レベル「1」に維
持される。
該信号は信号RESの立下り遷移で論理レベル「0」か
ら論理レベル「1」に移行し、信号CPSCEが論理レ
ベル「0」に維持されている間は論理レベル「1」に維
持される。
【0037】時間図の最後の行は、係数選択制御信号S
YB1B2を示す。これは以下のチェックテーブルでチ
ェックされる:
YB1B2を示す。これは以下のチェックテーブルでチ
ェックされる:
【0038】
【表1】
【0039】図3に示す入力信号の存在開始の検出手段
3は本質的に、連続するn個の入射セルをカウントする
ように入射信号SYCEのクロックサイクルをnによっ
て除算し、このカウントの結果を、この実施例では出力
側の信号FOUTに基いて信号FOUTのクロックサイ
クルを同じ値nで除算することによって得られたクロッ
クサイクルで処理する。
3は本質的に、連続するn個の入射セルをカウントする
ように入射信号SYCEのクロックサイクルをnによっ
て除算し、このカウントの結果を、この実施例では出力
側の信号FOUTに基いて信号FOUTのクロックサイ
クルを同じ値nで除算することによって得られたクロッ
クサイクルで処理する。
【0040】図3に示した実施例ではnの値として4が
選択されている。従ってこの検出手段3は、カウント数
nを有するカウンタ30を含んでおり、カウンタ30
は、カスケード接続された2つのフリップフロップ3
1、32から形成されている。即ち第1フリップフロッ
プ31のQ出力が第2フリップフロップ32のクロック
入力に接続されている。フリップフロップ31のクロッ
ク入力は更に、入射クロック信号SYCEを受信し、フ
リップフロップ32は出力信号QFENを与える。これ
らの2つのフリップフロップ31、32は夫々、信号F
OUTから誘導されるクロック信号発生器33から発生
した信号RTDFN及び信号RTQFNによって零にリ
セットされる。
選択されている。従ってこの検出手段3は、カウント数
nを有するカウンタ30を含んでおり、カウンタ30
は、カスケード接続された2つのフリップフロップ3
1、32から形成されている。即ち第1フリップフロッ
プ31のQ出力が第2フリップフロップ32のクロック
入力に接続されている。フリップフロップ31のクロッ
ク入力は更に、入射クロック信号SYCEを受信し、フ
リップフロップ32は出力信号QFENを与える。これ
らの2つのフリップフロップ31、32は夫々、信号F
OUTから誘導されるクロック信号発生器33から発生
した信号RTDFN及び信号RTQFNによって零にリ
セットされる。
【0041】カウンタ30から出力された信号QFEN
はD型フリップフロップ34のクロック入力に印加され
る。該フリップフロップ34のD入力は論理レベル
「1」になっている。
はD型フリップフロップ34のクロック入力に印加され
る。該フリップフロップ34のD入力は論理レベル
「1」になっている。
【0042】フリップフロップ34のQ出力はフリップ
フロップ35のD入力に接続されており、フリップフロ
ップ35のクロック入力は発生器33から送出された信
号RTQFNを受信する。フリップフロップ35の出力
Qは入力信号の存在開始の表示信号PPSCEを供給す
る。
フロップ35のD入力に接続されており、フリップフロ
ップ35のクロック入力は発生器33から送出された信
号RTQFNを受信する。フリップフロップ35の出力
Qは入力信号の存在開始の表示信号PPSCEを供給す
る。
【0043】また、フリップフロップ34はその零リセ
ット入力に発生器33から供給され信号RTQFNを受
信する。
ット入力に発生器33から供給され信号RTQFNを受
信する。
【0044】この実施例では発生器33が、フリップフ
ロップ31、32と同様にカスケード接続された2つの
フリップフロップ36、37を含む除数4の分周器を含
んでいる。フリップフロップ36は更に、そのクロック
入力に信号FOUTを供給し、そのQ出力に信号DFO
UTを受信し、フリップフロップ37はその出力Qに信
号QFOUTを供給する。
ロップ31、32と同様にカスケード接続された2つの
フリップフロップ36、37を含む除数4の分周器を含
んでいる。フリップフロップ36は更に、そのクロック
入力に信号FOUTを供給し、そのQ出力に信号DFO
UTを受信し、フリップフロップ37はその出力Qに信
号QFOUTを供給する。
【0045】発生器33は更に、信号DFOUTと信号
FOUTの反転信号である信号−(FOUT)を受信
し、信号RTDFNを供給するANDゲート38を含
む。
FOUTの反転信号である信号−(FOUT)を受信
し、信号RTDFNを供給するANDゲート38を含
む。
【0046】発生器33はまた、信号QFOUTと信号
DFOUTの反転信号である信号−(DFOUT)を受
信し、信号RTQFNを供給するANDゲート39を含
む。
DFOUTの反転信号である信号−(DFOUT)を受
信し、信号RTQFNを供給するANDゲート39を含
む。
【図1】ディジタルフェーズロックループに使用される
本発明の制御装置のブロック図である。
本発明の制御装置のブロック図である。
【図2】図1の制御装置で使用され得るフェーズロック
ループの同期検出手段とカウント範囲選択制御手段との
実施例の概略図である。
ループの同期検出手段とカウント範囲選択制御手段との
実施例の概略図である。
【図3】図1の制御装置で使用され得る入力信号の存在
開始の検出手段の実施例の概略図である。
開始の検出手段の実施例の概略図である。
【図4】前記カウント範囲選択の制御を示す時間図であ
る。
る。
1 ディジタルフェーズロックループ 2 係数選択手段 3 入力信号の存在開始の検出手段 5 同期検出手段 6 制御手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年11月30日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図1】
【図2】
【図4】
【図3】
Claims (3)
- 【請求項1】 ループ内部の発振器から供給されるディ
ジタルクロック信号の周波数の増分または減分を制御す
る所謂カウンタを含むディジタルフェーズロックループ
の動作モードの制御方法であって、前記ループの入力信
号が個々の存在毎に任意の位相状態で断続的に印加さ
れ、制御方法が順次に以下の段階、即ち、 前記入力信号の存在開始を検出する段階、 前記ループを比較的高速で同期させるために前記カウン
タの比較的小さい値のカウント範囲を選択する段階、 前記ループの同期を検出する段階、 前記存在中に発生する前記入力信号の位相の不測の変動
を比較的強力にフィルタリングするために前記カウンタ
の比較的大きい値のカウント範囲を選択し、これを次の
入力信号の存在開始を検出するまで維持する段階を含む
ことを特徴とするディジタルフェーズロックループの動
作モードの制御方法。 - 【請求項2】 前記フェーズロックループが、入力側の
前記信号と出力側の前記信号との間の位相差を検出する
位相差検出器を含み、前記位相差検出器の出力信号が、
出力側の信号の所与のタイプの遷移と一致する第1タイ
プの遷移と、入力側の信号の所与のタイプの遷移と一致
する第2タイプの遷移とを有し、装置が、前記同期検出
段階を実行するための同期検出手段を含み、前記同期検
出手段は、出力側の信号が前記所与のタイプの反対のタ
イプの遷移を有するときに位相検出器の出力信号をサン
プリングする手段と、サンプリングによって得られた3
つ以上の連続するサンプルのグループを記憶する手段
と、前記サンプルの少なくとも2つが同じ論理レベルを
有していなかった最初の時刻を検出する手段とを含むこ
とを特徴とする請求項1に記載の方法を実施する装置。 - 【請求項3】 装置が、前記カウント範囲選択段階を実
行するための2進信号発生器を含み、前記2進信号発生
器は、論理レベル「1」に設定されたD入力と同期検出
手段から出力された信号を受容するクロック入力と、入
力側の信号の存在開始の検出手段からタイミング手段を
介して信号を受信する零リセット入力とを有するD型フ
リップフロップと、一方では前記フリップフロップのQ
出力によって供給される信号を受容し他方では前記フリ
ップフロップの零リセット入力に印加された信号を受容
し、且つ2進信号を供給するOR論理ゲートとを含むこ
とを特徴とする請求項1に記載の方法を実施する装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9112265A FR2682236B1 (fr) | 1991-10-04 | 1991-10-04 | Procede et dispositif de commande de mode de fonctionnement d'une boucle a verrouillage de phase numerique |
FR9112265 | 1991-10-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05243981A true JPH05243981A (ja) | 1993-09-21 |
JP2710901B2 JP2710901B2 (ja) | 1998-02-10 |
Family
ID=9417617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4266316A Expired - Lifetime JP2710901B2 (ja) | 1991-10-04 | 1992-10-05 | ディジタルフェーズロックループの動作モードの制御方法及び装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5268653A (ja) |
EP (1) | EP0541408B1 (ja) |
JP (1) | JP2710901B2 (ja) |
AT (1) | ATE157491T1 (ja) |
CA (1) | CA2079762C (ja) |
DE (1) | DE69221818T2 (ja) |
ES (1) | ES2104871T3 (ja) |
FR (1) | FR2682236B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3241079B2 (ja) * | 1992-02-24 | 2001-12-25 | 株式会社日立製作所 | ディジタル位相同期回路 |
JP2964912B2 (ja) * | 1995-04-28 | 1999-10-18 | 日本電気株式会社 | デジタルpll |
US6181168B1 (en) | 1999-09-24 | 2001-01-30 | Motorola, Inc. | High speed phase detector and a method for detecting phase difference |
US6208211B1 (en) | 1999-09-24 | 2001-03-27 | Motorola Inc. | Low jitter phase locked loop having a sigma delta modulator and a method thereof |
US6570947B1 (en) | 1999-09-24 | 2003-05-27 | Motorola, Inc. | Phase lock loop having a robust bandwidth and a calibration method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232219A (ja) * | 1986-04-01 | 1987-10-12 | Sanyo Electric Co Ltd | デジタル位相同期回路 |
JPS6468127A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Oscillation circuit |
JPH0338673A (ja) * | 1989-07-06 | 1991-02-19 | Dai Ichi Kasei Kk | マグネットローラの製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3989931A (en) * | 1975-05-19 | 1976-11-02 | Rockwell International Corporation | Pulse count generator for wide range digital phase detector |
US4316152A (en) * | 1979-09-24 | 1982-02-16 | Hewlett-Packard Company | Data tracking phase locked loop |
US4587496A (en) * | 1984-09-12 | 1986-05-06 | General Signal Corporation | Fast acquisition phase-lock loop |
IT1184024B (it) * | 1985-12-17 | 1987-10-22 | Cselt Centro Studi Lab Telecom | Perfezionamenti ai circuiti ad aggancio di fase numerici |
-
1991
- 1991-10-04 FR FR9112265A patent/FR2682236B1/fr not_active Expired - Fee Related
-
1992
- 1992-09-28 EP EP92402653A patent/EP0541408B1/fr not_active Expired - Lifetime
- 1992-09-28 ES ES92402653T patent/ES2104871T3/es not_active Expired - Lifetime
- 1992-09-28 AT AT92402653T patent/ATE157491T1/de not_active IP Right Cessation
- 1992-09-28 DE DE69221818T patent/DE69221818T2/de not_active Expired - Fee Related
- 1992-10-01 US US07/955,261 patent/US5268653A/en not_active Expired - Fee Related
- 1992-10-02 CA CA002079762A patent/CA2079762C/fr not_active Expired - Fee Related
- 1992-10-05 JP JP4266316A patent/JP2710901B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232219A (ja) * | 1986-04-01 | 1987-10-12 | Sanyo Electric Co Ltd | デジタル位相同期回路 |
JPS6468127A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Oscillation circuit |
JPH0338673A (ja) * | 1989-07-06 | 1991-02-19 | Dai Ichi Kasei Kk | マグネットローラの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
FR2682236A1 (fr) | 1993-04-09 |
EP0541408A1 (fr) | 1993-05-12 |
CA2079762C (fr) | 1999-08-03 |
CA2079762A1 (fr) | 1993-04-05 |
US5268653A (en) | 1993-12-07 |
EP0541408B1 (fr) | 1997-08-27 |
FR2682236B1 (fr) | 1997-01-03 |
ES2104871T3 (es) | 1997-10-16 |
DE69221818T2 (de) | 1998-01-02 |
DE69221818D1 (de) | 1997-10-02 |
ATE157491T1 (de) | 1997-09-15 |
JP2710901B2 (ja) | 1998-02-10 |
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