JP2964912B2 - デジタルｐｌｌ - Google Patents
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- 238000010586 diagram Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 8
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- 230000002860 competitive effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタッフ同期装置やＡ
ＴＭにおけるセル分解回路などに用いられるデジタルＰ
ＬＬに関する。
ＴＭにおけるセル分解回路などに用いられるデジタルＰ
ＬＬに関する。
【０００２】
【従来の技術】従来、デジタルＰＬＬの前段にＮ分周器
を付加したデジタルＰＬＬにおいて、一方のＮ分周器の
入力に入力信号を、他方のＮ分周器の入力にデジタルＰ
ＬＬの出力信号をそれぞれ入力し、それぞれの信号をＮ
分周した後の信号を多値量子化位相比較器に入力してい
た。
を付加したデジタルＰＬＬにおいて、一方のＮ分周器の
入力に入力信号を、他方のＮ分周器の入力にデジタルＰ
ＬＬの出力信号をそれぞれ入力し、それぞれの信号をＮ
分周した後の信号を多値量子化位相比較器に入力してい
た。
【０００３】図６はデジタルＰＬＬの従来例のブロック
図である。デジタルＰＬＬの入力クロックｆin、出力ク
ロックｆout はそれぞれ第１，第２のＮ分周器１１，１
２に入力され、Ｎ分周される。多値量子化位相比較器１
３は位相比較クロックＰｆ0で駆動され、Ｎ分周器１１
と１２の出力クロックを入力し、両出力クロックの位相
進み／位相遅れを示す出力位相誤差情報（進みパルスま
たは遅れパルス）を出力する。Ｎ１カウンタ１４は前記
進みパルスまたは前記遅れパルスを入力し、前記進みパ
ルスによりカウントアップし、計数値２Ｎ1 までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値Ｎ1 に設定され、前記遅れパルスによりカ
ウントダウンし、０までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値Ｎ1 に設定さ
れる、競合カウンタである。周波数調整器１５は、デジ
タルＰＬＬの基準駆動クロックＲｆ0 で駆動され、Ｎ１
カウンタ１４からインクリメントパルスが１パルス発生
すると基準駆動クロックＲｆ0 のパルス列から１パルス
を除去し、Ｎ１カウンタ１４からデクリメントパルスが
１パルス発生すると、基準駆動クロックＲｆ0 のパルス
列に１パルスを付加する。Ｒ分周器１６は、周波数調整
器１５の出力をＲ分周し、デジタルＰＬＬの出力クロッ
クｆout を出力する。
図である。デジタルＰＬＬの入力クロックｆin、出力ク
ロックｆout はそれぞれ第１，第２のＮ分周器１１，１
２に入力され、Ｎ分周される。多値量子化位相比較器１
３は位相比較クロックＰｆ0で駆動され、Ｎ分周器１１
と１２の出力クロックを入力し、両出力クロックの位相
進み／位相遅れを示す出力位相誤差情報（進みパルスま
たは遅れパルス）を出力する。Ｎ１カウンタ１４は前記
進みパルスまたは前記遅れパルスを入力し、前記進みパ
ルスによりカウントアップし、計数値２Ｎ1 までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値Ｎ1 に設定され、前記遅れパルスによりカ
ウントダウンし、０までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値Ｎ1 に設定さ
れる、競合カウンタである。周波数調整器１５は、デジ
タルＰＬＬの基準駆動クロックＲｆ0 で駆動され、Ｎ１
カウンタ１４からインクリメントパルスが１パルス発生
すると基準駆動クロックＲｆ0 のパルス列から１パルス
を除去し、Ｎ１カウンタ１４からデクリメントパルスが
１パルス発生すると、基準駆動クロックＲｆ0 のパルス
列に１パルスを付加する。Ｒ分周器１６は、周波数調整
器１５の出力をＲ分周し、デジタルＰＬＬの出力クロッ
クｆout を出力する。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
のデジタルＰＬＬにおいては、多値量子化位相比較器へ
の入力がＮ分周器によりＮ分周されているため、位相比
較される回数がＮ分周器がない場合に比べ１／Ｎに低下
する。すなわち、系のゲインが１／Ｎに低下し、１秒間
に得られる位相誤差情報が不足し、不要なジッタ（位相
の揺らぎ）の発生要因となっていた。
のデジタルＰＬＬにおいては、多値量子化位相比較器へ
の入力がＮ分周器によりＮ分周されているため、位相比
較される回数がＮ分周器がない場合に比べ１／Ｎに低下
する。すなわち、系のゲインが１／Ｎに低下し、１秒間
に得られる位相誤差情報が不足し、不要なジッタ（位相
の揺らぎ）の発生要因となっていた。
【０００５】さらに、デジタルＰＬＬの周波数調整器の
制御を半クロック制御に選んだ場合、位相比較器におけ
る位相誤差検出のサンプリング間隔は１クロックである
ため、位相比較器において半クロックの位相誤差が検出
できないという欠陥があった。
制御を半クロック制御に選んだ場合、位相比較器におけ
る位相誤差検出のサンプリング間隔は１クロックである
ため、位相比較器において半クロックの位相誤差が検出
できないという欠陥があった。
【０００６】したがって、本発明の目的は、系のゲイン
の低下を防止し、不要なジッタの発生を防止すると同時
に、周波数調整器において行われる半クロックの位相制
御を位相比較器において検出するデジタルＰＬＬを提供
することにある。
の低下を防止し、不要なジッタの発生を防止すると同時
に、周波数調整器において行われる半クロックの位相制
御を位相比較器において検出するデジタルＰＬＬを提供
することにある。
【０００７】
【課題を解決するための手段】本発明のデジタルＰＬＬ
は、デジタルＰＬＬの入力クロックをＮ分周し、それぞ
れ１番目の入力クロック，２番目の入力クロック，・・
・，Ｎ番目の入力クロックに周期した第１相、第２相、
・・・・、第Ｎ相のＮ個のクロックを発生し、これらＮ
個のクロックをＭ個（Ｎ＞Ｍ）の群に分割して出力する
第１のＮ分周器と、デジタルＰＬＬの出力クロックをＮ
分周し、それぞれ１番目の出力クロック，２番目の出力
クロック，・・・，Ｎ番目の出力クロックに周期した第
１相、第２相、・・・・、第Ｎ相のＮ個のクロックを発
生し、これらＮ個のクロックをＭ個（Ｎ＞Ｍ）の群に分
割して出力する第２のＮ分周器と、第１のＮ分周器の第
１群の任意の出力信号と第２のＮ分周器の第１群の任意
の出力信号を入力し、両者の位相差を多値に量子化され
た値として出力する第１の多値量子化位相比較器と、第
１のＮ分周器の第２群の任意の出力信号と第２のＮ分周
器の第２群の任意の出力信号を入力し、両者の位相差を
多値に量子化された値として出力する第２の多値量子化
位相比較器と、・・・、第１のＮ分周器の第Ｍ群の任意
の出力信号と第２のＮ分周器の第Ｍ群の任意の出力信号
を入力し、両者の位相差を多値に量子化された値として
出力する第Ｍの多値量子化位相比較器と、Ｍ個の多値量
子化位相比較器から出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する加算器と、前記進みパルスまたは前記遅れ
パルスを入力し、前記進みパルスによりカウントアップ
し、計数値２Ｎ１までカウントアップすると、インクリ
メントパルスを出力するとともに、初期値Ｎ１に設定さ
れ、前記遅れパルスによりカウントダウンし、０までカ
ウントダウンすると、デクリメントパルスを出力すると
ともに、初期値Ｎ１に設定される、競合カウンタである
Ｎ１カウンタと、デジタルＰＬＬの基準駆動クロックで
駆動され、前記Ｎ１カウンタからインクリメントパルス
が１パルス発生すると、前記基準駆動クロックのパルス
列から１パルスを除去し、前記Ｎ１カウンタからデクリ
メントパルスが１パルス発生すると、前記基準駆動クロ
ックパルス列に１パルスを付加する周波数調整器と、前
記周波数調整器の出力をＲ分周し、デジタルＰＬＬの出
力クロックを出力するＲ分周器を有し、前記Ｍ個の多値
量子化位相比較器のうち奇数番目の多値量子化位相比較
器は正相の位相計数クロックで駆動され、偶数番目の多
値量子化位相比較器は逆相の位相計数クロックで駆動さ
れる。
は、デジタルＰＬＬの入力クロックをＮ分周し、それぞ
れ１番目の入力クロック，２番目の入力クロック，・・
・，Ｎ番目の入力クロックに周期した第１相、第２相、
・・・・、第Ｎ相のＮ個のクロックを発生し、これらＮ
個のクロックをＭ個（Ｎ＞Ｍ）の群に分割して出力する
第１のＮ分周器と、デジタルＰＬＬの出力クロックをＮ
分周し、それぞれ１番目の出力クロック，２番目の出力
クロック，・・・，Ｎ番目の出力クロックに周期した第
１相、第２相、・・・・、第Ｎ相のＮ個のクロックを発
生し、これらＮ個のクロックをＭ個（Ｎ＞Ｍ）の群に分
割して出力する第２のＮ分周器と、第１のＮ分周器の第
１群の任意の出力信号と第２のＮ分周器の第１群の任意
の出力信号を入力し、両者の位相差を多値に量子化され
た値として出力する第１の多値量子化位相比較器と、第
１のＮ分周器の第２群の任意の出力信号と第２のＮ分周
器の第２群の任意の出力信号を入力し、両者の位相差を
多値に量子化された値として出力する第２の多値量子化
位相比較器と、・・・、第１のＮ分周器の第Ｍ群の任意
の出力信号と第２のＮ分周器の第Ｍ群の任意の出力信号
を入力し、両者の位相差を多値に量子化された値として
出力する第Ｍの多値量子化位相比較器と、Ｍ個の多値量
子化位相比較器から出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する加算器と、前記進みパルスまたは前記遅れ
パルスを入力し、前記進みパルスによりカウントアップ
し、計数値２Ｎ１までカウントアップすると、インクリ
メントパルスを出力するとともに、初期値Ｎ１に設定さ
れ、前記遅れパルスによりカウントダウンし、０までカ
ウントダウンすると、デクリメントパルスを出力すると
ともに、初期値Ｎ１に設定される、競合カウンタである
Ｎ１カウンタと、デジタルＰＬＬの基準駆動クロックで
駆動され、前記Ｎ１カウンタからインクリメントパルス
が１パルス発生すると、前記基準駆動クロックのパルス
列から１パルスを除去し、前記Ｎ１カウンタからデクリ
メントパルスが１パルス発生すると、前記基準駆動クロ
ックパルス列に１パルスを付加する周波数調整器と、前
記周波数調整器の出力をＲ分周し、デジタルＰＬＬの出
力クロックを出力するＲ分周器を有し、前記Ｍ個の多値
量子化位相比較器のうち奇数番目の多値量子化位相比較
器は正相の位相計数クロックで駆動され、偶数番目の多
値量子化位相比較器は逆相の位相計数クロックで駆動さ
れる。
【０００８】本発明のＮ次系デジタルＰＬＬは、上記デ
ジタルＰＬＬを有する。
ジタルＰＬＬを有する。
【０００９】本発明のデジタルＰＬＬは、デジタルＰＬ
Ｌの入力クロックをＮ分周し、それぞれ１番目の入力ク
ロック，２番目の入力クロック，・・・，Ｎ番目の入力
クロックに周期した第１相、第２相、・・・、第Ｎ相の
Ｎ個のクロックを発生し、これらＮ個のクロックをＭ個
（Ｎ＞Ｍ）の群に分割して出力する第１のＮ分周器と、
デジタルＰＬＬの出力クロックをＮ分周し、それぞれ１
番目の出力クロック，２番目の出力クロック，・・・，
Ｎ番目の出力クロックに周期した第１相、第２相、・・
・、第Ｎ相のＮ個のクロックを発生し、これらのＮ個の
クロックをＭ個（Ｎ＞Ｍ）の群に分割して出力する第２
のＮ分周器と、第１のＮ分周器の第１群の任意の出力信
号と第２のＮ分周器の第１群の任意の出力信号を入力
し、両者の位相差を多値に量子化された値として出力す
る第１の多値量子化位相比較器と、第１のＮ分周器の第
２群の任意の出力信号と第２のＮ分周器の第２群の任意
の出力信号を入力し、両者の位相差を多値に量子化され
た値として出力する第２の多値量子化位相比較器と、・
・・・、第１のＮ分周器の第Ｍ群の任意の出力信号と第
２のＮ分周器の第Ｍ群の任意の出力信号を入力し、両者
の位相差を多値に量子化された値として出力する第Ｍの
多値量子化位相比較器と、前記Ｍ個の多値量子化位相比
較器の各々に対応して設けられ、当該多値量子化位相比
較器が出力する、位相進みを示す進みパルスまたは、位
相遅れを示す遅れパルスを入力し、前記進みパルスによ
りカウントアップし、計数値２Ｎ１までカウントアップ
すると、インクリメントパルスを出力するとともに、初
期値Ｎ１に設定され、前記遅れパルスによりカウントダ
ウンし、０までカウントダウンすると、デクリメントパ
ルスを出力するとともに、初期値Ｎ１に設定される、競
合カウンタであるＮ１カウンタと、該Ｍ個のＮ１カウン
タのインクリメントパルスまたはデクリメントパルスを
加算し、進み位相または遅れ位相のパルスを出力する加
算器と、デジタルＰＬＬの基準駆動クロックで駆動さ
れ、前記加算器から進み位相のパルスが１パルス発生す
ると、前記基準駆動クロックのパルス列から１パルス、
す なわち半クロック分の位相を除去し、前記加算器から
遅れ位相のパルスが１パルス発生すると、前記基準駆動
クロックのパルス列に１パルス、すなわち半クロック分
の位相を付加する周波数調整器と、前記周波数調整器の
出力をＲ分周し、デジタルＰＬＬの出力クロックを出力
するＲ分周器を有し、前記Ｍ個の多値量子化位相比較器
のうち奇数番目の多値量子化位相比較器は正相の位相計
数クロックで駆動され、偶数番目の多値量子化位相比較
器は逆相の位相計数クロックで駆動される。
Ｌの入力クロックをＮ分周し、それぞれ１番目の入力ク
ロック，２番目の入力クロック，・・・，Ｎ番目の入力
クロックに周期した第１相、第２相、・・・、第Ｎ相の
Ｎ個のクロックを発生し、これらＮ個のクロックをＭ個
（Ｎ＞Ｍ）の群に分割して出力する第１のＮ分周器と、
デジタルＰＬＬの出力クロックをＮ分周し、それぞれ１
番目の出力クロック，２番目の出力クロック，・・・，
Ｎ番目の出力クロックに周期した第１相、第２相、・・
・、第Ｎ相のＮ個のクロックを発生し、これらのＮ個の
クロックをＭ個（Ｎ＞Ｍ）の群に分割して出力する第２
のＮ分周器と、第１のＮ分周器の第１群の任意の出力信
号と第２のＮ分周器の第１群の任意の出力信号を入力
し、両者の位相差を多値に量子化された値として出力す
る第１の多値量子化位相比較器と、第１のＮ分周器の第
２群の任意の出力信号と第２のＮ分周器の第２群の任意
の出力信号を入力し、両者の位相差を多値に量子化され
た値として出力する第２の多値量子化位相比較器と、・
・・・、第１のＮ分周器の第Ｍ群の任意の出力信号と第
２のＮ分周器の第Ｍ群の任意の出力信号を入力し、両者
の位相差を多値に量子化された値として出力する第Ｍの
多値量子化位相比較器と、前記Ｍ個の多値量子化位相比
較器の各々に対応して設けられ、当該多値量子化位相比
較器が出力する、位相進みを示す進みパルスまたは、位
相遅れを示す遅れパルスを入力し、前記進みパルスによ
りカウントアップし、計数値２Ｎ１までカウントアップ
すると、インクリメントパルスを出力するとともに、初
期値Ｎ１に設定され、前記遅れパルスによりカウントダ
ウンし、０までカウントダウンすると、デクリメントパ
ルスを出力するとともに、初期値Ｎ１に設定される、競
合カウンタであるＮ１カウンタと、該Ｍ個のＮ１カウン
タのインクリメントパルスまたはデクリメントパルスを
加算し、進み位相または遅れ位相のパルスを出力する加
算器と、デジタルＰＬＬの基準駆動クロックで駆動さ
れ、前記加算器から進み位相のパルスが１パルス発生す
ると、前記基準駆動クロックのパルス列から１パルス、
す なわち半クロック分の位相を除去し、前記加算器から
遅れ位相のパルスが１パルス発生すると、前記基準駆動
クロックのパルス列に１パルス、すなわち半クロック分
の位相を付加する周波数調整器と、前記周波数調整器の
出力をＲ分周し、デジタルＰＬＬの出力クロックを出力
するＲ分周器を有し、前記Ｍ個の多値量子化位相比較器
のうち奇数番目の多値量子化位相比較器は正相の位相計
数クロックで駆動され、偶数番目の多値量子化位相比較
器は逆相の位相計数クロックで駆動される。
【００１０】本発明のＮ次系デジタルＰＬＬは、上記デ
ジタルＰＬＬを有する。
ジタルＰＬＬを有する。
【００１１】
【作用】多重化された多値量子化位相比較器を用いるこ
とにより、１秒間に得られる位相誤差情報はＭ倍にな
り、系の利得をＭ倍にすることができる。さらに、正確
な位相誤差情報が得られるため発生する位相の揺らぎ
（ジッタ）を低減できる。
とにより、１秒間に得られる位相誤差情報はＭ倍にな
り、系の利得をＭ倍にすることができる。さらに、正確
な位相誤差情報が得られるため発生する位相の揺らぎ
（ジッタ）を低減できる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の第１の実施例のデジタルＰ
ＬＬのブロック図である。
ＬＬのブロック図である。
【００１４】本実施例のデジタルＰＬＬは第１のＮ分周
器１と、第２のＮ分周器２と、Ｍ個の多値量子化位相比
較器３−１〜３−Ｍと、加算器４と、Ｎ１カウンタ５
と、周波数調整器６と、Ｒ分周器７で構成されている。
器１と、第２のＮ分周器２と、Ｍ個の多値量子化位相比
較器３−１〜３−Ｍと、加算器４と、Ｎ１カウンタ５
と、周波数調整器６と、Ｒ分周器７で構成されている。
【００１５】第１のＮ分周器１は、デジタルＰＬＬの入
力クロックｆinをＮ分周し、それぞれ１番目の入力クロ
ック，２番目の入力クロック，・・・，Ｎ番目の入力ク
ロックに周期した第１相、第２相、・・・、第Ｎ相のク
ロックを発生し、これらＮ個のクロックをＭ個（Ｎ＞
Ｍ）の群に分割して出力する。
力クロックｆinをＮ分周し、それぞれ１番目の入力クロ
ック，２番目の入力クロック，・・・，Ｎ番目の入力ク
ロックに周期した第１相、第２相、・・・、第Ｎ相のク
ロックを発生し、これらＮ個のクロックをＭ個（Ｎ＞
Ｍ）の群に分割して出力する。
【００１６】第２のＮ分周器２は、デジタルＰＬＬの出
力クロックｆout をＮ分周し、それぞれ１番目の出力ク
ロック，２番目の出力クロック，・・・，Ｎ番目の出力
クロックに周期した第１相、第２相、・・・、第Ｎ相の
クロックを発生し、これらＮ個のクロックをＭ個（Ｎ＞
Ｍ）の群に分割して出力する。
力クロックｆout をＮ分周し、それぞれ１番目の出力ク
ロック，２番目の出力クロック，・・・，Ｎ番目の出力
クロックに周期した第１相、第２相、・・・、第Ｎ相の
クロックを発生し、これらＮ個のクロックをＭ個（Ｎ＞
Ｍ）の群に分割して出力する。
【００１７】多値量子化位相比較器３−１は、第１のＮ
分周器１の第１群の任意の出力信号と第２のＮ分周器２
の第１群の任意の出力信号を入力し、両者の位相差を多
値に量子化された値として出力する。多値量子化位相比
較器３−２は、第１のＮ分周器１の第２群の任意の出力
信号と第２のＮ分周器２の第２群の任意の出力信号を入
力し、両者の位相差を多値に量子化された値として出力
する。多値量子化位相比較器３−Ｍは、第１のＮ分周器
１の第Ｍ群の任意の出力信号と第２のＮ分周器２の第Ｍ
群の任意の出力信号を入力し、両者の位相差を多値に量
子化された値として出力する。ここで、奇数番目の多値
量子化位相比較器は、位相比較（サンプリング）クロッ
クＰｆ0 の立ち上がりエッヂで入力位相差を計数し、偶
数番目の多値量子化位相比較器は逆相のサンプリングク
ロックＰｆ0 の立ち上がりエッヂで入力位相差を計数す
る。
分周器１の第１群の任意の出力信号と第２のＮ分周器２
の第１群の任意の出力信号を入力し、両者の位相差を多
値に量子化された値として出力する。多値量子化位相比
較器３−２は、第１のＮ分周器１の第２群の任意の出力
信号と第２のＮ分周器２の第２群の任意の出力信号を入
力し、両者の位相差を多値に量子化された値として出力
する。多値量子化位相比較器３−Ｍは、第１のＮ分周器
１の第Ｍ群の任意の出力信号と第２のＮ分周器２の第Ｍ
群の任意の出力信号を入力し、両者の位相差を多値に量
子化された値として出力する。ここで、奇数番目の多値
量子化位相比較器は、位相比較（サンプリング）クロッ
クＰｆ0 の立ち上がりエッヂで入力位相差を計数し、偶
数番目の多値量子化位相比較器は逆相のサンプリングク
ロックＰｆ0 の立ち上がりエッヂで入力位相差を計数す
る。
【００１８】このように、正相と逆相のサンプリングク
ロックを併用することにより、正相のサンプリングクロ
ックのみの場合に比較して、サンプリングの精度が２倍
に向上する。すなわち、半クロックの位相誤差が検出さ
れる。
ロックを併用することにより、正相のサンプリングクロ
ックのみの場合に比較して、サンプリングの精度が２倍
に向上する。すなわち、半クロックの位相誤差が検出さ
れる。
【００１９】加算器４は、Ｍ個の多値量子化位相比較器
３−１〜３−Ｍから出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する。入力が異なる相（インクリメントとデク
リメント）の場合、差分の値が得られる。
３−１〜３−Ｍから出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する。入力が異なる相（インクリメントとデク
リメント）の場合、差分の値が得られる。
【００２０】Ｎ１カウンタ５は進みパルスまたは遅れパ
ルスを入力し、進みパルスによりカウントアップし、計
数値２Ｎ１（正整数）までカウントアップすると、イン
クリメントパルスを出力するとともに初期値Ｎ１に設定
され、遅れパルスによりカウントダウンし、０までカウ
ントダウンすると、デクリメントパルスを出力するとと
もに、初期値Ｎ１に設定される競合カウンタである。
ルスを入力し、進みパルスによりカウントアップし、計
数値２Ｎ１（正整数）までカウントアップすると、イン
クリメントパルスを出力するとともに初期値Ｎ１に設定
され、遅れパルスによりカウントダウンし、０までカウ
ントダウンすると、デクリメントパルスを出力するとと
もに、初期値Ｎ１に設定される競合カウンタである。
【００２１】周波数調整器６は、デジタルＰＬＬの基準
駆動クロックＲｆ0 で駆動され、Ｎ１カウンタ５からイ
ンクリメントパルスが１パルス発生すると、基準駆動ク
ロックＲｆ0 のパルス列から１パルス（半クロック分の
位相）除去し、Ｎ１カウンタ５からデクリメントパルス
が１パスル発生すると、基準駆動クロックＲｆ0 のパル
ス列に１パルス（半クロック分の位相）を付加する。
駆動クロックＲｆ0 で駆動され、Ｎ１カウンタ５からイ
ンクリメントパルスが１パルス発生すると、基準駆動ク
ロックＲｆ0 のパルス列から１パルス（半クロック分の
位相）除去し、Ｎ１カウンタ５からデクリメントパルス
が１パスル発生すると、基準駆動クロックＲｆ0 のパル
ス列に１パルス（半クロック分の位相）を付加する。
【００２２】Ｒ分周器７は、周波数調整器６の出力をＲ
分周し、デジタルＰＬＬの出力クロックｆout を出力す
る。ここで、Ｒは正整数で、任意の値に選ばれる。Ｒの
値が小さい場合、パルスの付加／除去によって生じる位
相の揺らぎ（ジッタ）が大きくなり、Ｒの値を大きく設
定すればジッタは小さくすることができる。なお、Ｒと
ＮとＮ1 の各値は互いに独立である。
分周し、デジタルＰＬＬの出力クロックｆout を出力す
る。ここで、Ｒは正整数で、任意の値に選ばれる。Ｒの
値が小さい場合、パルスの付加／除去によって生じる位
相の揺らぎ（ジッタ）が大きくなり、Ｒの値を大きく設
定すればジッタは小さくすることができる。なお、Ｒと
ＮとＮ1 の各値は互いに独立である。
【００２３】図２は図１のデジタルＰＬＬの動作を示す
波形図である。
波形図である。
【００２４】図２（ａ）は何も制御が行われていない場
合の基準駆動クロックＲｆ0 の波形とＲ分周後の出力波
形を示す。
合の基準駆動クロックＲｆ0 の波形とＲ分周後の出力波
形を示す。
【００２５】図２（ｂ）は、パルスの付加が行われた場
合の基準駆動クロックＲｆ0 への１パルスの付加状況及
びＲ分周後の出力波形を示す。このように、パルスの付
加により、Ｒ分周後の出力周波数は高く設定される。
合の基準駆動クロックＲｆ0 への１パルスの付加状況及
びＲ分周後の出力波形を示す。このように、パルスの付
加により、Ｒ分周後の出力周波数は高く設定される。
【００２６】図２（ｃ）は、パルスの除去が行われた場
合の基準駆動クロックのＲｆ0 への１パルスの除去状況
及びＲ分周後の出力波形を示す。このようにパルスの除
去により、Ｒ分周後の出力周波数は低く設定される。
合の基準駆動クロックのＲｆ0 への１パルスの除去状況
及びＲ分周後の出力波形を示す。このようにパルスの除
去により、Ｒ分周後の出力周波数は低く設定される。
【００２７】このように、周波数調整器６でパルスの付
加もしくは除去を行うことによって位相が引き込まれ
る。この付加／除去パルスの発生は系全体の自動制御ル
ープとして行われる。すなわち、Phase Locked Loop が
形成される。
加もしくは除去を行うことによって位相が引き込まれ
る。この付加／除去パルスの発生は系全体の自動制御ル
ープとして行われる。すなわち、Phase Locked Loop が
形成される。
【００２８】図３は図１のデジタルＰＬＬを有するＮ次
系デジタルＰＬＬのブロック図である。本Ｎ次系デジタ
ルＰＬＬは、第１のＮ分周器１と、第２のＮ分周器２
と、多値量子化位相比較器３−１，３−２，・・・，３
−Ｍと、Ｎ１カウンタ５と、Ｎ２カウンタ１０−１と、
Ｎ３カウンタ１０−２と，・・・・，ＮＮカウンタ１０
−（Ｎ−１）と、周波数調整器６と、Ｒ分周器７と、そ
れぞれＮ２カウンタ１０−１，Ｎ３カウンタ１０−２・
・・，ＮＮカウンタ１０−（Ｎ−１）の中心周波数を記
憶するＱ1 カウンタ８−１，Ｑ2 カウンタ８−２，・・
・，ＱN-1 カウンタ８−（Ｎ−１）と、系の中心周波数
に相当するインクリメントまたはデクリメントパルスを
発生するレートマルチプライヤ９−１，レートマルチプ
ライヤ９−２・・・，レートマルチプライヤ９−（Ｎ−
１）で構成されている。
系デジタルＰＬＬのブロック図である。本Ｎ次系デジタ
ルＰＬＬは、第１のＮ分周器１と、第２のＮ分周器２
と、多値量子化位相比較器３−１，３−２，・・・，３
−Ｍと、Ｎ１カウンタ５と、Ｎ２カウンタ１０−１と、
Ｎ３カウンタ１０−２と，・・・・，ＮＮカウンタ１０
−（Ｎ−１）と、周波数調整器６と、Ｒ分周器７と、そ
れぞれＮ２カウンタ１０−１，Ｎ３カウンタ１０−２・
・・，ＮＮカウンタ１０−（Ｎ−１）の中心周波数を記
憶するＱ1 カウンタ８−１，Ｑ2 カウンタ８−２，・・
・，ＱN-1 カウンタ８−（Ｎ−１）と、系の中心周波数
に相当するインクリメントまたはデクリメントパルスを
発生するレートマルチプライヤ９−１，レートマルチプ
ライヤ９−２・・・，レートマルチプライヤ９−（Ｎ−
１）で構成されている。
【００２９】なお、完全二次系デジタルＰＬＬの構成が
電子情報通信学会論文誌Ｂ−ＩＶｏｌ.J73-B-I No.8 p
p.650 〜659 ，１９９０年８月に記載されており、本Ｎ
次系デジタルＰＬＬの動作はそれから容易に類推できる
ので、その説明は省略する。
電子情報通信学会論文誌Ｂ−ＩＶｏｌ.J73-B-I No.8 p
p.650 〜659 ，１９９０年８月に記載されており、本Ｎ
次系デジタルＰＬＬの動作はそれから容易に類推できる
ので、その説明は省略する。
【００３０】図４は本発明の第２の実施例のデジタルＰ
ＬＬのブロック図である。
ＬＬのブロック図である。
【００３１】本実施例は図１の実施例において、多値量
子化位相比較器３−１，３−２，・・・，３−Ｍの直後
にそれぞれＮ１カウンタ５−１，５−２，・・・，５−
Ｍを設け、Ｎ１カウンタ５−１，５−２，・・・，５−
Ｍの直後に加算器４′を設けたものである。
子化位相比較器３−１，３−２，・・・，３−Ｍの直後
にそれぞれＮ１カウンタ５−１，５−２，・・・，５−
Ｍを設け、Ｎ１カウンタ５−１，５−２，・・・，５−
Ｍの直後に加算器４′を設けたものである。
【００３２】Ｎ１カウンタ５−１，５−２，・・・，５
−Ｍは、対応する多値量子化位相比較器３−１，３−
２，・・・，３−Ｍが出力する、位相進みを示す進みパ
ルスまたは、位相遅れを示す遅れパルスを入力し、前記
進みパルスによりカウントアップし、２Ｎ１までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値Ｎ１に設定され、前記遅れパルスによりカ
ウントダウンし、０までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値Ｎ１に設定さ
れる、競合カウンタである。加算器４は該Ｍ個のＮ１カ
ウンタ５−１〜５−Ｍのインクリメントパルスまたはデ
クリメントパルスを加算し、進み位相または遅れ位相の
パルスを出力する。その他は図１の実施例と同じであ
る。
−Ｍは、対応する多値量子化位相比較器３−１，３−
２，・・・，３−Ｍが出力する、位相進みを示す進みパ
ルスまたは、位相遅れを示す遅れパルスを入力し、前記
進みパルスによりカウントアップし、２Ｎ１までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値Ｎ１に設定され、前記遅れパルスによりカ
ウントダウンし、０までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値Ｎ１に設定さ
れる、競合カウンタである。加算器４は該Ｍ個のＮ１カ
ウンタ５−１〜５−Ｍのインクリメントパルスまたはデ
クリメントパルスを加算し、進み位相または遅れ位相の
パルスを出力する。その他は図１の実施例と同じであ
る。
【００３３】図５は図４のデジタルＰＬＬを有するＮ次
系デジタルＰＬＬのブロック図である。
系デジタルＰＬＬのブロック図である。
【００３４】
【発明の効果】以上説明したように、本発明は、多重化
された多値量子化位相比較器を用いることにより、１秒
間に得られる位相誤差情報はＭ倍になり、系の利得をＭ
倍することができ、さらに、正確な位相誤差情報が得ら
れるため発生する位相の揺らぎ（ジッタ）を低減できる
効果がある。
された多値量子化位相比較器を用いることにより、１秒
間に得られる位相誤差情報はＭ倍になり、系の利得をＭ
倍することができ、さらに、正確な位相誤差情報が得ら
れるため発生する位相の揺らぎ（ジッタ）を低減できる
効果がある。
【図１】本発明の第１の実施例のデジタルＰＬＬを示す
ブロック図である。
ブロック図である。
【図２】図１の実施例の動作を示す波形図である。
【図３】第１の実施例のデジタルＰＬＬを有するＮ次系
デジタルＰＬＬを示すブロック図である。
デジタルＰＬＬを示すブロック図である。
【図４】本発明の第２の実施例のデジタルＰＬＬを示す
ブロック図である。
ブロック図である。
【図５】第２の実施例のデジタルＰＬＬを有するＮ次系
デジタルＰＬＬを示すブロック図である。
デジタルＰＬＬを示すブロック図である。
【図６】デジタルＰＬＬの従来例を示すブロック図であ
る。
る。
１ 第１のＮ分周器 ２ 第２のＮ分周器 ３−１〜３−Ｍ 多値量子化位相比較器 ４，４′ 加算器 ５，５−１〜５−Ｍ Ｎ１カウンタ ６ 周波数調整器 ７ Ｒ分周器 ８−１〜８−（Ｎ−１），１０−１〜１０−（Ｎ−１）
カウンタ ９−１〜９−（Ｎ−１） レートマルチプライヤ ｆin 入力クロック ｆout 出力クロック Ｐｆ0 位相計数クロック（サンプリングクロック） Ｒｆ0 デジタルＰＬＬの基準駆動クロック
カウンタ ９−１〜９−（Ｎ−１） レートマルチプライヤ ｆin 入力クロック ｆout 出力クロック Ｐｆ0 位相計数クロック（サンプリングクロック） Ｒｆ0 デジタルＰＬＬの基準駆動クロック
フロントページの続き (56)参考文献 特開 平５−37364（ＪＰ，Ａ) 特開 昭62−122325（ＪＰ，Ａ) 特開 昭63−305617（ＪＰ，Ａ) 六郷，後藤，広崎”スタッフ同期方式 に用いる位相同期グループ”，電子情報 通信学会論文誌 Ｂ−１，1990年８月, Ｖｏｌ．Ｊ73−Ｂ−▲Ｉ▼，Ｎｏ．８, ｐｐ．650−659 鈴木，小沢，森，”多値量子化位相比 較器を用いた全ディジタル線形ＰＬ Ｌ”，電子通信学会論文誌 ，1982年３ 月，Ｖｏｌ．Ｊ65−Ｂ，Ｎｏ．３，ｐ ｐ．317−323 (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14
Claims (2)
- 【請求項１】 デジタルＰＬＬの入力クロックをＮ分周
し、それぞれ１番目の入力クロック，２番目の入力クロ
ック，・・・，Ｎ番目の入力クロックに周期した第１
相、第２相、・・・、第Ｎ相のＮ個のクロックを発生
し、これらＮ個のクロックをＭ個（Ｎ＞Ｍ）の群に分割
して出力する第１のＮ分周器と、 デジタルＰＬＬの出力クロックをＮ分周し、それぞれ１
番目の出力クロック，２番目の出力クロック，・・・，
Ｎ番目の出力クロックに同期した第１相、第２相、・・
・、第Ｎ相のＮ個のクロックを発生し、これらのＮ個の
クロックをＭ個（Ｎ＞Ｍ）の群に分割して出力する第２
のＮ分周器と、 第１のＮ分周器の第１群の任意の出力信号と第２のＮ分
周器の第１群の任意の出力信号を入力し、両者の位相差
を多値に量子化された値として出力する第１の多値量子
化位相比較器と、第１のＮ分周器の第２群の任意の出力
信号と第２のＮ分周器の第２群の任意の出力信号を入力
し、両者の位相差を多値に量子化された値として出力す
る第２の多値量子化位相比較器と、・・・・、第１のＮ
分周器の第Ｍ群の任意の出力信号と第２のＮ分周器の第
Ｍ群の任意の出力信号を入力し、両者の位相差を多値に
量子化された値として出力する第Ｍの多値量子化位相比
較器と、 前記Ｍ個の多値量子化位相比較器の各々に対応して設け
られ、当該多値量子化位相比較器が出力する、位相進み
を示す進みパルスまたは、位相遅れを示す遅れパルスを
入力し、前記進みパルスによりカウントアップし、計数
値２Ｎ１までカウントアップすると、インクリメントパ
ルスを出力するとともに、初期値Ｎ１に設定され、前記
遅れパルスによりカウントダウンし、０までカウントダ
ウンすると、デクリメントパルスを出力するとともに、
初期値Ｎ１に設定される、競合カウンタであるＮ１カウ
ンタと、 該Ｍ個のＮ１カウンタのインクリメントパルスまたはデ
クリメントパルスを加算し、進み位相または遅れ位相の
パルスを出力する加算器と、 デジタルＰＬＬの基準駆動クロックで駆動され、前記加
算器から進み位相のパルスが１パルス発生すると、前記
基準駆動クロックのパルス列から１パルス、すなわち半
クロック分の位相を除去し、前記加算器から遅れ位相の
パルスが１パルス発生すると、前記基準駆動クロックの
パルス列に１パルス、すなわち半クロック分の位相を付
加する周波数調整器と、 前記周波数調整器の出力をＲ分周し、デジタルＰＬＬの
出力クロックを出力するＲ分周器を有し、 前記Ｍ個の多値量子化位相比較器のうち奇数番目の多値
量子化位相比較器は正相の位相計数クロックで駆動さ
れ、偶数番目の多値量子化位相比較器は逆相の位相計数
クロックで駆動されるデジタルＰＬＬ。 - 【請求項２】 請求項１記載のデジタルＰＬＬを有する
Ｎ次系デジタルＰＬＬ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105933A JP2964912B2 (ja) | 1995-04-28 | 1995-04-28 | デジタルｐｌｌ |
| US08/637,608 US5694068A (en) | 1995-04-28 | 1996-04-25 | Digital phase-locked loop (PLL) having multilevel phase comparators |
| EP96302922A EP0740423B1 (en) | 1995-04-28 | 1996-04-26 | Digital phase-locked loop |
| CA002175133A CA2175133C (en) | 1995-04-28 | 1996-04-26 | Digital phase-locked loop (pll) |
| DE69629147T DE69629147T2 (de) | 1995-04-28 | 1996-04-26 | Digitaler Phasenregelkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7105933A JP2964912B2 (ja) | 1995-04-28 | 1995-04-28 | デジタルｐｌｌ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307250A JPH08307250A (ja) | 1996-11-22 |
| JP2964912B2 true JP2964912B2 (ja) | 1999-10-18 |
Family
ID=14420660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7105933A Expired - Fee Related JP2964912B2 (ja) | 1995-04-28 | 1995-04-28 | デジタルｐｌｌ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5694068A (ja) |
| EP (1) | EP0740423B1 (ja) |
| JP (1) | JP2964912B2 (ja) |
| CA (1) | CA2175133C (ja) |
| DE (1) | DE69629147T2 (ja) |
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|---|---|---|---|---|
| EP0788237A4 (en) * | 1995-08-03 | 1998-11-25 | Anritsu Corp | RATIONAL FREQUENCY DIVIDER AND FREQUENCY SYNTHESIZER EMPLOYING THIS FREQUENCY DIVIDER |
| US6021503A (en) * | 1996-12-21 | 2000-02-01 | Micron Communications, Inc. | Bit synchronization for interrogator |
| US6223317B1 (en) | 1998-02-28 | 2001-04-24 | Micron Technology, Inc. | Bit synchronizers and methods of synchronizing and calculating error |
| US6959062B1 (en) | 2000-01-28 | 2005-10-25 | Micron Technology, Inc. | Variable delay line |
| US7170963B2 (en) * | 2003-01-15 | 2007-01-30 | Nano Silicon Pte. Ltd. | Clock recovery method by phase selection |
| JP3803805B2 (ja) * | 2003-09-05 | 2006-08-02 | 日本テキサス・インスツルメンツ株式会社 | ディジタル位相同期ループ回路 |
| CN102934345B (zh) * | 2010-06-01 | 2016-04-13 | Abb技术有限公司 | 基于载波的pwm的精确切换 |
| US10057049B2 (en) | 2016-04-22 | 2018-08-21 | Kandou Labs, S.A. | High performance phase locked loop |
| US10193716B2 (en) | 2016-04-28 | 2019-01-29 | Kandou Labs, S.A. | Clock data recovery with decision feedback equalization |
| US10411922B2 (en) | 2016-09-16 | 2019-09-10 | Kandou Labs, S.A. | Data-driven phase detector element for phase locked loops |
| US10200188B2 (en) | 2016-10-21 | 2019-02-05 | Kandou Labs, S.A. | Quadrature and duty cycle error correction in matrix phase lock loop |
| CN110945830B (zh) | 2017-05-22 | 2022-09-09 | 康杜实验室公司 | 多模式数据驱动型时钟恢复电路 |
| CN107911114B (zh) * | 2017-11-15 | 2021-03-09 | 中国科学技术大学 | 一种恒定环路带宽的宽带锁相环 |
| US10554380B2 (en) | 2018-01-26 | 2020-02-04 | Kandou Labs, S.A. | Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation |
| US11290115B2 (en) | 2018-06-12 | 2022-03-29 | Kandou Labs, S.A. | Low latency combined clock data recovery logic network and charge pump circuit |
| US10630272B1 (en) | 2019-04-08 | 2020-04-21 | Kandou Labs, S.A. | Measurement and correction of multiphase clock duty cycle and skew |
| US10673443B1 (en) | 2019-04-08 | 2020-06-02 | Kandou Labs, S.A. | Multi-ring cross-coupled voltage-controlled oscillator |
| US10958251B2 (en) | 2019-04-08 | 2021-03-23 | Kandou Labs, S.A. | Multiple adjacent slicewise layout of voltage-controlled oscillator |
| US11463092B1 (en) | 2021-04-01 | 2022-10-04 | Kanou Labs Sa | Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios |
| US11563605B2 (en) | 2021-04-07 | 2023-01-24 | Kandou Labs SA | Horizontal centering of sampling point using multiple vertical voltage measurements |
| US11496282B1 (en) | 2021-06-04 | 2022-11-08 | Kandou Labs, S.A. | Horizontal centering of sampling point using vertical vernier |
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|---|---|---|---|---|
| US4808884A (en) * | 1985-12-02 | 1989-02-28 | Western Digital Corporation | High order digital phase-locked loop system |
| JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
| FR2682236B1 (fr) * | 1991-10-04 | 1997-01-03 | Cit Alcatel | Procede et dispositif de commande de mode de fonctionnement d'une boucle a verrouillage de phase numerique |
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-
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- 1995-04-28 JP JP7105933A patent/JP2964912B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-25 US US08/637,608 patent/US5694068A/en not_active Expired - Lifetime
- 1996-04-26 EP EP96302922A patent/EP0740423B1/en not_active Expired - Lifetime
- 1996-04-26 CA CA002175133A patent/CA2175133C/en not_active Expired - Fee Related
- 1996-04-26 DE DE69629147T patent/DE69629147T2/de not_active Expired - Lifetime
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|---|
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| 鈴木，小沢，森，"多値量子化位相比較器を用いた全ディジタル線形ＰＬＬ"，電子通信学会論文誌 ，１９８２年３月，Ｖｏｌ．Ｊ６５−Ｂ，Ｎｏ．３，ｐｐ．３１７−３２３ |
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|---|---|
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