DE69629147T2 - Digitaler Phasenregelkreis - Google Patents
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- 230000003111 delayed effect Effects 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 230000002860 competitive effect Effects 0.000 claims description 7
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 5
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 206010044565 Tremor Diseases 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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Description
- Die Erfindung betrifft einen digitalen Phasenregelkreis (PLL), der in einer Zellenzerlegungsschaltung in einer ATModer Stopfsynchronisationsvorrichtung verwendet wird.
- In einem bisher vorgeschlagenen digitalen PLL, in dem der ersten Stufe eines digitalen PLL zwei N-stufige Frequenzteiler hinzugefügt sind, wird ein Eingangssignal in einen Eingang eines N-stufigen Frequenzteilers eingegeben, und das Ausgangssignal des digitalen PLL wird in einen Eingang des anderen N-stufigen Frequenzteilers eingegeben, und nach einer Nstufigen Frequenzteilung jedes der Signale werden die Signale in einen mehrstufigen quantisierten Phasenkomparator eingegeben.
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1 der beigefügten Zeichnungen ist ein schematisches Blockschaltbild, das einen bisher vorgeschlagenen digitalen PLL darstellt. In dem in1 gezeigten digitalen PLL werden ein Eingangstakt Fin und ein Ausgangstakt fout in einen ersten bzw. zweiten N-stufigen Frequenzteiler11 und12 eingegeben und einer N-stufigen Frequenzteilung unterzogen. Ein mehrstufiger quantisierter Phasenkomparator13 , der durch einen Phasenkomparatortakt Pf0 gesteuert wird, nimmt die Ausgangstakte der N-stufigen Frequenzteiler11 und12 auf und gibt Ausgangsphasenfehlerinformation (beschleunigte oder verzögerte Impulse) aus, die den Phasenvorlauf bzw. die Phasenverzögerung beider Ausgangstakte anzeigt. Ein N1-Zähler14 ist ein kompetitiver Zähler, der die voreilenden oder verzögerten Impulse aufnimmt, als Antwort auf voreilende Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert2N1 einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird. Der N1-Zähler14 zählt als Antwort auf verzögerte Impulse rückwärts und gibt beim Rückwärtszählen bis "0" einen Dekrementimpuls aus und wird auf den Anfangswert N1 zurückgesetzt. Ein Frequenzregler15 wird durch den Standardsteuertakt Rf0 des digitalen PLL gesteuert und löscht einen Impuls aus der - Impulsfolge des Standardsteuertaktes Rf0, wenn ein Inkrementimpuls vom N1-Zähler
14 erzeugt wird, und fügt der Impulsfolge des Standardsteuertaktes Rf0 einen Impuls hinzu, wenn ein Dekrementimpuls vom N1-Zähler14 erzeugt wird. Ein R-stufiger Frequenzteiler16 führt auf das Ausgangssignal des Frequenzreglers15 eine R-stufige Frequenzteilung durch und gibt den Ausgabetakt fout des digitalen PLL aus. - Da jedoch in dem oben beschriebenen, bisher vorgeschlagenen digitalen PLL das Eingangssignal der mehrstufigen quantisierten Phasenkomparatoren durch die N-stufigen Frequenztei- ler N-stufig frequenzgeteilt wird, erfolgt ein Phasenvergleich 1/N-mal so oft wie in dem Fall, wo die N-stufigen Frequenzteiler nicht verwendet werden. Das heißt, die Verstärkung des Schaltnetzes wird auf 1/N reduziert, die Phasenfehlerinformation, die pro Sekunde gewonnen wird, fällt auf einen unzureichenden Wert, und ein unerwünschtes Impulszittern (Phasenschwankungen) entsteht.
- Wenn ferner eine Halbtaktsteuerung zur Steuerung des Frequenzreglers des digitalen PLL gewählt wird, gibt es einen weiteren Nachteil, nämlich daß der Halbtaktphasenfehler im Phasenkomparator nicht detektiert werden kann, da das Abtastintervall der Phasenfehlerdetektion im Phasenkomparator
1 Takt ist. - Merkmale eines digitalen PLL, der nachstehend als Beispiel zu beschreiben ist, sind, daß die Halbtaktphasensteuerung, die in einem Frequenzregler durchgeführt wird, in einem Phasenkomparator detektiert werden kann, die Verstärkung eines Schaltnetzes beibehalten werden kann und das Auftreten eines unerwünschten Impulszitterns minimiert werden kann.
- In einer nachstehend zu beschreibenden bestimmten Anordnung weist ein digitaler PLL beispielsweise auf: eine erste N-stufige Frequenzteilungseinrichtung, die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht und N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine zweite N-stufige Frequenzteilungseinrichtung, die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und Nten Phase erzeugt, die mit einem ersten, zweiten,... bzw. Nten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine erste mehrstufige quantisierte Phasenver-. gleichseinrichtung, die ein beliebiges Ausgangssignal der ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der ersten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; eine zweite mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der zweiten Gruppe von ersten Nstufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und eine M-te mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der Mten Gruppe von zweiten N-stufigen Freqenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen synchronisiert ist;
eine Addiereinrichtung, die Phasendifferenzinformation, die von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen ausgegeben wird, addiert und vorauseilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, ausgibt;
eine N1-Zähleinrichtung, die ein kompetitiver Zähler ist, der die vorauseilenden Impulse oder die verzögerten Impulse aufnimmt, als Antwort auf die vorauseilenden Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert2N1 einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird; und als Antwort auf die verzögerten Impulse rück wärts zählt und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgibt und auf den AnfangswertN1 gesetzt wird;
eine Frequenzregelungseinrichtung, die durch einen Standardsteuertakt des digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Inkrementimpuls von der N1-Zähleinrichtung erzeugt wird, und einen Impuls zur Impulsfolge des Standardsteuertaktes hinzufügt, wenn ein Dekrementimpuls von der N1-Zähleinrichtung erzeugt wird; und
eine R-stufige Frequenzteilungseinrichtung, die das Ausgangssignal der Frequenzreguliereinrichtung einer Rstufigen Frequenzteilung unterzieht und einen Ausgangstakt des digitalen PLL ausgibt;
wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt positiver Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt negativer Phase gesteuert werden. - Ein digitaler PLL N-ter Ordnung, der im Schutzbereich der beigefügten Ansprüche liegt, weist den oben beschriebenen digitalen PLL auf.
- Ein weiterer digitaler PLL, der nachstehend zu beschreiben ist, weist beispielsweise auf: eine erste N-stufige Frequenzteilungseinrichtung, die Eingangstakte eines digitalen PLL einer einstufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine zweite N-stufige Frequenzteilungseinrichtung, die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... bzw. Nten Phase erzeugt, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt;
eine erste mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der ersten Gruppe von zweiten Nstufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen in Form von vorauseilenden Impulsen, die einen Phasenvorlauf anzeigen, oder von verzögerten Impulsen, die eine Phasenverzögerung anzeigen, als Wert ausgibt, der in mehreren Stufen quantisiert ist; eine zweite mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und eine M-te mehrstufige quantisierte Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal der M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen und ein beliebiges Ausgangssignal der Mten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; - N1-Zähleinrichtungen, die kompetitive Zähler sind, die entsprechend jeder der M mehrstufigen quantisierten Phasenvergleichseinrichtungen bereitgestellt werden und die die voreilenden Impulse, die einen Phasenvorlauf anzeigen, oder die verzögerten Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von der jeweiligen mehrstufigen quantisierten Phasenvergleichseinrichtung ausgegeben werden, als Antwort auf die voreilenden Impulse vorwärts zählen und beim Vorwärtszählen bis zum Zählwert
2N1 einen Inkrementimpuls ausgeben und auf den Anfangswert N1 gesetzt werden; und als Antwort auf die verzögerten Impulse rückwärts zählen und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgeben und auf den Anfangswert N1 gesetzt werden;
eine Addiereinrichtung, die Inkrementimpulse oder Dekrementimpulse der M N1-Zähleinrichtungen addiert und Impulse einer vorauseilenden Phase oder einer verzögerten Phase ausgibt;
eine Frequenzregelungseinrichtung, die durch einen Standardsteuertakt des digitalen PLL gesteuert wird, einen Im puls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Impuls mit einer vorauseilenden Phase von der Addiereinrichtung erzeugt wird, und einen Impuls zur Impulsfolge des Standardsteuertaktes hinzufügt, wenn ein Impuls mit einer verzögerten Phase von der Addiereinrichtung erzeugt wird; und
eine R-stufige Frequenzteilungseinrichtung, die das Ausgangssignal der Frequenzregelungseinrichtung . einer Rstufigen Frequenzteilung unterzieht und den Ausgangstakt des digitalen PLL ausgibt;
wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden. - Ein digitaler PLL N-ter Ordnung, der im Schutzbereich der beigefügten Ansprüche liegt, weist einen weiteren, oben beschriebenen digitalen PLL auf.
- Unter Verwendung mehrerer mehrstufiger quantisierter Phasenvergleichseinrichtungen kann die Phasenfehlerinformation, die in einer Sekunde gewonnen wird, um das M-fache erhöht werden, und die Systemverstärkung kann um das M-fache erhöht werden. Außerdem kann das erzeugte Phasenzittern reduziert werden, da eine genaue Phasenfehlerinformation gewonnen werden kann.
- Die nachstehende Beschreibung und die Zeichnungen offenbaren anhand von Beispielen die Erfindung, die in den beigefügten Ansprüchen dargestellt ist und deren Begriffe den zugewiesenen Schutzbereich bestimmen.
- In den Zeichnungen zeigen:
-
2 ein schematisches Blockschaltbild einer Ausführungform eines digitalen PLL, -
3 ein Wellenformdiagramm, das den Betrieb der einen Ausführungsform eines digitalen PLL darstellt, -
4 ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, die die eine Ausführungsform eines digitalen PLL aufweist, -
5 ein schematisches Blockschaltbild, das eine zweite Ausführungsform eines digitalen PLL zeigt, und -
6 ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, der die zweite Ausführungsform eines digitalen PLL aufweist. - Mit Bezug auf
2 ist ein digitaler PLL dargestellt, der einen ersten N-stufigen Frequenzteiler1 , einen zweiten Nstufigen Frequenzteiler2 , M mehrstufige quantisierte Phasenkomparatoren3–1 bis3–M , einen Addierer4 , einen N1-Zähler5 , einen Frequenzregler6 und einen R-stufigen Frequenzteiler7 aufweist. - Der erste N-stufige Frequenzteiler
1 unterzieht einen Eingangstakt fin des digitalen PLL einer N-stufigen Frequenzteilung, erzeugt einen ersten, zweiten,... und N-ten Phasentakt, die mit dem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, teilt diese N Takte in M Gruppen (N > M) und gibt das Ergebnis aus. - Der zweite N-stufige Frequenzteiler
2 unterzieht einen Ausgangstakt fout des digitalen PLL einer N-stufigen Frequenzteilung, erzeugt einen ersten, zweiten,... und N-ten Phasentakt, die mit dem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, teilt diese N Takte in M Gruppen (N > M) und gibt das Ergebnis aus. - Der mehrstufige quantisierte Phasenkomparator
3–1 nimmt ein beliebiges Ausgangssignal der ersten Gruppe des ersten Nstufigen Frequenzteilers1 und ein beliebiges Ausgangssignal der ersten Gruppe des zweiten N-stufigen Frequenzteilers2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Der mehrstufige quantisierte Phasenkomparator3–2 nimmt ein beliebiges Ausgangssignal der zweiten Gruppe des ersten Nstufigen Frequenzteilers1 und ein beliebiges Ausgangssignal der zweiten Gruppe des zweiten N-stufigen Frequenzteilers2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Der mehrstufige quantisierte Phasenkomparator3–M nimmt ein beliebiges Ausgangssignal der M-ten Gruppe des ersten Nstufigen Frequenzteilers 1 und ein beliebiges Ausgangssignal der M-ten Gruppe des zweiten N-stufigen Frequenzteilers2 auf und gibt die Phasendifferenz zwischen den beiden Ausgangssignalen als Wert aus, der in mehreren Stufen quantisiert ist. Hierbei zählen mehrstufige quantisierte Phasenkomparatoren ungeradzahliger Ordnungszahlen Eingangsphasendifferenzen an der Anstiegsflanke des Phasenvergleichs-(Abtast-)Taktes Pf0, und mehrstufige quantisierte Phasenkomparatoren geradzahliger Ordnungszahlen zählen eine Eingangsphasendifferenz an der Anstiegsflanke des Abtasttaktes Pf0 einer negativen Phase. - Unter derartiger Verwendung von Abtasttakten einer positiven Phase und einer negativen Phase kann die Abtastgenauigkeit im Vergleich zur Verwendung nur eines Abtasttaktes ei- ner positiv Phase verdoppelt werden, und die Halbtaktphasendifferenz kann detektiert werden.
- Der Addierer
4 addiert die Phasendifferenzinformation, die von den M mehrstufigen quantisierten Phasenkomparatoren 3-1 bis 3-M ausgegeben wird, und gibt voreilende Impulse, die einen Phasenvorlauf anzeigen, und verzögerte Impulse, die eine Phasenverzögerung anzeigen, aus. Wenn ein Eingangssignal eine differierende Phase (Inkrement und Dekrement) hat, kann ein Wert für die Differenz ermittelt werden. - Der N1-Zähler
5 ist ein kompetitiver Zähler, der voreilende Impulse oder verzögerte Impulse aufnimmt, als Antwort auf voreilende Impulse vorwärts zählt und beim Vorwärtszählen bis zu einem Zählwert2N1 (eine positive ganze Zahl) einen Inkrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird. Als Antwort auf verzögerte Impulse zählt der N1-Zähler5 rückwärts und gibt beim Rückwärtszählen bis "0" einen Dekrementimpuls aus und wird auf den AnfangswertN1 gesetzt. - Der Frequenzregler
6 wird durch Standardsteuertakte Rf0 des digitalen PLL gesteuert, beseitigt einen Impuls aus der Impulsfolge des Standardsteuertaktes Rf0, wenn ein Inkrementimpuls vom N1-Zähler5 erzeugt wird, und fügt der Impulsfolge der Standardsteuertakte Rf0 einen Impuls hinzu, wenn ein Dekrementimpuls vom N1-Zähler5 erzeugt wird. - Der R-stufige Frequenzteiler
7 unterzieht das Ausgangssignal des Frequenzreglers6 einer R-stufigen Frequenzteilung und gibt einen Ausgangstakt fout des digitalen PLL aus. Hierbei ist R eine positive ganze Zahl, wobei jeder Wert wählbar ist. Wenn der Wert R klein ist, nimmt das Phasenzittern zu, das durch Hinzufügung oder Beseitigung von Impulsen erzeugt wird, und wenn R auf einen großen Wert gesetzt wird, nimmt das Phasenzittern ab. Außerdem sind die Werte von R, N und N1 jeweils unabhängig. -
3 ist ein Wellenformdiagramm, das den Betrieb des digitalen PLL in2 zeigt.3A zeigt die Ausgangswellenform nach Teilung der Wellenform des Standardsteuertaktes Rf0, wenn keine Steuerung erfolgt.3B zeigt die Hinzufügung eines Impulses zum R-stufigen Frequenzteilungsstandardsteuertakt Rf0, wenn eine Impulshinzufügung bewirkt wird, und die Ausgangswellenform nach der R-stufigen Frequenzteilung. Durch eine derartige Hinzufügung von Impulsen kann die Ausgangsfrequenz nach der R-stufigen Frequenzteilung auf einen Hochpegel gesetzt werden.3C zeigt die Beseitigung eines Impulses aus dem R-stufigen Frequenzteilungsstandardsteuertakt Rf0, wenn eine Impulsbeseitigung erfolgt, und die Ausgangswellenform nach der R-stufigen Frequenzteilung. Durch eine derartige Beseitigung von Impulsen kann die Ausgangsfrequenz, die auf die R-stufige Frequenzteilung folgt, auf einen Tiefpegel gesetzt werden. - Wie oben beschrieben, kann die Phase durch Hinzufügung oder Beseitigung von Impulsen im Frequenzregler
6 eingefangen werden. Die Erzeugung dieser Hinzufügung oder Beseitigung von Impulsen erfolgt als die automatische Regelung des Gesamtsystems. Das heißt, es entsteht ein Phasenregelkreis. -
4 ist ein schematisches Blockschaltbild eines digitalen Regelkreises N-ter Ordnung mit dem digitalen PLL in2 . Der digitale PLL N-ter Ordnung besteht aus einem ersten N-stufigen Frequenzteiler1 , einem zweiten N-stufigen Frequenzteiler2 , mehrstufigen quantisierten Phasenkomparatoren3–1 ,3–2 ,... und3–M , einem N1-Zähler5 , einem N2-Zähler10–1 , einem N3-Zähler10–2 ,... und einem NN-Zähler 10-(N-1), einem Frequenzregler6 , einem R-stufigen Frequenzteiler7 , einem Q1-Zähler8–1 , einem Q2-Zähler8–2 ,... und einem QN–1-Zähler 8-(N-1), die die Mittenfrequenzen des N2-Zählers10–1 , des N3-Zählers10–2 ,...bzw. des NN-Zählers 10-(N-1) speichern, und einem Taktvervielfacher9–1 , einem Taktvervielfacher9–2 ,... und einem Taktvervielfacher 9-(N-1), der Inkre mentimpulse oder Dekrementimpulse erzeugt, die der Mittenfrequenz des Systems angemessen sind. - Ein vollständiger Aufbau eines digitalen PLL zweiter Ordnung ist in Electronic Information Communications Conference Papers (B-I, Vol. J73-B-I Nr. 8, S.
650–659 , August 1990) beschrieben, ebenfalls veröffentlicht unter "A Digital Phase-Locked Loop for stuffing Synchronization Systems" in "Electronics and Communications in Japan", Teil I – Communications, Vol. 75, Nr. 4, 1. April 1992, New York, USA, und da der Betrieb des erfindungsgemäßen digitalen PLL N-ter Ordnung dieser Publikation ohne weiteres entnommen werden kann, wird hier auf eine weitere Beschreibung verzichtet. - Mit Bezug auf
5 ist ein digitaler PLL dargestellt, der in der Ausführungsform in2 N1-Zähler5–1 ,5–2 ,... und5–M unmittelbar nach den mehrstufigen quantisierten Phasenkomparatoren3-1 ,3-2 ,... bzw. 3-M aufweist und einen Addierer4' unmittelbar nach den N1-Zählern5–1 ,5–2 ,... und5 -M aufweist. - Die N1-Zähler
5–1 ,5–2 ,... und5–M sind kompetitive Zähler, die entweder voreilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von den entsprechenden mehrstufigen quantisierten Phasenkomparatoren3–1 ,3–2 ,... und3 -M ausgegeben werden, als Antwort auf die voreilenden Impulse vorwärts zählen und beim Vorwärtszählen bis2N1 einen Inkrementimpuls ausgeben und auf den AnfangswertN1 gesetzt werden. Als Antwort auf die verzögerten Impulse zählen die N1-Zähler5-1 ,5-2 ,... und5–M rückwärts und geben beim Zählen bis "0" einen Dekrementimpuls aus und werden auf den Anfangswert N1 gesetzt. Der Addierer4 addiert die Inkrementimpulse oder Dekrementimpulse der M N1-Zähler5–1 bis5–M und gibt Impulse einer voreilenden Phase oder einer verzögerten Phase aus. Der Betrieb dieser Ausführungsform ist im übrigen dem Betrieb in2 ähnlich. -
6 ist ein schematisches Blockschaltbild, das einen digitalen PLL N-ter Ordnung zeigt, der den digitalen PLL in5 aufweist.
Claims (4)
- Digitaler Phasenregelkreis (PLL) mit einer ersten N-stufigen Frequenzteilungseinrichtung (
1 ), die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht und N Takte einer ersten Phase, einer zweiten Phase,... und einer N-ten Phase erzeugt, die mit einem ersten, zweiten Eingangstakt,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer zweiten N-stufigen Frequenzteilungseinrichtung (2 ), die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer ersten mehrstufigen quantisierten Phasenvergleichseinrichtung (3–1 ), die ein beliebiges Ausgangssignal einer ersten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer ersten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2 ) aufnimmt und die Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist, einer zweiten mehrstufigen Phasenvergleichseinrichtung (3–2 ), die ein beliebiges Ausgangssignal einer zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2 ) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, die in mehreren Stufen quantisiert ist,... und einer M-ten mehrstufigen quantisierten Phasenvergleichseinrichtung, die ein beliebiges Ausgangssignal einer M-ten Gruppe von ersten Nstufigen Frequenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer M-ten Gruppe von zweiten N-stufigen Fre quenzteilungseinrichtungen (2 ) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; einer Addiereinrichtung (4 ), die Phasendifferenzinformation addiert, die von den mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ...3–M ) ausgegeben wird, und voreilende Impulse, die einen Phasenvorlauf anzeigen, oder verzögerte Impulse, die eine Phasenverzögerung anzeigen, ausgibt; einer N1-Zähleinrichtung (5 ), die ein kompetitiver Zähler ist, der die voreilenden Impulse oder die verzögerten Impulse aufnimmt, als Antwort auf die voreilenden Impulse vorwärts zählt und beim Vorwärtszählen bis zum Zählwert2N1 einen Inkrementimpuls ausgibt und auf den AnfangswertN1 gesetzt wird; und als Antwort auf die verzögerten Impulse rückwärts zählt und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgibt und auf den Anfangswert N1 gesetzt wird; einer Frequenzregelungseinrichtung (6 ), die durch einen Standardsteuertakt (Rfo) des digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes (Rfo) beseitigt, wenn ein Inkrementimpuls von der N1-Zähleinrichtung (5 ) erzeugt wird, und der Impulsfolge des Standardsteuertaktes (Rfo) einen Impuls hinzufügt, wenn ein Dekrementimpuls von der N1-Zähleinrichtung (5 ) erzeugt wird; und einer R-stufigen Frequenzteilungseinrichtung (7 ), die ein Ausgangssignal der Frequenzregelungseinrichtung (6 ) einer R-stufigen Frequenzteilung unterzieht und den Ausgangstakt des digitalen PLL ausgibt; wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ... –) mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzähltakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden. - Digitaler PLL N-ter Ordnung mit einem digitalen PLL nach Anspruch 1.
- Digitaler PLL mit einer ersten N-stufigen Frequenzteilungseinrichtung (
1 ), die Eingangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase teilt, die mit einem ersten, zweiten,... bzw. N-ten Eingangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer zweiten N-stufigen Frequenzteilungseinrichtung (2 ), die Ausgangstakte eines digitalen PLL einer N-stufigen Frequenzteilung unterzieht, N Takte einer ersten, zweiten,... und N-ten Phase erzeugt, die mit einem ersten, zweiten,... bzw. N-ten Ausgangstakt synchronisiert sind, diese N Takte in M Gruppen (N > M) teilt und das Ergebnis ausgibt; einer ersten mehrstufigen quantisierten Phasenvergleichseinrichtung (3-1 ), die ein beliebiges Ausgangssignal einer ersten Gruppe von ersten N-stufigen Freguenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer ersten Gruppe von zweiten Frequenzteilungseinrichtungen (2 ) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen in Form von voreilenden Impulsen, die einen Phasenvorlauf anzeigen, oder von verzögerten Impulsen, die eine Phasenverzögerung anzeigen, als Wert ausgibt, der in mehreren Stufen quantisiert ist; einer zweiten mehrstufigen quantisierten Phasenvergleichseinrichtung (3-2 ), die ein beliebiges Ausgangssignal einer zweiten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer zweiten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2 ) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist;...; und einer M-ten mehrstufigen quantisierten Phasenvergleichseinrichtung (3M ), die ein beliebiges Ausgangssignal einer M-ten Gruppe von ersten N-stufigen Frequenzteilungseinrichtungen (1 ) und ein beliebiges Ausgangssignal einer M-ten Gruppe von zweiten N-stufigen Frequenzteilungseinrichtungen (2 ) aufnimmt und eine Phasendifferenz zwischen den beiden Signalen als Wert ausgibt, der in mehreren Stufen quantisiert ist; . N1-Zähleinrichtungen (5-1 ,5-2 ,...5–M ), die kompetitive Zähler sind, die entsprechend jeder der M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ,3–2 ,...3 -M ) bereitgestellt werden und die die voreilenden Impulse, die einen Phasenvorlauf anzeigen, oder die verzögerten Impulse, die eine Phasenverzögerung anzeigen, aufnehmen, die von den jeweiligen mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 ,3–2 ...3–M ) ausgegeben werden, als Antwort auf die voreilenden Impulse, vorwärts zählen und beim Vorwärtszäh-len bis zum Zählwert2N1 einen Inkrementimpuls ausgeben und auf den Anfangswert N1 zurückgesetzt werden; und als Antwort auf die verzögerten Impulse rückwärts zählen und beim Rückwärtszählen bis "0" einen Dekrementimpuls ausgeben und auf den Anfangswert N1 zurückgesetzt werden; einer Addiereinrichtung (4 ), die Inkrementimpulse oder Dekrementimpulse der M N1-Zähleinrichtungen (5–1 ,5–2 ,... 5-M) addiert und Impulse einer voreilenden Phase oder einer verzögerten Phase ausgibt; einer Frequenzregelungseinrichtung (6 ), die durch einen Standardsteuertakt (Rfo) eines digitalen PLL gesteuert wird, einen Impuls aus der Impulsfolge des Standardsteuertaktes beseitigt, wenn ein Impuls einer voreilenden Phase von der Addiereinrichtung (4 ) erzeugt wird, und der Impulsfolge des Standardsteuertaktes einen Impuls hinzufügt, wenn ein Impuls einer verzögerten Phase von der Addiereinrichtung erzeugt wird; einer R-stufigen Frequenzteilungseinrichtung (7 ), die das Ausgangssignal der Frequenzregelungseinrichtung (6 ) einer R-stufigen Frequenzteilung unterzieht und einen Ausgangstakt des digitalen PLL ausgibt; wobei von den M mehrstufigen quantisierten Phasenvergleichseinrichtungen (3–1 3–2 , ...3–M ) mehrstufige quantisierte Phasenvergleichseinrichtungen ungeradzahliger Ordnungszahlen durch einen Phasenzählertakt einer positiven Phase gesteuert werden und mehrstufige quantisierte Phasenvergleichseinrichtungen geradzahliger Ordnungszahlen durch einen Phasenzähltakt einer negativen Phase gesteuert werden. - Digitaler PLL N-ter Ordnung mit einem digitalen PLL nach Anspruch 3.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7105933A JP2964912B2 (ja) | 1995-04-28 | 1995-04-28 | デジタルpll |
JP10593395 | 1995-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69629147D1 DE69629147D1 (de) | 2003-08-28 |
DE69629147T2 true DE69629147T2 (de) | 2004-02-19 |
Family
ID=14420660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69629147T Expired - Lifetime DE69629147T2 (de) | 1995-04-28 | 1996-04-26 | Digitaler Phasenregelkreis |
Country Status (5)
Country | Link |
---|---|
US (1) | US5694068A (de) |
EP (1) | EP0740423B1 (de) |
JP (1) | JP2964912B2 (de) |
CA (1) | CA2175133C (de) |
DE (1) | DE69629147T2 (de) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997006600A1 (fr) * | 1995-08-03 | 1997-02-20 | Anritsu Corporation | Diviseur rationnel de frequences et synthetiseur de frequences employant ce diviseur de frequences |
US6021503A (en) * | 1996-12-21 | 2000-02-01 | Micron Communications, Inc. | Bit synchronization for interrogator |
US6223317B1 (en) | 1998-02-28 | 2001-04-24 | Micron Technology, Inc. | Bit synchronizers and methods of synchronizing and calculating error |
US6959062B1 (en) | 2000-01-28 | 2005-10-25 | Micron Technology, Inc. | Variable delay line |
US7170963B2 (en) * | 2003-01-15 | 2007-01-30 | Nano Silicon Pte. Ltd. | Clock recovery method by phase selection |
JP3803805B2 (ja) * | 2003-09-05 | 2006-08-02 | 日本テキサス・インスツルメンツ株式会社 | ディジタル位相同期ループ回路 |
CN102934345B (zh) * | 2010-06-01 | 2016-04-13 | Abb技术有限公司 | 基于载波的pwm的精确切换 |
CN115051705A (zh) | 2016-04-22 | 2022-09-13 | 康杜实验室公司 | 高性能锁相环 |
US10193716B2 (en) | 2016-04-28 | 2019-01-29 | Kandou Labs, S.A. | Clock data recovery with decision feedback equalization |
US10411922B2 (en) | 2016-09-16 | 2019-09-10 | Kandou Labs, S.A. | Data-driven phase detector element for phase locked loops |
US10200188B2 (en) | 2016-10-21 | 2019-02-05 | Kandou Labs, S.A. | Quadrature and duty cycle error correction in matrix phase lock loop |
CN115333530A (zh) | 2017-05-22 | 2022-11-11 | 康杜实验室公司 | 多模式数据驱动型时钟恢复方法和装置 |
CN107911114B (zh) * | 2017-11-15 | 2021-03-09 | 中国科学技术大学 | 一种恒定环路带宽的宽带锁相环 |
US10554380B2 (en) | 2018-01-26 | 2020-02-04 | Kandou Labs, S.A. | Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation |
KR102445856B1 (ko) | 2018-06-12 | 2022-09-21 | 칸도우 랩스 에스에이 | 저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로 |
US10673443B1 (en) | 2019-04-08 | 2020-06-02 | Kandou Labs, S.A. | Multi-ring cross-coupled voltage-controlled oscillator |
US10958251B2 (en) | 2019-04-08 | 2021-03-23 | Kandou Labs, S.A. | Multiple adjacent slicewise layout of voltage-controlled oscillator |
US10630272B1 (en) | 2019-04-08 | 2020-04-21 | Kandou Labs, S.A. | Measurement and correction of multiphase clock duty cycle and skew |
US11463092B1 (en) | 2021-04-01 | 2022-10-04 | Kanou Labs Sa | Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios |
US11563605B2 (en) | 2021-04-07 | 2023-01-24 | Kandou Labs SA | Horizontal centering of sampling point using multiple vertical voltage measurements |
US11496282B1 (en) | 2021-06-04 | 2022-11-08 | Kandou Labs, S.A. | Horizontal centering of sampling point using vertical vernier |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4808884A (en) * | 1985-12-02 | 1989-02-28 | Western Digital Corporation | High order digital phase-locked loop system |
JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
FR2682236B1 (fr) * | 1991-10-04 | 1997-01-03 | Cit Alcatel | Procede et dispositif de commande de mode de fonctionnement d'une boucle a verrouillage de phase numerique |
JP3232351B2 (ja) * | 1993-10-06 | 2001-11-26 | 三菱電機株式会社 | デジタル回路装置 |
US5463351A (en) * | 1994-09-29 | 1995-10-31 | Motorola, Inc. | Nested digital phase lock loop |
-
1995
- 1995-04-28 JP JP7105933A patent/JP2964912B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-25 US US08/637,608 patent/US5694068A/en not_active Expired - Lifetime
- 1996-04-26 DE DE69629147T patent/DE69629147T2/de not_active Expired - Lifetime
- 1996-04-26 EP EP96302922A patent/EP0740423B1/de not_active Expired - Lifetime
- 1996-04-26 CA CA002175133A patent/CA2175133C/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5694068A (en) | 1997-12-02 |
CA2175133A1 (en) | 1996-10-29 |
JP2964912B2 (ja) | 1999-10-18 |
EP0740423A2 (de) | 1996-10-30 |
CA2175133C (en) | 2000-04-04 |
EP0740423B1 (de) | 2003-07-23 |
DE69629147D1 (de) | 2003-08-28 |
EP0740423A3 (de) | 1998-04-08 |
JPH08307250A (ja) | 1996-11-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |